CN105144294A - 具有动态工作的参考电路的存储器器件 - Google Patents

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Abstract

本发明涉及半导体存储器器件，其包括：-至少一个感测放大器电路(SAi)，其用于读取从存储器阵列中的所选择的存储器单元感测的数据，-至少一个参考电路(RSAj)，每个所述参考电路(RSAj)是所述感测放大器电路(SAi)的复本并且具有输出(OUTj)，所述参考电路(RSAj)通过该输出将输出物理量发送，-调节网络，其向每个所述感测放大器电路(SAi)和每个所述参考电路(RSAj)提供调节信号(REG)，其中，所述调节信号(REG)通过对所述输出物理量在时间和/或空间上进行平均而获得，其中，调节网路包括控制单元(CU)，其配置为将所述参考电路(RSAj)的每个输出(OUTj)的物理量与目标均值求和，所述控制单元基于所述求和而发送调节信号(REG)，所述调节信号(REG)供给到每个所述调节感测放大器电路(SAi)和每个所述参考电路(RSAj)。

Description

具有动态工作的参考电路的存储器器件
技术领域
本发明涉及包括至少一个单端感测放大器的半导体存储器器件，更具体而言，涉及至少提供这样的参考电路，从所述参考电路产生了调节信号，该调节信号会施加到所述感测放大器和所述参考电路，从而补偿工作条件(例如，温度、电源电压)或工艺(例如，NMOS/PMOS电流驱动能力之比，等)变化的效果。
背景技术
所有种类的感测放大器中的存储器读取操作是通过将输入数据与参考信号比较以确定输入数据的逻辑状态来实现的。在诸如标准的动态随机存取存储器(DRAM)器件的存储器器件中使用的常规差分感测放大器被连接至两个位线，一个位线提供待读取的数据，另一个位线用于参考电压的产生。
与之相反，在诸如嵌入式的或特殊的动态随机存取存储器(DRAM)器件的存储器器件中使用的单端感测放大器仅耦接至单个位线。
特定形式的单端感测放大器采用具有两个输入/输出节点的感测放大器，其中一个节点耦接至输入数据线(位线)，而另一个节点用于供给读取操作的过程所需的参考信号。图1显示了这样的单端感测放大器的示例，其由本申请人提出，并且之前已在公开文本EP2365487A2中描述。其包括两个支路，每个支路具有串联连接的PMOS晶体管和NMOS晶体管，并且其以形成交叉耦接反相器的方式设置。该晶体管是具有可以独立操作的第一控制栅极和第二控制栅极的双栅极晶体管。第一支路包括在电源V4和V3之间串联的PMOS晶体管T4和NMOS晶体管T3，而第二支路包括在电源V1和V2之间串联的PMOS晶体管T1和NMOS晶体管T2。晶体管T1和T2的第一栅极连接在一起(该反相器的输入由第二支路形成)，并且连接至晶体管T3和T4的中间节点(该反相器的输出由第一支路形成)，从而形成感测放大器的第一输入/输出节点N1，该节点用于供给参考信号REF。晶体管T3和T4的第一栅极连接在一起(该反相器的输入由第一支路形成)，并且连接至晶体管T1和T2的中间节点(该反相器的输出由第二支路形成)，从而形成感测放大器的第二输入/输出节点N2，该节点耦接至位线BL。晶体管T1、T2、T3和T4的第二栅极表示为BG1、BG2、BG3和BG4，并且在本文中，其被称为背面控制栅极。这样的背面控制栅极用于调整背面控制栅极的各自的晶体管的关于第一栅极的阈值电压。
而下述事实会产生问题：这样的电路不必是对称的，或者是依据特定的工作原理而故意设计为非对称的。确实，关于各个晶体管(T1相比于T4，T2相比于T3)的尺寸，两个支路可以具有不同的设计。而且，在感测过程期间，第一节点N1和第二节点N2可以以不同的方式和不同的负载工作(节点N1和节点N2都为输入或都为输出)，并且全部晶体管的工作点可以彼此不同(仍然是T1相比于T4，T2相比于T3)。注意，这些不对称性通常会应用到单端感测放大器的工作。因此，为了确保电路正常地工作，必须全面地选择晶体管的宽度和长度(而且，T1和T4、以及T2和T3分别可以有意地不同)。参考电压、偏置电压和电源电压也必须得到良好的限定和良好的控制。
然而在实践中，全部这些参数以及晶体管属性(电流驱动能力、阈值电压、跨导、漏极电导等)易于变化(PVT：工艺、电压、温度)。因为单端感测放大器通常被设计和操作为非对称电路，所以PVT变化并不在两个支路中彼此补偿，从而可能导致电路故障。
一般而言，任何不依赖完全对称的差分电路结构的感测放大器的情况下都会出现该问题，并且更具体地，对相对于参考电压(即，相对于并非原位产生的参考)来感测位线的感测放大器电路而言会出现该问题，而对于通过在预充电阶段/平衡阶段将第一位线和第二位线短路、或者至少在感测过程开始前将第一位线和第二位线预充电至相同的电势而产生其自身的参考的感测放大器而言并非如此。
发明内容
本发明致力于提供单端感测放大器连同的支持电路和工作原理，使得单端感测放大器不易于受到PVT变化的影响。
对此，根据本发明的第一方面，本发明涉及半导体存储器器件，其包括：
-至少一个感测放大器电路，其用于读取从存储器阵列中的所选择的存储器单元感测的数据，
-至少一个参考电路，每个所述参考电路是所述感测放大器电路的复本并且具有输出，所述参考电路通过该输出将输出物理量发送，
-调节网络，其向每个所述感测放大器电路和每个所述参考电路提供调节信号，其中，所述调节信号通过对所述输出物理量在时间和/或空间上进行平均而获得，
其中，调节网路包括控制单元，其配置为将所述参考电路的每个输出的物理量与目标均值求和，其中，所述参考电路的所述输出的所述物理量与所述目标均值以相反的符号求和，所述控制单元基于所述求和而发送调节信号，所述调节信号供给到每个所述调节感测放大器电路和每个所述参考电路。
该存储器器件的其他优选但非限制性的方面如下：
-目标均值是电压VL+(VH-VL)/2，VL和VH分别是感测放大器电路和参考电路的工作电压的低电压电平和高电压电平，其限定了各自的低逻辑电平和高逻辑电平；
-所述参考电路输出中的每一个连接至电容器，该电容器连接至DC电压源；
-调节信号是每个所述参考电路的所述输出物理量的和与所述目标均值之间的差在时间上的平均；
-调节信号是被每个所述感测放大器电路和每个所述参考电路用作调节电压的电压；
-控制单元包括具有反相输入和非反相输入的运算放大器，目标均值被施加到所述非反相输入，而所述反相输入通过至少一个开关和/或电阻器和/或电容器连接至每个所述参考电路输出；
-每个所述参考电路输出通过至少一个开关接至控制单元，该开关允许控制单元在所述至少一个感测放大器电路和所述至少一个参考电路的感测操作之前和感测操作期间与所述输出断开；
-控制单元包括积分器；
-积分器包括电阻器和公共积分电容器，该电阻器连接至每个参考电路输出和求和节点；
-积分器包括开关电容器配置，其与每个参考电路输出相关联；
-控制单元包括：
-数字加/减计数器，每个参考电路输出连接至所述数字加/减计数器的输入，
-数字-模拟转换器，其用于将所述数字加/减计数器的数字输出信号转换为待供给至每个感测放大器电路和每个参考电路的调节信号。
本发明进一步涉及合并有根据本发明的半导体存储器器件的半导体存储器，以及操作根据本发明的半导体存储器器件的过程。
本发明还涉及操作根据本发明的半导体存储器器件的过程，该过程包括下述步骤：
-对每个感测放大器电路和每个参考电路进行相似的操作，
-根据所述参考电路的每个输出的物理量，在调节网络中产生调节信号，并且将所述调节信号施加到感测放大器电路和参考电路。
附图说明
基于阅读下面的本发明的优选实施方式的具体描述，本发明的其它方面、目标和优点将会变得显然，本发明的优选实施方式的具体描述通过非限制性示例给出，并且是参考所附附图做出的，在附图中：
-上面已经讨论的图1显示了在公开文本EP2365487A2中引入的单端感测放大器；
-图2是显示根据本发明的半导体存储器器件的实施方案的示意图，该半导体存储器器件包括与一系列的参考电路相关联的一系列的感测放大器电路，所述参考电路连接至用于补偿PVT引入的变化的效果的控制单元；
-图3是控制单元的可能的实施方案的示意图，该控制单元包括作为积分器工作的运算放大器，其反相输入通过电阻器和开关而连接至一系列的参考电路的输出；
-图4a和图4b显示了开关的两个可能的实施方案；
-图5是控制单元的可能的实施方案的示意图，该控制单元包括作为积分器工作的运算放大器，其反相输入通过开关和开关电容器而连接至一系列的参考电路的输出；
-图6是控制单元的可能的实施方案的示意图，该控制单元包括数字加/减计数器以及数字-模拟转换器。
具体实施方式
本发明涉及半导体存储器器件，其包括至少一个感测放大器电路和至少一个参考电路，该感测放大器电路用于读取从存储器阵列中的所选择的存储器单元感测的数据。所述参考电路中的每一个是所述感测放大器电路的复本，并且耦接至控制单元。简言之，控制单元被设计和操作为，产生供给至感测放大器电路的调整信号，以便补偿全部种类的PVT变化引入的漂移，并且保持感测放大器电路独立于PVT变化的正确工作。
应当注意，根据本发明的半导体存储器器件可以仅包括一个感测放大器电路和/或参考电路。然而，出于完整性的考虑，下面的描述是参考包括多个感测放大器电路和参考电路的实施方案做出的。为了便于表示，多个感测放大器电路和参考电路分别通过从1到n的索引“i”和从1到m的索引“j”的下角标加以区分，其中“i”对应于1与n之间的整数，“j”对应于1与m之间的整数。
图2示意性示出了本发明的原理。一系列的感测放大器电路SAi(i＝1…n)设置为读取从存储器阵列中的所选择的存储器单元感测的数据。例如，感测放大器电路SAi类似于图1的感测放大器电路，但是其可以是任何类型的相对于外部参考电压(即，相对于并非原位产生的参考电压)来感测位线BL的感测放大器电路。全部感测放大器电路SAi是相同的。
参考电路RSAj(j＝1…m)是感测放大器电路的复本，其设计是相同的。具体而言，参考电路RSAj(j＝1…m)的晶体管被设计为显示出与感测放大器电路SAi的晶体管相同的属性，例如，关于其类型、沟道宽度和长度、或者掺杂水平的属性。全部参考电路RSAj与感测放大器电路SAi相同。因此，作为示例，如果感测放大器电路SAi也是图1的电路，则参考电路RSAj可以是图1的电路。
每个感测放大器电路SAi和每个参考电路RSAj具有：
-关于位线的输入/输出端子I/O-BL，其用于从位线感测数据和向位线写入数据，其例如对应于连接至图1的电路的位线BL的第二输入/输出节点N2，
-关于参考信号的输入端子I/O-R，其也可以可选地用作数据输出端子，例如对应于图1的电路的第一输入/输出节点N1，
-用于评估从所连接的位线读取的数据的构件，
-用于对所连接的位线的存储器单元进行数据的回写或刷新的构件，以及
-用于(在需要时)对连接至I/O-BL端子的位线BL或任何其它负载进行预充电的构件。
每个参考电路RSAj具有输出OUTj，其连接至控制单元CU的输入并且连接至输出负载OL。输出负载OL可以通过连接至DC电压V0的简单电容器来实现，如图2所示。DC电压V0被选择为对于电容器而言适当的工作点，从而防止介电击穿和漏电。优选地，DC电压V0等于VL+(VH-VL)/2，其中VL和VH分别是感测放大器电路SAi和参考电路RSAj的工作电压的低电源电压电平和高电源电压电平，其分别限定了逻辑低电平和逻辑高电平。
一旦感测操作如同本领域技术人员所知地进行，就获得了参考电路RSAj的输出OUTj的电压。输出OUTj的电压表示，通过在时间上和/或空间上进行平均而获得调节信号REG的输出物理量。产生调节信号REG的调节网络向每个感测放大器SAi和每个参考电路RSAj提供所述调节信号REG。
调节网络包括控制单元CU，其配置为将所述参考电路RSAj的每个输出OUTj的物理量与目标均值求和。所述参考电路RSAj的所述输出OUTj的所述物理量与所述目标均值以相反的符号求和。
每个参考电路RSAj工作为常规的感测放大器电路SAi。参考电路RSAj的读取结果由随机过程产生，该随机过程涉及PVT变化和供应到所述参考电路RSAj的调节信号REG。供应到参考电路RSAj的调节信号REG对在所述参考电路RSAj的输出OUTj上发送的物理量的在空间和时间上的均值进行控制。因此，通过调节网络和动态工作的参考电路RSAj执行的对输出的物理量进行平均，来补偿PVT变化。
在图2、图3和图5所描绘的示例性实施方案中，控制单元CU将参考电路RSAj的输出OUTi的电压与目标均值电压(其充当目标均值)求和。目标均值电压等于工作电压的均值，即，VL+(VH-VL)/2。参考电路输出OUTj的电压以负号进行求和，而目标均值电压VL+(VH-VL)/2以正号进行求和。在这样的具有几个参考电路RSAj的实施方案中，参考电路RSAj的输出OUTj的贡献在控制单元CU中相加求和并平均。在图3和图5所示的实施方案中，这是在运算放大器的反向输入(图中突出显示为节点SUM)完成的。
然后，控制单元CU然后将基于所述和、供给的所述调节信号REG的调节信号REG发送至每个所述调节感测放大器电路SAi和每个所述参考感测放大器RSAj。
所得的参考电路输出OUTj的电压与目标均值电压之间的加权差用于产生调节信号REG，该调节信号供给到每个所述感测放大器电路SAi和每个所述参考电路RSAj的关于参考信号的输入端子I/O-R。因此，控制单元CU的输出连接至每个所述感测放大器电路SAi和每个参考电路RSAj。
参考电路输出OUTj的求和输出电压在时间上的平均等于目标均值电压VL+(VH-VL)/2，对于随机分布数据其被选择为表示感测放大器电路输出电压在时间上的期望值。
因为参考电路RSAj和感测放大器电路SAi相同，所以相同的PVT改变对感测放大器电路SAi和参考电路RSAj产生相似的影响。PVT改变引起关于参考信号的输入端子I/O-R的所需输入电压偏移，以用于参考电路输出OUTj的正确工作，并且，整个电路充当平衡的调节环路，该环路提供由控制单元CU产生的调节信号REG。
经调节的调节信号REG补偿全部种类的由漂移引入的PVT变化，并且使得更大的电路(例如存储器阵列)内的全部感测放大器电路SAi独立于PVT变化而保持正确的工作。应当注意，在所述示例(图3、图5、图6)中，调节信号REG被描述为电压，但是其也可以是电流。
例如，调节信号REG可以用作图1的感测放大器电路中的参考信号REF，以作为对于感测操作的参考。或者，调节信号REG可以是用于控制每个所述感测放大器电路SAi和每个参考电路RSAj的一个或多个晶体管的第二控制栅极(即，背面控制栅极)的电压。然后，参考信号REF可以在感测放大器SAi外部设置，并且调节信号REG可以施加到晶体管T2的背面控制栅极BG2或晶体管T3的背面控制栅极BG3。由控制单元CU产生的调节信号REG可以通过在外部设定的进一步的控制信号来扩展。在上述示例中，晶体管T2的背面控制栅极BG2可以受到调节信号REG的控制，而晶体管T3的背面控制栅极BG3受到外部电压的控制，或者相反，晶体管T3的背面控制栅极BG3可以受到调节信号REG的控制，而晶体管T2的背面控制栅极BG2受到外部电压的控制。
此外，除了使用具有正面栅极和背面控制栅极的FDSOI(完全耗尽绝缘体上硅)器件，在图1所示的结构(其为非限制性示例)中也可以使用全部种类的双栅极晶体管。另外，应当注意的是，图2至图6所描述的原理和实施方案并不需要实现为FDSOI或任何其它种类的双栅极技术的单端感测放大器，也可以应用到以标准的体CMOS技术实现的单端感测放大器。
图3显示了控制单元CU的可能的结构。所述参考电路输出OUTj中的每一个通过至少一个开关SWj连接至控制单元CU，开关SWj允许控制单元CU在感测放大器电路SAi和参考电路RSAj的感测操作之前和感测操作期间与所述参考电路输出OUTj断开。开关确保参考电路RSAj的输出OUTj仅在已经在感测操作中作出了决定之后并且在下一个操作步骤之前的时间范围(timeframe)期间连接至控制单元CU。
在图3中，参考电路输出OUTj的信号在公共节点SUM处求和。在该实施方案中，控制单元CU包括具有反相输入和非反相输入的运算放大器OA，目标均值电压被施加到所述非反相输入，而所述反相输入表示求和节点SUM。
控制单元CU进一步包括通过所描绘的配置实现的积分器或低通滤波器，其中，电阻器Rj与公共电容器Cint设置在每个参考电路输出OUTj与运算放大器OA的反相输入之间。更具体地，电阻器Rj设置在开关SWj与求和节点SUM之间，而公共电容器Cint设置在所述求和节点SUM与运算放大器OA的输出之间。
图4a和图4b显示了可以使用的开关的两个示例。图4a所示的开关是在足够高的过载电压下工作的单个晶体管，以便确保足够传输参考电路RSAj的输出电压。晶体管可以是任何的FET，即，任何场效应晶体管。
图4b所示的开关是传输门，其中P型晶体管41与N型晶体管42平行关联。在该配置下，两个晶体管平行工作，从而实现了总体上的低的导通电阻，并且降低了电阻对于要被开关的电压的依赖性。晶体管可以是任何的FET晶体管。
图5显示了控制单元CU的另一个可能结构，其与图3所示的结构相似，但是电阻器Rj被替换为开关电容器Cj。每个电容器Ci的一个端子连接在第一开关SWj与第二开关SWC,j之间，并且电容器Ci的第二端子接地或者连接至任何其它的DC电压。或者，开关SWj和SWc,j将电容器Cj分别连接至参考电路RSAj的输出OUTj、公共求和节点SUM，或者也将电容器Cj分别与这两个节点断开。第一开关SWj也如之前一样用作在参考电路RSAj的感测操作之前或感测操作期间将控制单元CU与参考电路输出OUTj断开。例如，开关SWj和SWc,j可以是图4所示的开关。
图6显示了替换的实施方案，其中，求和与积分是在数字域实现的，而调节信号REG通过数字-模拟转换器DAC产生。数字加/减计数器CNT用于计算参考电路RSAj的求和输出数据的平均。加/减计数器是可以基于逻辑输入数据而增加或减小其值的计数器。
每个参考电路输出OUTj连接至所述数字加/减计数器CNT的输入，在参考电路RSAj作出决定之后，通过触发信号TRG的控制，数据从这里读入计数器CNT。
计数器输出供给到数字-模拟转换器DAC，其针对参考电路RSAj和感测放大器电路SAi提供模拟域的调节信号REG。可选地，可以将加/减计数器CNT设计为，如果参考电路RSAi的求和的输出电压的绝对值大于给定的整数d(例如，d＝2,3,…)，加/减计数器才步进。这使得开关动作减少，并且降低功耗。调节信号REG通过对参考电路输出OUTj的电压进行平均而产生，其表示该完全数字化实施的电路配置的二进制输入数据。
平均可以在时间域进行，如同所讨论的实施方案所描述的，但是，通过使用足够的参考电路RSAj以进行可接受的平均，平均也可以仅在空间域进行。混合的时间-空间域平均也是可能的。
因此，图3和图5所描绘的实施方案的积分器可以被省略或被其它的积分功能替换，例如，在足够多数量的参考电路RSAj补偿了上述积分器的缺乏的情况下，可以被更简单的积分功能替换。同样的论证适用于图6的实施方案的加/减计数器CNT。控制单元CU可以在受限制的区域上实施。
一般而言，在每个配置中，使用更大数量的参考电路RSAj使得更快地明确调节信号REG。

Claims (13)

1.一种半导体存储器器件，其包括：
-至少一个感测放大器电路(SAi)，其用于读取从存储器阵列中的所选择的存储器单元感测的数据，
-至少一个参考电路(RSAj)，每个所述参考电路(RSAj)是所述感测放大器电路(SAi)的复本并且具有输出(OUTj)，所述参考电路(RSAj)通过该输出将输出物理量发送，
-调节网络，其向每个所述感测放大器电路(SAi)和每个所述参考电路(RSAj)提供调节信号(REG)，其中，所述调节信号(REG)通过对所述输出物理量在时间和/或空间上进行平均而获得，
其特征在于，调节网路包括控制单元(CU)，其配置为将所述参考电路(RSAj)的每个输出(OUTj)的物理量与目标均值求和，其中，所述参考电路(RSAj)的所述输出(OUTj)的所述物理量与所述目标均值以相反的符号求和，所述控制单元基于所述求和而发送调节信号(REG)，所述调节信号(REG)供给到每个所述调节感测放大器电路(SAi)和每个所述参考电路(RSAj)。
2.根据权利要求1所述的半导体存储器器件，其中，目标均值是电压VL+(VH-VL)/2，VL和VH分别是感测放大器电路(SAi)和参考电路(RSAj)的工作电压的低电压电平和高电压电平，其限定了各自的低逻辑电平和高逻辑电平。
3.根据前述权利要求中的任一项所述的半导体存储器器件，其中，所述参考电路输出(OUTj)中的每一个连接至电容器，该电容器连接至DC电压(V0)。
4.根据前述权利要求中的任一项所述的半导体存储器器件，其中，调节信号(REG)是每个所述参考电路(RSAj)的所述输出物理量的和与所述目标均值之间的差在时间和/或空间上的平均。
5.根据前述权利要求中的任一项所述的半导体存储器器件，其中，调节信号(REG)是被每个所述感测放大器电路(SAi)和每个参考电路(RSAj)用作参考电压的电压。
6.根据前述权利要求中的任一项所述的半导体存储器器件，其中，控制单元(CU)包括具有反相输入和非反相输入的运算放大器(OA)，目标均值被施加到所述非反相输入，而所述反相输入通过至少一个开关和/或电阻器和/或电容器连接至每个所述参考电路输出(OUTj)。
7.根据权利要求6所述的半导体存储器器件，其中，每个所述参考电路输出(OUTj)通过至少一个开关(SWj)连接至控制单元(CU)，该开关允许控制单元(CU)在所述至少一个感测放大器电路(SAi)和所述至少一个参考电路(RSAj)的感测操作之前和感测操作期间与所述输出(OUTj)断开。
8.根据权利要求6至7中的任一项所述的半导体存储器器件，其中，控制单元(CU)包括积分器。
9.根据权利要求8所述的半导体存储器器件，其中，积分器包括电阻器(Rj)和公共积分电容器(Cint)，该电阻器连接至每个参考电路输出(OUTj)和求和节点(SUM)。
10.根据权利要求8所述的半导体存储器器件，其中，积分器包括开关电容器配置(Cj)，其与每个参考电路输出(OUTj)相关联。
11.根据权利要求1至5所述的半导体存储器器件，其中，控制单元包括：
-数字加/减计数器(CNT)，每个参考电路输出(OUTj)连接至所述数字加/减计数器(CNT)的输入，
-数字-模拟转换器(DAC)，其用于将所述数字加/减计数器(CNT)的数字输出信号转换为待供给至每个感测放大器电路(SAi)和每个参考电路(RSAj)的调节信号(REG)。
12.一种半导体存储器，其包括根据权利要求1至11中的任一项所述的半导体存储器器件。
13.一种操作根据权利要求1至11中的任一项所述的半导体存储器器件的过程，包括下述步骤：
-对每个感测放大器电路(SAi)和每个参考电路(RSAj)进行相似的操作，
-根据所述参考电路(RSAj)的每个输出(OUTj)的物理量，在调节网络中产生调节信号(REG)，并且将所述调节信号(REG)施加到感测放大器电路(SAi)和参考电路(RSAj)。
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