KR20160002895A - 동적으로 동작하는 기준 회로들을 갖는 메모리 장치 - Google Patents

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KR20160002895A
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Abstract

본 발명은 반도체 메모리 장치에 관한 것으로서 반도체 메모리 장치는, 메모리 어레이에서 선택된 메모리 셀들로부터 감지된 데이터를 독출하기 위한 적어도 하나의 감지 증폭기 회로(SAi), 적어도 하나의 기준 회로(RSAj)로서 각각의 기준 회로(RSAj)는 감지 증폭기 회로(SAi)의 레플리카이고 기준 회로(RSAj)가 물리적 출력 양을 출력(OUTj)을 통해서 전달하는 그러한 출력(OUTj)을 가지는 적어도 하나의 기준 회로(RSAj), 각각의 감지 증폭기 회로(SAi) 및 각각의 기준 회로(RSAj)에 조정 신호(REG)를 제공하는 조정 네트워크를 포함하고, 조정 신호(REG)는 시간 및/또는 공간에서 물리적 출력 양의 평균으로부터 유도되고, 조정 네트워크는 기준 회로(RSAj)의 각각의 출력(OUTj)의 물리적 양들 및 목표 평균값을 가산하도록 구성된 제어부(CU)를 포함하고, 제어부는 가산 합에 기초하여 조정 신호(REG)를 전달하고, 조정 신호(REG)는 각각의 정규 감지 증폭기 회로(SAi) 및 각각의 기준 회로(RSAj)에 입력된다.

Description

동적으로 동작하는 기준 회로들을 갖는 메모리 장치{Memory device with dynamically operated reference circuits}
본 발명은 적어도 단일 종단 감지 증폭기를 적어도 포함하는 반도체 메모리 장치에 관한 것이고, 보다 자세하게는, 동작 조건들(예컨대, 온도, 공급 전압) 또는 공정(예컨대 NMOS/PMOS 전류 구동 능력 비율 등)의 편차의 효과들을 보상하기 위하여 조정(regulation) 신호가 감지 증폭기 및 기준 회로에 인가되도록 생성되는, 적어도 기준 회로의 제공에 관한 것이다.
모든 종류의 감지 증폭기(sense amplifier)들에서 메모리 독출(read) 동작은 입력 데이터의 논리 상태를 판단하기 위하여 입력 데이터를 기준 신호와 비교함으로써 달성된다. 표준 DRAM(Dynamic Random Access Memory) 장치들과 같은 메모리 장치들에 사용되는 종래의 차동(differential) 감지 회로들은, 2개의 비트 라인들에 접속되고, 하나의 비트 라인은 독출될 데이터를 제공하는 한편 다른 비트 라인은 기준 전압 생성을 위하여 사용된다.
이와 대조적으로, 내장형(embedded) 또는 특수(special) DRAM(Dynamic Random Access Memroy) 장치들과 같은 메모리 장치들에서 사용되는 단일-종단(single-ended) 감지 증폭기들은, 단일 비트 라인에만 연결된다.
단일-종단 감지 증폭기의 특정 유형은, 2개의 입출력 노드들을 갖는 감지 증폭기를 채용하고, 그 중 하나는 입력 데이터 라인(비트 라인)에 연결되고, 다른 하나는 독출 동작 과정을 위해 필요한 기준 신호를 공급하는데 사용된다. 도 1은, 출원인에 의해서 제안되었으며 유럽특허공개공보 EP 2 365 487 A2에서 이미 기술된 그러한 단일-종단 감지 증폭기의 예시를 도시한다. 단일-종단 감지 증폭기는 2개의 브랜치(branch)들을 포함하고, 2개의 브랜치들 각각은, 직렬 접속되고 교차-연결된(cross-coupled) 인버터(inverter)들을 형성하는 방식으로 배열된 PMOS 트랜지스터 및 NMOS 트랜지스터를 가진다. 트랜지스터들은, 독립적으로 동작할 수 있는 제1 컨트롤 게이트 및 제2 컨트롤 게이트를 가지는 이중 게이트(double gate) 트랜지스터들이다. 제1 브랜치는 전원들(V4, V3) 사이에서 NMOS 트랜지스터(T3)와 직렬로 PMOS 트랜지스터(T4)를 포함하는 한편, 제2 브랜치는 전원들(V1, V2) 사이에서 NMOS 트랜지스터(T2)와 직렬로 PMOS 트랜지스터(T1)을 포함한다. 트랜지스터들(T1, T2)의 제1 게이트들은 함께 접속되고(제2 브랜치에 의해서 형성된 인버터의 입력), 트랜지스터들(T3, T4) 사이 중간 노드에 접속되며(제1 브랜치에 의해서 형성된 인버터의 출력), 그렇게 함으로써 기준 신호(REF)를 공급하는데 사용되는 감지 증폭기의 제1 입출력 노드(N1)을 형성한다. 트랜지스터들(T4, T3)의 제1 게이트들은 함께 접속되고(제1 브랜치에 의해서 형성된 인버터의 입력), 트랜지스터들(T1, T2) 사이 중간 노드에 연결되며(제2 브랜치에 의해서 형성된 인버터의 출력), 그렇게 함으로써 비트 라인(BL)에 접속된 감지 증폭기의 제2 입출력 노드(N2)를 형성한다. 트랜지스터들(T1, T2, T3, T4)의 제2 게이트들은 BG1, BG2, BG3 및 BG4로서 표시되고, 본 명세서에서 백(back) 컨트롤 게이트들로서 지칭된다. 그러한 백 컨트롤 게이트들은 그것들의 각 트랜지스터들의 제1 게이트-연관 문턱 전압들을 조절하는데 사용된다.
문제는 그러한 회로가 반드시 대칭적인 것은 아니며, 또는 특정 동작 원리에 의존하여 비대칭으로 간접적으로(by purpose) 설계되는 사실로부터 발생한다. 실제로 양 브랜치들은 개별적인 트랜지스터들의 치수들과 관련하여 상이한 설계들을 가질 수 있다(T1은 T4에 비교되고, T2는 T3에 비교된다). 더욱이, 제1 및 제2 노드들(N1, N2)은 상이한 방식으로 그리고 상이한 부하(load)들로서 (노드들(N1, N2)은 양 입력들 또는 양 출력들 중 하나로서) 동작될 수 있고, 모든 트랜지스터들의 동작 점들은 감지 과정 동안 서로 상이할 수 있다(또다시 T1은 T4에 비교되고 T2는 T3에 비교된다). 이러한 비대칭들이 대체로 단일-종단 감지 증폭기의 동작에 적용되는 점을 유의한다. 따라서 회로의 적절한 동작을 보장하기 위하여, 트랜지스터들의 폭들 및 길이들은 완벽하게 선택되어야 한다(T1, T4 와 T2, T3는 각각 의도적으로 상이할 수 있다). 기준, 바이어스(bias) 및 공급 전압 또한 양호하게 정의되어야만 하고, 양호하게 제어되어야만 한다.
그러나, 실제로 모든 이러한 파라미터들 및 트랜지스터 속성들(전류 구동 능력, 문턱 전압, 트랜스컨덕턴스(transconductance), 드레인 컨덕턴스(drain conductance) 등)은 변이들(PVT; process, voltage, temperature)에 취약하다. 단일-종단 감지 증폭기는 비-대칭적 회로로서 대체로 설계되고 동작되며, PVT 변이들은 2개의 브랜치들에서 서로 보상되지 아니하고, 회로의 오동작이 초래될 수 있다.
일반적으로, 이러한 문제는 완전-대칭(fully-symmetrical) 차동 회로 구조에 기반하지 아니하는 임의의 감지 증폭기들, 보다 자세하게는 기준 전압과 비교하여, 즉 논 인-시츄(non in-situ) 생성된 기준과 비교하여 비트 라인을 감지하는 감지 증폭기에서 발생하고, 프리차지(precharge)/이퀄라이징(equalizing) 단계에서 제1 및 제2 비트라인들을 단락(short)시킴으로써, 또는 적어도 제1 및 제2 비트라인들을 감지 과정이 개시되기 전에 동일한 전위로 프리차지함으로써 기준 전압들을 생성하는 감지 증폭기들의 경우에서는 발생하지 아니한다.
본 발명은, 단일-종단 감지 증폭기가 PVT 변이들에 취약하지 아니하도록, 지원 회로 및 동작 원리와 함께 단일-종단 감지 증폭기를 제공하는 것을 목적으로 한다.
이 점에 있어서, 본 발명은, 본 발명의 제1 측면에 따라,
- 메모리 어레이에서 선택된 메모리 셀들로부터 감지된 데이터를 독출하기 위한 적어도 하나의 감지 증폭기 회로,
- 적어도 하나의 기준 회로로서, 각각의 상기 기준 회로는 상기 감지 증폭기 회로의 레플리카(replica)이고, 상기 기준 회로가 출력을 통해서 물리적 출력 양(output physical quantity)을 전달하는 그러한 출력을 가지는, 적어도 하나의 기준 회로,
- 각각의 상기 감지 회로 및 각각의 상기 기준 회로에 조정(regulation) 신호를 제공하는 조정(regulation) 네트워크를 포함하고,
상기 조정 신호는 상기 물리적 출력 양의 시간 및/또는 공간에 따른 평균으로부터 유도되는 것을 특징으로 하고,
상기 조정 네트워크는 상기 기준 회로의 각 출력의 물리적 양들 및 목표 평균값을 가산하도록 구성된 제어부를 포함하는 것을 특징으로 하고, 상기 기준 회로의 상기 출력의 상기 물리적 양들 및 상기 목표 평균값은 반대 부호들로서 가산되고, 상기 제어부는 상기 가산 합에 기초하여 조정 신호를 전달하고, 상기 조정 신호는 각각의 상기 정규 감지 증폭기 및 각각의 상기 기준 회로로 입력되는 것을 특징으로 하는, 반도체 메모리에 관한 것이다.
다르게 바람직하게는, 비제한적으로, 본 메모리 장치의 측면들은 다음과 같다.
- 목표 평군값은, VL 및 VH가 감지 증폭기 회로들 및 기준 회로들의 동작 전압들의 저전압 및 고전압 레벨들로서 각각 로우(low) 및 하이(high) 논리 레벨들을 정의할 때, VL+(VH-VL)/2의 전압이다;
- 상기 기준 회로 출력들 각각은 DC 전압 공급원에 접속된 캐패시터에 접속된다.
- 기준 신호는, 각각의 상기 기준 회로의 상기 물리적 출력 양들의 합 및 상기 목표 평균값 사이 차이를 시간에서 평균한 것이다;
- 제어부는 반전(inverting) 입력 및 비반전(non-inverting) 입력을 갖는 연산 증폭기(operational amplifier)를 포함하고, 목표 평균값은 상기 비반전 입력에 인가되는 한편 상기 비반전 입력은 적어도 하나의 스위치 및/또는 저항 및/또는 캐패시터를 통해서 각각의 상기 기준 회로 출력에 접속된다;
- 각각의 상기 기준 회로 출력은, 상기 적어도 하나의 감지 증폭기 회로 및 상기 적어도 하나의 기준 회로의 감지 동작들 이전 그리고 그 동안에 상기 출력으로부터 상기 제어부를 연결해제(decoupliong)하게 하는 적어도 하나의 스위치를 통해서 제어부에 접속된다;
- 제어부는 적분기(integrator)를 포함한다;
- 적분기는 각각의 기준 회로 출력과 가산 노드에 접속된 저항들 및 공통 적분 캐패시터를 포함한다;
- 적분기는 각각의 기준 회로 출력과 결부된 스위치드 캐패시터(switched capacitor) 구성을 포함한다;
- 제어부는,
- 디지털 업/다운 카운터로서, 각각의 기준 회로 출력은 상기 디지털 업/다운 카운터의 입력에 접속되는, 디지털 업/다운 카운터,
- 상기 업/다운 카운터의 디지털 출력 신호를 각각의 감지 증폭기 회로 및 각각의 기준 회로에 입력될 조정 신호로 변환하기 위한 디지털-아날로그 변환기(Digital-to-Analog Converter)를 포함한다.
본 발명은 본 발명에 따른 반도체 메모리 장치를 포함하는 반도체 메모리뿐만 아니라, 본 발명에 따른 반도체 메모리 장치를 동작시키는 방법에 추가적으로 관한 것이다.
본 발명은 또한,
- 각각의 감지 증폭기 회로 및 각각의 기준 회로들을 유사하게 동작시키는 단계,
- 조정 네트워크에서 상기 기준 회로들의 각각의 출력의 물리적 양들로부터 조정 신호를 생성하고, 감지 증폭기 회로 및 기준 회로들에 상기 기준 신호를 인가하는 단계를 포함하는, 본 발명에 따른 반도체 메모리 장치를 동작시키는 방법에 관한 것이다.
다른 측면들로서, 본 발명의 목적들 및 장점들은, 첨부된 도면들을 참조하여 비제한적인 예시로서 제공된 본 발명의 바람직한 실시예들에 대한 이하 상세한 설명을 정독할 때 더욱 명백해질 것이다.
도 1은 이미 전술된, 유럽특허공개공보 EP 2 365 487 A2에서 소개된 바와 같은 단일-종단 감지 증폭기를 도시한다.
도 2는 PVT 유도된 변이들의 효과를 보상하기 위하여 제어부에 접속된 일련의 기준 회로들과 결부된 일련의 감지 증폭기 회로들을 포함하는, 본 발명에 따른 반도체 메모리 장치의 실시예를 도시하는 개략도이다.
도 3은 반전 입력이 저항들 및 스위치들을 통해서 일련의 기준 회로들의 출력들에 접속되고 적분기로서 동작되는 연산 증폭기를 포함하는, 제어부의 가능한 실시예의 개략도이다.
도 4a 및 4b는 스위치들에 대한 2개의 가능한 실시예들을 도시한다.
도 5는 반전 입력이 스위치들 및 스위치드 캐패시터들을 통해서 일련의 기준 회로들의 출력들에 접속되고, 적분기로서 동작되는 연산 증폭기를 포함하는, 제어부의 가능한 실시예의 개략도이다.
도 6은 디지털 업/다운 카운터 및 디지털-아날로그 컨버터를 포함하는 제어부의 가능한 실시예의 개략도이다.
본 발명은 메모리 어레이에서 선택된 메모리 셀들로부터 감지된 데이터를 독출하기 위한 적어도 하나의 감지 증폭기 회로 및 적어도 하나의 기준 회로를 포함하는 반도체 메모리 장치에 관한 것이다. 상기 기준 회로들 중 각각은 상기 감지 증폭기 회로들의 레플리카(replica)이고, 제어부에 연결된다. 간단히 말해서, 모든 종류의 PVT 변이 유도된 드리프트(drift)들을 보상하고 PVT 변이들에 독립적인 감지 증폭기 회로들의 정상 동작을 유지하기 위해 감지 증폭기 회로들에 입력되는 조정 신호를 생성하도록, 제어부는 설계되고 동작된다.
본 발명에 따른 반도체 메모리 장치가 단 하나의 감지 증폭기 회로 및/또는 기준 회로를 포함할 수 있는 점은 유의되어야 한다. 그러나, 포괄적인 목적으로, 이하의 설명은 복수의 감지 증폭기 회로들 및 기준 회로들을 포함하는 실시예를 참조하여 만들어질 것이다. 표현의 편의를 위하여, 복수의 감지 증폭기 회로들 및 기준 회로들은 1 및 n 사이 정수에 대응하는 인덱스 "i"로서 1 내지 n의 아래첨자 숫자 및 1 및 m 사이 정수에 대응하는 인덱스 "j"로서 1 내지 m의 아래첨자 숫자에 의해서 식별된다.
도 2는 본 발명의 원리들을 개략적으로 도해한다. 일련의 감지 증폭기들(SAi, i = 1 ... n)은 메모리 어레이에서 선택된 메모리 셀들로부터 감지된 데이터를 독출하기 위하여 제공된다. 예를 들면, 감지 증폭기 회로들 (SAi)은 도 1의 감지 증폭기와 유사할 수 있지만, 외부 기준 전압과 비교하여, 즉 논 인-시츄(non in-situ) 생성된 기준 전압과 비교하여 비트라인(BL)을 감지하는 임의의 유형의 감지 증폭기 회로들일 수 있다. 모든 감지 증폭기 회로들(SAi)은 동일하다.
기준 회로들(RSAj, j = 1 ... m)은 감지 증폭기 회로들의 레플리카들이고, 기준 회로들의 설계들은 동일하다. 특히, 기준 회로(RSAj, j = 1 ... m)의 트랜지스터들은 예컨대 그것들의 형(type), 채널 폭들과 길이들, 또는 도핑(doping) 수준들과 관련하여, 감지 증폭기 회로(SAi)의 트랜지스터들과 동일한 속성들을 나타내도록 설계된다. 모든 기준 회로들(RSAj)은 감지 증폭 회로들(SAi)과 일치한다. 따라서, 예시적으로서, 감지 증폭기 회로(SAi)가 도 1의 회로라면, 기준 회로(RSAj)는 도 1의 회로일 수 있다.
각각의 감지 증폭기 회로(SAi) 및 각각의 기준 회로(RSAj)는,
- 예컨대 도 1의 회로에서 비트라인(BL)에 접속된 제2 입출력 노드(N2)에 대응하는, 비트라인으로부터 데이터를 감지하거나 비트라인에 데이터를 기입(write)하기 위한 비트라인 관련 입출력 단자(I/O-BL),
- 예컨대 도 1의 회로에서 제1 입출력 노드(N1)에 대응하는, 데이터 출력 단자로서도 선택적으로(optionally) 기능할 수 있는 기준 신호 관련 입력 단자(I/O-R),
- 접속된 비트라인으로부터 독출된 데이터를 평가하는 수단,
- 접속된 비트라인 메모리 셀에 데이터를 재기입(write back)하거나 리프레쉬(refresh)하는 수단, 및
- 필요한 경우, 비트라인(BL) 또는 I/O-BL 단자에 접속된 임의의 다른 부하를 프리차지하는 수단을 가진다.
각각의 기준 회로(RSAj)는, 제어부(CU)의 입력에 접속되고 출력 부하(OL)에 접속된 출력(OUTj)을 가진다. 출력 부하(OL)는 도 2에 도해된 바와 같이, DC 전압(V0)에 접속된 단순한 캐패시터들에 의해서 실현될 수 있다. DC 전압(V0)은 캐패시터들을 위한 적절한 동작 점이 되도록 선택되고, 이에 따라 유전체 파괴(breakdown) 및 누설(leakage)을 방지한다. 바람직하게는, VL 및 VH가 각각 감지 증폭기 회로들(SAi) 및 기준 회로들(RSAj)의 동작 전압들의 낮은 공급 전압 레벨 및 높은 공급 전압 레벨이고 논리 로우 및 하이 레벨들을 각각 정의할 때, DC 전압(V0)은 VL+(VH-VL)/2과 일치한다.
감지 동작이 당업자에 알려진 대로 수행되면, 기준 회로들(RSAj)의 출력들(OUTj)의 전압들이 얻어진다. 출력들(OUTj)의 전압들은, 조정 신호(REG)가 물리적 출력 양으로부터 시간 및/또는 공간에 따른 평균을 통해서 유도되는 그러한 물리적 출력 양을 나타낸다. 조정 신호(REG)를 생성하는 조정 네트워크는 각각의 감지 증폭기(SAi) 및 각각의 기준 회로(RSAj)에 상기 조정 신호(REG)를 제공한다.
조정 네트워크는 상기 기준 회로(RSAj)의 각 출력(OUTj)의 물리적 양들 및 목적 평균값을 가산하도록 구성된 제어부(CU)를 포함한다. 상기 기준 회로(RSAj)의 상기 출력(OUTj)의 상기 물리적 양들 및 상기 평균 값은 반대 부호들로서 가산된다.
각각의 기준 회로들(RSAj)은 보통의 감지 증폭기 회로(SAi)처럼 동작된다. 기준 회로(RSAj)의 독출 결과는 PVT 변이들에 관계된 랜덤 공정 및 상기 기준 회로(RSAj)에 공급된 조정 신호(REG)에 기인한다. 기준 회로(RSAj)에 공급된 조정 신호(REG)는 상기 기준 회로(RSAj)의 출력(OUTj)에 전달된 물리적 양의 시간 및 공간에 따른 평균값을 제어한다. 따라서, PVT 변이들은 조정 네트워크 및 동적으로 동작되는 기준 회로들(RSAj)에 의해서 수행되는 물리적 출력 양의 평균에 의해서 보상된다.
도 2, 도 3 및 도 5에 도시된 예시적 실시예들에서, 제어부(CU)는 기준 회로들(RSAj)의 출력들(OUTj)의 전압들을, 목표 평균값으로서 목표 평균 전압과 가산한다. 목표 평균 전압은 동작 전압들의 평균값, 즉 VL+(VH-VL)/2와 일치한다. 기준 회로 출력들(OUTj)의 전압들은 음의 부호로서 가산되는 반면, 목표 평균값 VL+(VH-VL)/2은 양의 부호로서 가산된다. 몇몇의 기준 회로들(RSAj)을 갖는 그러한 실시예들에서, 기준 회로들(RSAj)의 출력들(OUTj)의 기여분들은 제어부(CU)에서 가산되고 평균된다. 이는, 도 3 및 도 5에 도시된 실시예들에서, 해당 도면들에서 노드 SUM으로 강조된, 연산 증폭기의 반전 입력에서 행하여 진다.
제어부(CU)는 그 다음에 상기 가산 합에 기초하여 조정 신호(REG)를 전달하고, 상기 조정 신호(REG)는 각각의 상기 정규 감지 증폭기 회로(SAi) 및 각각의 상기 기준 감지 증폭기(RSAj)에 입력된다.
기준 회로 출력들(OUTj) 및 목표 평균 전압 사이 결과적인 가중된(weighted) 차이는, 각각의 상기 감지 증폭기 회로(SAi) 및 각각의 상기 기준 회로(RSAj)의 기준 신호 관련 입력 단자들(I/O-R)에 입력되는 조정 신호(REG)를 생성하는데 사용된다. 따라서, 제어부(CU)의 출력은 각각의 상기 감지 증폭기 회로(SAi) 및 각각의 기준 회로(RSAj)에 접속된다.
기준 회로 출력들(OUTj)의 가산된 출력 전압들의 시간에 따른 평균은, 랜덤하게 분포된 데이터의 경우에서 시간에 따른 감지 증폭기 회로 출력 전압들의 기대값을 나타내도록 선택되는 목표 평균 전압 VL+(VH-VL)/2과 일치한다.
기준 회로들(RSAj) 및 감지 증폭기 회로들(SAi)은 동일하기 때문에, 동일한 PVT 변화들은 감지 증폭기 회로들(SAi) 및 기준 회로들(RSAj)에 유사하게 영향을 미친다. PVT 변화들은 기준 회로 출력(OUTj)의 적절한 동작을 위하여 기준 신호 관련 입력 단자들(I/O-R)에서 요구되는 입력 전압들의 시프트(shift)들을 초래하고, 결국 전체 회로는 제어부(CU)에 의해서 생성된 조정 신호(REG)를 제공하는 균형 잡힌 루프(balanced loop)로서 작동한다.
조정된 조정 신호(REG)는 모든 종류의 PVT 변이 유도된 드리프트들을 보상하고, 메모리 어레이와 같은 보다 큰 회로 내에서 모든 감지 증폭기 회로들(SAi)의 적절한 동작을 PVT 변이들과 무관하게 유지한다. 조정 신호(REG)는 기술된 예시들(도 3, 도 5, 도 6)에서 전압으로 설명되었으나, 전류일 수도 있는 점은 유의되어야 한다.
예를 들면, 조정 신호(REG)는 감지 동작을 위한 기준으로서 도 1의 감지 증폭기 회로에서 기준 신호(REF)로서 사용될 수 있다. 다르게는, 조정 신호(REG)는 각각의 상기 감지 증폭기 회로(SAi) 및 각각의 기준 회로(RSAj)의 하나 이상의 트랜지스터들의 제2 컨트롤 게이트(즉, 백(back) 컨트롤 게이트)에 사용되는 전압일 수 있다. 기준 신호(REF)는 그 다음에 감지 증폭기(SAi) 외부로 제공될 수 있고, 조정 신호(REG)는 트랜지스터(T2)의 백 컨트롤 게이트(BG2) 또는 트랜지스터(T3)의 백 컨트롤 게이트(BG3)에 인가될 수 있다. 제어부(CU)에 의해서 생성된 조정 신호(REG)는 추가적인 제어 신호들 세트로서 외부로 확장될 수 있다. 전술된 예시에서, 트랜지스터(T2)의 백 컨트롤 게이트(BG2)가 조정 신호(REG)에 의해서 제어될 수 있는 한편 트랜지스터(T3)의 백 컨트롤 게이트(BG3)는 외부 전압에 의해서 제어되고, 또는 역으로, 트랜지스터(T3)의 백 컨트롤 게이트(BG3)가 제어 신호(REG)에 의해서 제어될 수 있는 한편 트랜지스터(T2)의 백 컨트롤 게이트(BG2)가 외부 전압에 의해서 제어된다.
추가적으로, 프론트(front) 게이트 및 백 컨트롤 게이트를 갖는 FDSOI(Fully-Depleted Silicon-On-Insulator) 장치들을 사용하는 대신, 임의의 종류의 이중 게이트 트랜지스터들이, 비제한적인 예시인 도 1에서 제시된 구조에서 사용될 수 있다. 더욱이 도 2 내지 도 6에 기술된 원리 및 실시예들은 FDSOI 또는 임의의 종류의 이중-게이트 기술에서 실현된 단일-종단 감지 증폭기를 요하지 아니할 뿐만 아니라 표준 벌크(bulk) CMOS 기술들에서 실현된 단일-종단 감지 증폭기들에도 적용될 수 있는 점이 유의되어야 한다.
도 3은 제어부(CU)를 위한 가능한 구조를 도시한다. 상기 기준 회로 출력들(OUTj) 각각은, 감지 증폭기 회로들(SAi) 및 기준 회로들(RSAj)의 감지 동작들 이전 및 그 동안에 제어부(CU)를 상기 기준 회로 출력들(OUTj)로부터 연결해제(decoupling)하게 하는 적어도 하나의 스위치(SWj)를 통해서 제어부에 접속된다. 스위치들은 기준 회로들(RSAj)의 출력들(OUTj)이 감지 동작에서 결정이 완료된 이후 다음 동작 단계 이전의 시간 동안에만 제어부(CU)에 접속되는 것을 보장한다.
기준 회로 출력들(OUTj)의 신호들은 도 3에서 공통 노드(SUM)에서 가산된다. 본 실시예에서, 제어부(CU)는 반전(inverting) 입력 및 비반전(non-inverting) 입력을 갖는 연산 증폭기(OA)를 포함하고, 목표 평균값은 상기 비반전 입력에 인가되는 한편, 상기 반전 입력은 가산 노드(SUM)를 나타낸다.
제어부(CU)는 적분기(integrator) 또는, 저항들(Rj)이 각각의 기준 회로 출력(OUTj) 및 연산 증폭기(OA)의 반전 입력 사이에 배열될 때 공통 캐패시터(Cint)를 갖는 묘사된 구성을 통해 달성되는 로우 패스 필터(low pass filter)를 더 포함한다. 더 상세하게는, 저항들(Rj)은 스위치들(SWj) 및 가산 노드(SUM) 사이에 배열되는 한편, 공통 캐패시터(Cint)는 상기 가산 노드(SUM) 및 연산 증폭기(OA)의 출력 사이에 배열된다.
도 4a 및 도 4b는 사용될 수도 있는 스위치들의 2개 예시들을 도시한다. 도 4a에 도해된 스위치는 기준 회로(RSAj)의 출력 전압의 적절한 전송을 보장하기에 충분히 높은 오버드라이브(overdrive) 전압에서 동작되는 단일 트랜지스터이다. 트랜지스터는 임의의 FET, 즉 임의의 전계 효과 트랜지스터(field effect transistor)일 수 있다.
도 4b에서 도해된 스위치는 전송 게이트(transmission gate)이며, P-형 트랜지스터(41)는 N-형 트랜지스터(42)와 병렬로 결부된다. 본 구성으로서, 2개의 트랜지스터들은 전체적으로 보다 낮은 온-저항(on-resistance) 및 스위칭될 전압에 대한 저항의 감소된 의존성을 달성하기 위하여 병렬적으로 동작된다. 트랜지스터들은 임의의 FET 트랜지스터들일 수 있다.
도 5는 도 3에 도해된 구조와 유사하지만 저항들(Rj)이 스위치드 캐패시터들(Cj)로 대체된, 제어부(CU)를 위한 또 다른 가능한 구조를 도시한다. 각각의 캐패시터(Ci)의 단자들 중 하나는 제1 스위치(SWj) 및 제2 스위치(SWc,j) 사이에 연결되고, 캐패시터(Ci)의 제2 단자는 접지되거나 임의의 다른 DC 전압에 접속된다. 스위치들(SWj, SWc,j)은 캐패시터들(Cj)을 기준 회로(RSAj)의 출력들(OUTj)에 그리고 공통 가산 노드(SUM)에 교번적으로 각각 접속시키거나, 출력들(OUTj) 및 공통 가산 노드(SUM)로부터 캐패시터들(Cj)의 접속을 각각 해제하기도 한다. 제1 스위치(SWj) 또한, 기준 회로들(RSAj)의 감지 동작 이전 그리고 그 동안에 제어부(CU)를 기준 회로 출력들(OUTj)로부터 연결해제 하게 하기 위하여 이전과 같이 기능할 수 있다. 예를 들면, 스위치들(SWj, SWc,j)은 도 4에 도해된 것들일 수 있다.
도 6은 가산 및 적분이 디지털 도메인에서 실현되고 조정 신호(REG)가 디지털-아날로그 컨버터(DAC)를 통해서 생성되는, 다른 실시예를 도시한다. 다지털 업/다운 카운터(CNT)는 기준 회로들(RSAj)의 가산된 출력 데이터의 평균을 계산하는데 사용된다. 업/다운 카운터는 논리 입력 데이터에 따라 값이 증가하거나 감소할 수 있는 카운터이다.
각각의 기준 회로 출력(OUTj)은, 기준 회로들(RSAj)에 의해서 결정된 이후, 데이터가 카운터(CNT)로 독출되는, 상기 업/다운 카운터(CNT)의 입력에 접속된다.
카운터 출력은, 조정 신호(REG)를 기준 회로들(RSAj)뿐만 아니라 감지 증폭기 회로들(SAi)에 아날로그 도메인에서 제공하는 디지털-아날로그 컨버터(DAC)로 입력된다. 기준 회로들(RSAi)의 가산된 출력 전압들의 절대값이 주어진 정수 d(예를 들면, d = 2, 3, ...)보다 큰 경우 스텝(step)을 형성하는 방식으로 업/다운 카운터(CNT)를 설계하는 것도 가능할 수 있다. 이는 스위칭 액티비티(activity)의 감소 및 보다 낮은 전력 소모를 가능하게 한다. 조정 신호(REG)는, 완전 디지털 구현인 회로 구성에서 이진 입력 데이터를 나타내는 기준 회로 출력들(OUTj)의 전압들을 평균함으로써 생성된다.
평균은, 언급된 실시예들에서 설명된 바와 같이, 시간-도메인(time-domain)에서 만들어질 수 있지만, 수용 가능한 평균을 위해 충분한 기준 회로들(RSAj)을 사용함으로써, 공간-도메인(space-domain)에서만 만들어질 수도 있다. 혼합된 시간 및 공간 도메인 평균 또한 가능하다.
따라서, 도 3 및 도 5에 도시된 실시예들의 적분기는 생략될 수 있고 다른 적분 기능, 예컨대 전술된 적분기의 부족을 보상하기 위하여 충분히 많은 수의 기준 회로들(RSAj)의 경우에서 보다 단순한 적분 기능으로 대체될 수 있다. 동일한 사유가 도 6의 실시예의 업/다운 카운터(CNT)에 적용된다. 그러면 제어부(CU)는 보다 제한된 면적에 구현될 수 있다.
일반적으로 말해서, 각각의 구성에서, 보다 많은 수의 기준 회로들(RSAj)은 조정 신호(REG)의 보다 빠른 안정화를 유발한다.

Claims (13)

  1. 메모리 어레이에서 선택된 메모리 셀들로부터 감지된 데이터를 독출하기 위한 적어도 하나의 감지 증폭기 회로(SAi);
    적어도 하나의 기준 회로(RSAj)로서, 상기 각각의 기준 회로(RSAj)는 상기 감지 증폭기 회로(SAi)의 레플리카(replica)이고, 상기 기준 회로(RSAj)가 출력(OUTj)을 통해서 물리적 출력 양을 전달하는 상기 출력(OUTj)을 가지는, 적어도 하나의 기준 회로(RSAj);
    시간 및/또는 공간에서 상기 물리적 출력 양의 평균으로부터 유도된 조정 신호(REG)를 각각의 상기 감지 증폭기(SAi) 및 각각의 상기 기준 회로(RSAj)에 제공하는 조정 네트워크를 포함하고,
    상기 조정 네트워크는, 상기 기준 회로(RSAj)의 각각의 출력(OUTj)의 물리적 양들 및 목표 평균값을 가산하도록 구성된 제어부(CU)를 포함하고, 상기 기준 회로(RSAj)의 상기 출력(OUTj)의 상기 물리적 양들 및 상기 목표 평균값은 반대 부호들로서 가산되고, 상기 제어부는 상기 가산 합에 기초하여 조정 신호(REG)를 전달하고, 상기 조정 신호(REG)는 각각의 상기 정규 감지 증폭기 회로(SAi) 및 각각의 상기 기준 회로(RSAj)에 입력되는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제1항에 있어서,
    상기 목표 평균값은, VL 및 VH가 상기 감지 증폭기 회로들(SAi) 및 기준 회로들(RSAj)의 동작 전압들의 저전압 레벨 및 고전압 레벨이고, 로우 및 하이 논리 레벨을 각각 정의할 때, VL+(VH-VL)/2인 전압인 것을 특징으로 하는 반도체 메모리 장치.
  3. 제1항 및 제2항 중 어느 한 항에 있어서,
    상기 기준 회로 출력들(OUTj)의 각각은 DC 전압(V0)에 접속된 캐패시터에 접속되는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 조정 신호(REG)는 각각의 상기 기준 회로(RSAj)의 상기 물리적 출력 양들의 합과 상기 목표 평균값 사이의 차이를 시간 및/또는 공간에서 평균한 것임을 특징으로 하는 반도체 메모리 장치.
  5. 제1항 내지 제4항에 중 어느 한 항에 있어서,
    상기 조정 신호(REG)는 각각의 상기 감지 증폭기 회로(SAi)에 의해서 그리고 각각의 기준 회로(RSAj)에 의해서 기준 전압으로서 사용되는 전압인 것을 특징으로 하는 반도체 메모리 장치.
  6. 제1항 내지 제5항 중 어느 한 항에 있어서,
    상기 제어부(CU)는 반전(inverting) 입력 및 비반전(non-inverting) 입력을 갖는 연산 증폭기(OA)를 포함하고, 상기 목표 평균값은 상기 비반전 입력에 인가되고, 상기 반전 입력은 적어도 하나의 스위치 및/또는 저항 및/또는 캐패시터를 통해서 각각의 상기 기준 회로 출력(OUTj)에 접속되는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제6항에 있어서,
    각각의 상기 기준 회로 출력(OUTj)은, 상기 적어도 하나의 감지 증폭기 회로(SAi) 및 상기 적어도 하나의 기준 회로(RSAj)의 감지 동작 이전 및 그 동안에 상기 제어부(CU)를 상기 출력(OUTj)로부터 연결해제(decoupling) 하게 하는 적어도 하나의 스위치(SWj)를 통해서 상기 제어부에 접속되는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제6항 및 제7항 중 어느 한 항에 있어서,
    상기 제어부(CU)는 적분기를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  9. 제8항에 있어서,
    상기 적분기는 각각의 기준 회로 출력(OUTj)과 가산 노드(SUM)에 접속된 저항들(Rj) 및 공통 적분 캐패시터(Cint)를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  10. 제8항에 있어서,
    상기 적분기는 각각의 기준 회로 출력(OUTj)과 결부된 스위치드(switched) 캐패시터 구성(Cj)을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  11. 제1항 내지 제5항 중 어느 한 항에 있어서, 상기 제어부는,
    디지털 업/다운 카운터(CNT)로서, 각각의 기준 회로 출력(OUTj)이 상기 디지털 업/다운 카운터(CNT)의 입력에 접속된, 상기 디지털 업/다운 카운터(CNT),
    상기 디지털 업/다운 카운터(CNT)의 디지털 출력 신호를 각각의 감지 증폭기 회로(SAi) 및 각각의 기준 회로(RSAj)에 입력되는 조정 신호(REG)로 변환하기 위한 디지털-아날로그(digital-to-analog) 컨버터(DAC)를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  12. 제1항 내지 제11항 중 어느 한 항에 따른 반도체 메모리 장치를 포함하는 반도체 메모리.
  13. 제1항 내지 제11항 중 어느 한 항에 따른 반도체 메모리의 동작 방법으로서,
    각각의 감지 증폭기 회로(SAi) 및 각각의 기준 회로들(RSAj)을 유사하게 동작시키는 단계;
    조정 네트워크에서 상기 기준 회로들(RSAj)의 각각의 출력(OUTj)의 물리적 출력량들로부터 조정 신호(REG)를 생성하고, 상기 감지 증폭기 회로(SAi) 및 상기 기준 회로(RSAj)에 상기 조정 신호(REG)를 인가하는 단계를 포함하는 반도체 메모리 장치의 동작 방법.
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