KR20010067342A - 저전압 광대역 연산 증폭기 - Google Patents

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Abstract

증폭기로부터 긴 테일 전류원을 소거하여, 헤드룸(headroom) 요구를 수십 볼트 경감하는 저전압 광대역 차동 연산 증폭기에 관한 것이다. 종래의 회로들에서 긴 테일 전류원을 제거함으로써 발생하는 문제점들을 해결하기 위해서 입력 공통 모드 피드백 회로(11)가 사용된다. 이 회로는 공통 모드 피드백 회로(CMFB)를 모니터하여, 전류값이 공칭 증폭기 바이어스 전류 근방의 특정 범위를 초과할 때, 공통 모드 입력 전압(Vin)에 적절한 보정이 이루어진다. 이러한 새로운 증폭기는 다른 많은 저전압 및/또는 휴대용 어플리케이션에서 뿐만 아니라 파이프라인된 아날로그-디지털 변환기 어플리케이션에서 사용될 때 유용할 것이다.

Description

저전압 광대역 연산 증폭기{LOW-VOLTAGE, BROADBAND OPERATIONAL AMPLIFIER}
본 발명은 연산 증폭기(op-amps)와 관련된 전자 회로에 관한 것으로, 특히 여러가지 파이프라인식 아날로그-디지탈 변환기 및/또는 다른 휴대용 어플리케이션에 사용하기 적합한 저전압 버전의 이들 회로에 관한 것이다.
도 1은 잘 알려진 텔러스코픽 캐스코드 연산 증폭기에 대한 개략도를 도시한 것이다. 500 MHz의 대역폭과 60 dB의 dc 이득은 이런 형태의 회로를 가지고 달성할수 있다. 이런 차동 연산 증폭기는 긴 테일 전류원 트랜지스터(5)와 함께, 각각 Vip와 Vin입력에서 캐스코디드 n 채널 입력 트랜지스터(1, 3 및 2, 4)로 구성된다. p 채널 트랜지스터(6-9)는 능동 부하로서 작용한다. 공통 모드 조절 회로(10)는 공통 모드 피드백(CMFB) 신호를 트랜지스터(8 및 9)의 게이트에 제공함으로써 테일 전류와 바이어스 전류 사이의 부정합을 보상하기 위해 사용된다. 회로의 차동 출력 Vop와 Von은 각각 n 채널 트랜지스터(3 및 4)의 드레인으로부터 얻어진다. 이증폭기는 최소 수의 비-도미넌트 폴(non-dominant poles)을 가지는 것으로 알려져 있기 때문에, 회로는 우수한 대역폭 특성들을 가진다. 이것은 주로 다음 설명에 기인한 것이다.
1) 회로 내의 p 채널 트랜지스터(6-9)는 소정의 신호 전류를 전송하지 않는다. 그러므로, p 채널 트랜지스터(6과 7)의 게이트-소스와 소스-기판 커패시턴스뿐만 아니라 p 채널 트랜지스터(8과 9)에 관련된 모든 커패시턴스는 어느 폴도 제공하지 않는다.
2) 주요한 비-도미넌트 폴이, W/L 레이아웃을 주어진 트랜스컨덕턴스(transconductance)에 맞게 함으로써 소형 크기로 유지될수 있는, n 채널 트랜지스터에 의해서 제공되기 때문에, 이렇게 생긴 폴은 일반적으로 더 높은 주파수에서 있을 수 있다.
3) 3개의 트랜지스터가 폴드된 노드에서 만나야 하는 폴드된 캐스코드 증폭기와 관련된 큰 커패시턴스는 이러한 텔레스코픽 캐스코드 증폭기 내에 존재하지 않는다.
이러한 종래의 캐스코드 연산 증폭기 회로가 가지는 주된 문제점은 저전압 헤드룸의 문제이다. 매우 많은 트랜지스터들이 스택되기 때문에, 2.5 볼트 이하의 전압에서 작동할때 이러한 회로를 실현시키기는 어렵다.
아래와 같은 다수의 특허들이 상술된 기술들 및 본 특허출원과 관련하여 고려될 수 있으나, 그에 한정되는 것은 아니다.
미국 특허 제5,798,673호 Low voltage operational amplifier bias currentand method.
미국 특허 제5,734,296호 Low voltage operational amplifier input stage and method.
증폭기로부터의 긴 테일(long-tail) 전류원이 없게 하여, 저전압 헤드룸(headroom) 요구조건을 경감시키는 새로운 차동, 저전압, 광대역 연산 증폭기가 개시되어 있다. 이러한 장점은 증폭기가 2.5 볼트 이하의 전원으로 동작할 수 있게 한다.
본 발명의 회로는 공통 모드 피드백 신호 내의 전류를 모니터함으로써 증폭기의 입력 트랜지스터 내의 드레인 전류의 현저한 변화를 보상한다. 이러한 전류의 값이 공칭 증폭기 바이어스 전류 근방의 특정 범위를 초과하는 경우, 공통 모드 입력 전압에 적합한 보정이 행해진다. 이와 같은 최소의 칩 면적으로 실현되고 전력 소모를 무시할 수 있는 회로를 사용하여, 연산 증폭기는 2.5 볼트 이하의 전압에서 동작하는 긴 테일 전류원 없이 제조된다.
공통 모드 입력 전압에 대한 제어 루프를 위한 2가지 실현 방법이 논의되었으나, 다른 실현 방법도 가능하다. 종래의 증폭기 및 본 발명의 연산 증폭기 양자(양자 모두 2.5 볼트 이하의 전원으로 동작함)에 대한 모의 실험 결과가 비교된다.
도 1은 종래의 텔러스코픽 캐스코드 연산 증폭기(telescopic cascode operational amplifier)의 회로도.
도 2는 본 발명의 변형된 텔러스코픽 캐스코드 연산 증폭기의 제1 실시예의 개략적인 도면.
도 3a 및 3b는 각각, 도 2의 연산 증폭기를 사용하는 통상적인 스위칭 캐패시터 증폭기에 대한 개략도 및 클럭 사이클.
도 4a 및 4b는 (a) 스위칭 캐패시터 및 (b) 다른 일반적인 어플리케이션 둘다에 본 발명의 연산 증폭기와 함께 사용된 공통 모드 입력 전압 보정 기술에 대한 블럭도.
도 5a, 5b 및 5c는 도 4의 공통 모드 전압 보정 기술의 제1 예의 개략적인 도면.
도 6은 도 4의 공통 모드 입력 전압 보정 기술의 제2 예의 개략적인 도면.
도 7은 2.5V 전원에 의해 구동되는, 본 발명의 연산 증폭기 및 종래의 캐스코드 연산 증폭기의 시뮬레이션 결과를 비교하는 도면.
<도면의 주요 부분에 대한 부호의 간단한 설명>
1, 2, 3, 4, : n 채널 트랜지스터
6, 7, 8, 9 : p 채널 트랜지스터
10 : 공통 모드 조절 회로
27 : 보정 전압 발생기
41 : 업/다운 카운터
42 : 디지털-아날로그 변환기
도 2는 공통 모드 조절 회로(10)를 갖는 변형된 연산 증폭기 회로(11)의 제1실시예에 대한 개략도로서, 종래 기술 부분에서 논의한 저전압 헤드룸 문제를 해결코자 한 것이다. 여기에서는, 긴 테일 전류원(5)(도 1 참조)을 완전히 제거하여, 증폭기의 공통 성분 제거 특성이 없어졌다. 도 1에서와 같이, 이 차동 연산 증폭기는 직렬 접속된 n 채널 입력 트랜지스터(1,3 및 2,4)를 각각 Vip및 Vin입력부에 가지고 있지만, 긴 테일 전원 트랜지스터(5)(도 1)는 없다. p 채널 트랜지스터(6-9)는 능동 부하로서 작동한다. 공통 모드 조절 회로(10)를 사용하여 연산 증폭기(11)의 공통 성분 입력 전압의 변동을 보상하게 된다. 이전과 마찬가지로, 회로에 대한 차동 출력 Vop 및 Von은 n 채널 트랜지스터(3, 4)의 드레인으로부터 각각 취출된다. 공통 성분 입력 전압(도 3a에서의 VCMI)이 한 트랜지스터 VGS강하와 동일하거나 거의 동일하게 유지되는 한, 이 회로는 연산 증폭기로서 계속 사용할 수 있다. 이 회로를 사용할 수 있는 적용 분야는 많으며, 예를 들면 파이프라인 방식의 아날로그-디지털 변환기에서 종종 사용되는 완전 차동 스위치드-커패시터 회로(a fully differential switched-capacitor circuit)가 있으며, 여기서는 모든 입출력이 고도로 조절된 내부 바이어스 전압에 참조되기 때문에, 공통 성분 제거비(common-mode-rejection-ratio, CMRR)가 높을 필요가 거의 없다.
이 회로는 도 1의 종래의 긴 테일 연산 증폭기 회로보다 작은 0.3 V 내지 0.5 V의 헤드룸(headroom)을 필요로 한다. 그러나, 일반적인 의미에서는, 만일 입력 공통 모드 전압이 원하는 값과 다르면 입력 트랜지스터(1, 2)의 드레인 전류는 공칭값으로부터 크게 벗어난 값을 나타낼 수 있다. 이 문제에 대한 한가지 간단한해결책은 트랜지스터(8, 9)에서의 전류가 입력 트랜지스터(1, 2)에서의 전류 변동을 수용하여 필요한 보정을 할 수 있도록 출력 공통 모드 조절 회로(10)의 범위를 증가시키는 것이다. 그러나, 이렇게 하면 증폭기 대역폭이 크게 변동될 수 있고, 따라서 공통 모드 입력 전압 보정 문제에 대해 더욱 복잡하고 고성능의 해결책을 강구해야 한다.
도 3a는 본 발명의 제1 실시예의 연산 증폭기를 이용하는 스위칭 방식 캐패시터 증폭기의 개략도이다. 이 회로는 공통 모드 입력 전압(VCMI)이 변하는 이유를 설명하기 위해 선택된 회로이다. 이 회로는 본 발명의 연산 증폭기(11), 공통 모드 조절 회로(10), 4개의 스위칭 방식 캐패시터(12-15), 페이즈1 스위치들(16-21), 및 페이즈2 스위치들(22-25)로 구성되며, 차동 입력(Vip, Vin) 및 차동 출력(Vop, Von)을 갖고 있다.
도 3b에는, 회로에 대한 페이즈(phase)1(p1) 샘플링 페이즈와 페이즈2(p2) 증폭 페이즈로 구성된 클럭 사이클이 도시되어 있다. 회로의 동작은 이하와 같다. 페이즈1 동안, p1스위치(16-21)가 닫힐 때, 모든 캐패시터(12-15)의 상부 플레이트(C1-C4)는 입력 공통 모드 전압 VCMI에 연결되어 있으며, 반면에 캐패시터(12, 13)의 하부 플레이트(C1, C2)는 Vip및 Vin에 각각 연결되어 있으며, 캐패시터(14, 15)의 하부 플레이트(C3, C4)는 출력 공통 모드 전압 VCMO에 연결되어 있다. 이상적으로는, 이전 단의 공통 모드 피드백 회로의 결과로서, Vip및 Vin이 VCMO와 동일하게 되는 것이다. 그 후 페이즈2 동안, 캐패시터(14, 15)의 하부 플레이트(C3, C4)는 Vop및 Von에 각각 연결되며, 캐패시터(12, 13)의 하부 플레이트(C1, C2)는 VCMO에 연결되어 있다. 이상적인 상태에서는, 증폭기 입력단의 공통 모드 전압이 페이즈1에서 페이즈2로 변경되지 않을 것이다. 그러나, 실제로는 Vip, Vin및 Vop, Von의 공통 모드 전압은 VCMO와 다른데, 그 이유는 이전 단의 공통 모드 피드백 회로에서 이상적이지 않기 때문이다. 이로 인해, 페이즈2 동안 증폭기의 공통 모드 입력 전압이 변하게 된다.
발생가능한 또 다른 오류의 근원은 페이즈1 동안 증폭기 입력 노드를 VCMI에 연결시키는데 사용되는 스위치를 통해 오는 신호이다. 이로 인해 페이즈2 동안 입력 공통 모드 전압 VCMI가 변할 수 있다. 이들 모든 오류원의 결합으로 인해 공통 모드 입력 전압이 수십 밀리볼트 대로 변하게 될 수 있으며, 이에 따라 입력 트랜지스터(1, 2)의 드레인 전류가 25% 이상 변하게 될 수 있다.
도 4는 본 실시예에 대한 공통 모드 입력 전압의 변화를 보정하기 위한 방법을 도시한 도면이다. 도 4a는 전술한 바와 같은 스위치형 캐패시터 증폭기(26) 장치에 대한 입력 공통 모드 보정에 대해 나타낸 도면이며, 도 4b는 일반적인 경우의 증폭기 장치에 대한 보정을 나타낸 도면이다. 도 4a 및 도 4b 둘 모두의 경우에서, 공통 모드 피드백(CMFB) 신호에 의해 증폭기(11)에 공급되는 전류의 양은 공통 모드 조wjf 회로(10)의 내부에서 모니터링된다. 이 전류가 소정의 범위를 초과할때마다, 공칭 증폭기 바이어스 전류의 ±10%를 말해주며, 공통 모드 조절 회로(10)에 의해 상위 범위 혹은 하위 범위 신호가 발생된다. 그 후, 이는 보정 전압 발생기(27) 및 가산 회로(28)에 의해 VCMI전압에 적절한 보정을 행하는 데에 사용된다. 이 제2 보정 피드백 루프는 임의의 신호 "채터(chatter)"를 방지하기 위해 메인 CMFB 루프보다 느려야 한다.
도 5에는 본 발명에 따른 공통 모드 입력 전압 변화를 보정하는 첫 번째 기법이 나타나 있다. 도 5a는 VCMFB신호를 생성하는 공통 모드 피드백 회로를 나타낸 도면이다. 이 회로는 입력 신호 VOP및 VON에 대한 두 개의 n 채널 트랜지스터(29-30)의 한 측면 상에 각각 전류원(31) 및 다이오드 접속된 p 채널 트랜지스터(32)를 포함한다. 이 회로의 다른 측면 상에는 VCMO입력 신호에 대한 n 채널 트랜지스터(33), 다이오드 접속된 n 채널 트랜지스터(34), 및 동일한 전류원(31)을 포함한다. 다른 p 채널 트랜지스터(35)는 회로의 양 측면 상에 같이 결합된다. 이 회로의 입력단에는 VOP, VON및 VCMO가 연결되며 출력단에는 VCMFB가 연결된다.
도 5b의 회로는 두 개의 전류 미러로 구성되며, 각각의 전류 미러는 p 채널 트랜지스터(36) 및/또는 전류원(37) 및/또는 전류원(39)으로 구성된다. 이 회로는 VCMFB신호를 모니터링하여 메인 증폭기에 공급되는 공통 모드 전류의 두 개의 복제를 생성한다. 그 후, 이들 전류는 하위 전류 한계 IUR과 상위 전류 한계 IOR과 비교되어 각각 일정한 전류원(37, 39)으로 흐른다. 회로의 IOR레그의 전류가 일정한전류 IOR을 초과할 경우, VOR출력 신호는 하이(업(UP))로 될 것이다. 마찬가지로, 회로의 IUR레그의 전류가 일정한 전류 IUR미만일 경우, VUR출력 신호는 로우(다운(DOWN))로 될 것이다.
이들 VOR및 VUR신호들은 그 후 도 5c의 보정 회로로 공급된다. 이 회로에서, VUR신호는 인버터(40)에 의해서 보상되어 업/다운 카운터(41)의 UP 입력으로 공급되는 한편, VOR신호는 동일한 업/다운 카운터(41)의 DOWN 입력으로 공급된다. 카운터(41)는 전류원(43)에 흐르는 전류로 가산되거나 또는 이 전류로부터 감산되고 공칭 증폭기 바이어스 전류를 나타내는 적은 양의 보정 전류를 발생하는 저 분해능(3 내지 4 비트) 디지털-아날로그(이하, 'D/A'라 함) 변환기(42)를 구동한다. 이 총 전류는, 도 2에 도시된 바와 같이, 주 증폭기(11)의 입력 트랜지스터들(1, 2)과 정합되는 다이오드 접속된 n 채널 MBIAS트랜지스터(44)로 공급된다. 연산에 있어서, 연산 증폭기의 출력 신호들 VOP및 VON는 공통 모드 출력 전압 VCMO과 비교되어, 적절한 공통 모드 피드백 신호 VCMFB가 발생된다. VCMFB신호에서의 임의의 변화는 전류 미러들의 출력에서 각각 VOR및 VUR신호들의 증가 또는 감소로서 반영된다. 이들 VOR및 VUR신호들은 그 후 UP 또는 DOWN으로 펄스된 카운트 클럭을 카운터가 카운트하게 하기 위해서 사용된다. 마지막으로, 카운터의 출력은 아날로그 전류로 변환되고, 증폭기의 공칭 전류에 가산되거나 또는 공칭 전류로부터 감산되어 VCMI전압을 조절하도록 사용되어, 연산 증폭기의 입력 및 출력 신호들 사이에 공통 모드를 유지한다. 실제로, 이러한 보정 구현과 관련된 회로는 소량의 여분 칩 영역과 무시할 만한 양의 전력으로 구현될 수 있다. 업/다운 카운터와 D/A 변환기의 조합은 또한 충전 펌프와 커패시터를 사용해서 구현될 수도 있다.
본 발명의 공통 모드 입력 전압 수정을 위한 제어 루프를 구현하는 제2 기술이 도 6에 도시된다. 여기서는, 주 증폭기(11)의 입력 트랜지스터들(1 및 2)에 흐르는 전류를 복제하기 위해 2개의 n 채널 트랜지스터 쌍들(45-46 및 47-48)의 조합이 사용된다. 이들은, 각각, IUR전류원(49)에 흐르고 공칭 전류보다 조금 적은 기준 전류 IUR, 및 IOR전류원(50)에 흐르고 공칭 전류보다 조금 큰 기준 전류 IOR과 비교된다. 복제된 전류가 IUR및 IOR전류들에 대해 수립된 윈도우의 외측에 있으면, 도 5c의 동일한 업/다운 카운터 회로를 사용하여 VCMI에 보정이 이루어진다.
도 7은 2.5 볼트 전원으로부터 각각 동작하는 종래의 연산 증폭기와 본 발명의 새로운 연산 증폭기 양쪽에 대한 모의실험 결과를 비교한 것이다. 도시된 바와 같이, 주어진 입력 신호에 대하여, 출력 진폭에서 수십 볼트의 개선이 실현되어, 저전압 어플리케이션들에 바람직한 회로를 형성한다.
입력 공통 모드 피드백 회로는 공통 모드 피드백 회로(CMFB)를 모니터하여, 전류값이 공칭 증폭기 바이어스 전류 근방의 특정 범위를 초과할 때, 공통 모드 입력 전압(Vin)에 적절한 보정이 이루어진다. 이러한 새로운 증폭기는 다른 많은 저전압 및/또는 휴대용 어플리케이션에서 뿐만 아니라 파이프라인된 아날로그-디지털 변환기 어플리케이션에서 사용될 때 유용하다.
본 발명이 바람직한 실시예의 내용으로 설명되었지만, 본 발명은 다양한 방법으로 변형될 수 있고, 위에서 특정하게 설정 및 설명된 것과는 다른 많은 실시예들을 가정할 수 있다는 것이 당업자들에게는 자명할 것이다. 따라서, 본 발명의 진정한 사상 및 범위에 있는 본 발명의 모든 변형예들을 커버하는 것은 첨부된 청구범위에 의해서이다.

Claims (16)

  1. 저전압, 광대역의 차동 연산 증폭기에 있어서,
    제1 및 제2 입력 신호에 결합된 차동의 캐스코디드(cascoded) 입력 트랜지스터 쌍,
    각각의 상기 입력 트랜지스터용의 능동 트랜지스터 부하들(active transistor loads), 및
    공통 모드 조절 회로
    를 포함하고,
    상기 입력 트랜지스터의 소스는 공급 전압에 바로 결합됨으로써 긴 테일(tail) 전류원을 제거하고,
    상기 증폭기의 공급 전압은 2.5볼트 미만인
    것을 특징으로 하는 연산 증폭기.
  2. 제1항에 있어서, 제1 n 채널 트랜지스터의 게이트에 결합된 제1 차동 입력,
    제2 n 채널 트랜지스터의 게이트에 결합된 제2 차동 입력,
    함께 접속되고 제1 공급 전압에 결합된 상기 제1 및 제2 n 채널 트랜지스터의 소스,
    제3 n 채널 트랜지스터의 소스에 결합된 상기 제1 n 채널 트랜지스터의 드레인,
    제4 n 채널 트랜지스터의 소스에 결합된 상기 제2 n 채널 트랜지스터의 드레인,
    함께 접속되고, 제1 공통 모드 제어 입력에 결합된 상기 제3 및 제4 n 채널 트랜지스터의 게이트,
    제1 p 채널 트랜지스터의 드레인에 결합되고, 상기 공통 모드 조절 회로의 제1 입력에 결합되며, 제1 차동 신호 입력에 결합된 상기 제3 n채널 트랜지스터의 드레인,
    제2 p 채널 트랜지스터의 드레인에 결합되고, 상기 공통 모드 조절 회로의 제2 입력에 결합되며, 제2 차동 신호 출력에 결합된 상기 제4 n 채널 트랜지스터의 드레인,
    함께 접속되고, 제2 공통 모드 제어 입력에 결합된 상기 제1 및 제2 p채널 트랜지스터의 게이트,
    제3 p 채널 트랜지스터의 드레인에 결합된 상기 제1 p 채널 트랜지스터의 소스,
    제4 p 채널 트랜지스터의 드레인에 결합된 상기 제2 p 채널 트랜지스터의 소스,
    함께 접속되고, 상기 공통 모드 조절 회로의 제1 출력에 결합된 상기 제3 및 제4 p 채널 트랜지스터의 게이트,
    함께 접속되고, 제2 공급 전압에 결합된 상기 제3 및 제4 p 채널 트랜지스터의 소스, 및
    과도 범위 전압 출력 신호를 제공하는 상기 공통 모드 회로의 제2 입력
    을 더 포함하는 것을 특징으로 하는 연산 증폭기.
  3. 제2항에 있어서, 보정 전압 발생기 회로, 및
    가산 증폭기 회로를 더 포함함으로써,
    공통 모드 피드백 신호가 모니터되고,
    상기 공통 모드 피드백 신호는 상기 증폭기의 공칭 바이어스 전류 근방의 특정 범위와 비교되고,
    범위내 에러 신호는 피드백 전류가 상기 특정 범위의 이상 또는 이하일 때 발생되며,
    상기 특정 범위가 초과될 때 상기 증폭기의 공통 모드 입력 전압에 적절한 보정이 행해지는
    것을 특징으로 하는 연산 증폭기.
  4. 제3항에 있어서, 상기 보정 전압 발생기로의 입력은 상기 공통 모드 조절 회로의 입력에 결합되고,
    상기 보정 전압 발생기의 출력은 상기 가산 증폭기의 제1 입력에 결합되며,
    상기 가산 증폭기로의 제2 입력은 공통 모드 전압에 결합되고,
    상기 가산 증폭기의 출력은 상기 연산 증폭기에 보정된 공통 모드 입력 전압을 제공하는
    것을 특징으로 하는 연산 증폭기.
  5. 연산 증폭기의 공통 모드 입력 보정 전압을 발생시키는 제1 방법에 있어서,
    공통 모드 피드백 신호를 발생시키는 단계,
    복제 공통 모드 회로를 상한 및 하한 전류 제한치와 비교함으로써 업(UP) 및 다운(DOWN) 카운터 제어 신호를 발생시키는 단계, 및
    공칭 증폭기 바이어스 전류에 가산된 작은 보정 전류를 산출하기 위해 업/다운 카운터, 디지털-아날로그 변환기 및 가산 회로를 사용하여 보정된 입력 공통 모드 전압을 제공하는 단계
    를 포함하는 것을 특징으로 하는 방법.
  6. 연산 증폭기의 공통 모드 입력 보정 전압을 발생시키기 위한 제1 장치에 있어서,
    공통 모드 피드백 신호를 발생시키는 수단,
    증폭기 공통 모드 전류의 복제를 설정하는 수단,
    복제 공통 모드 전류를 상한 및 하한 제한치와 비교함으로써 업 및 다운 카운터 제어 신호를 발생시키는 수단, 및
    공칭 증폭기 바이어스 전류에 가산된 작은 보정 전류를 산출하기 위해 업/다운 카운터, 디지털-아날로그 변환기 및 가산 회로를 사용하여 보정된 입력 공통 모드 전압을 제공하는 수단
    을 포함하는 것을 특징으로 하는 장치.
  7. 제6항에 있어서, 제1 n 채널 트랜지스터의 게이트에 결합된 상기 연산 증폭기의 양의 차동 출력,
    제2 n 채널 트랜지스터의 게이트에 결합된 상기 연산 증폭기의 음의 차동 출력,
    제3 n 채널 트랜지스터의 게이트에 결합된 출력 공통 모드 전압,
    함께 접속되고 전류원의 입력에 결합된 상기 제1, 제2 및 제3의 n 채널 트랜지스터의 소스,
    회로 접지에 결합된 상기 전류원의 출력,
    함께 접속되고 제1 p 채널 트랜지스터의 게이트와 드레인 및 제2 p 채널 트랜지스터의 게이트에 결합된 상기 제1 및 제2 n 채널 트랜지스터의 드레인,
    상기 제2 p 채널 트랜지스터의 소스에 결합되고, 제4 n 채널 트랜지스터의 드레인에 결합되며, 및 전원 전압에 결합된 상기 제1 p 채널 트랜지스터의 소스,
    상기 제4 n 채널 트랜지스터의 소스와 게이트에 결합되고, 상기 제3 n 채널 트랜지스터의 드레인에 결합되며, 공통 모드 피드백 신호 출력에 결합된 상기 제2 p 채널트랜지스터의 드레인
    을 더 포함하는 것을 특징으로 하는 장치.
  8. 제6항에 있어서, 증폭기 공통 모드 전류의 복제를 설정하는 수단 및 복제 공통 모드 전류들을 상위 및 하위 제한치와 비교하여 카운터 제어 신호들을 발생시키는 수단은,
    제1 및 제2 p 채널 트랜지스터의 게이트에 결합된 공통 모드 피드백 신호,
    함께 접속되고 전원에 결합된 상기 제1 및 제2 p 채널 트랜지스터의 소스,
    제1 전류원의 입력에 결합되고, 하위 범위의 신호 출력에 결합된 상기 제1 p 채널 트랜지스터의 드레인,
    제2 전류원의 입력에 결합되고, 상위 범위의 신호 출력에 결합된 상기 제2 p 채널 트랜지스터의 드레인,
    함께 접속되고 회로 접지에 결합된 상기 제1 및 제2 전류원의 출력
    을 더 포함하는 것을 특징으로 하는 장치.
  9. 제6항에 있어서, 공칭 증폭기 바이어스 전류에 가산된 작은 보정 전류를 산출하기 위해 업/다운 카운터, 디지털-아날로그 변환기 및 가산 회로를 사용하여 보정된 공통 모드 입력 전압을 제공하는 수단은,
    인버터의 입력에 결합된 하위 범위의 입력 전압,
    업/다운 카운터의 제1 입력에 결합된 상기 인버터의 출력,
    상기 업/다운 카운터의 제2 입력에 결합된 상위 범위의 입력 전압,
    상기 업/다운 카운터의 제3 입력에 결합된 클럭 신호,
    디지털-아날로그 변환기 입력에 결합된 상기 업/다운 카운터의 출력,
    n 채널 트랜지스터의 게이트와 드레인에 결합되고, 전류원의 출력에 결합되며, 입력 공통 모드 전압 출력에 결합된 상기 D/A 컨버터의 출력,
    전원 전압에 결합된 상기 전류원의 입력,
    회로 접지에 결합된 상기 n 채널 트랜지스터의 소스,
    를 더 포함하는 것을 특징으로 하는 장치.
  10. 제9항에 있어서, 상기 업/다운 카운터 및 디지털-아날로그 변환기를 전하 펌프 및 커패시터로 각각 교체하여 상기 보정된 공통 모드 입력 전압을 제공하는 것을 특징으로 하는 장치.
  11. 연산 증폭기의 공통 모드 입력 보정 전압을 생성하는 제2 방법에 있어서,
    주 연산 증폭기의 입력 트랜지스터 내에 흐르는 전류를 복제하고, 복제 전류를 상부 및 하부 전류 제한치와 비교하여 업 및 다운 카운터 제어 신호들을 생성하는 단계; 및
    공칭 증폭기 바이어스 전류에 가산되는 작은 보정 전류를 산출하기 위해 업/다운 카운터, 디지털-아날로그 변환기 및 가산 회로를 사용하여 보정된 입력 공통 모드 전압을 제공하는 단계
    를 포함하는 것을 특징으로 하는 방법.
  12. 연산 증폭기의 공통 모드 입력 보정 전압을 생성하는 제2 장치에 있어서,
    주 연산 증폭기의 입력 트랜지스터 내에 흐르는 전류를 복제하고, 복제 전류를 상부 및 하부 전류 제한치와 비교하여 업 및 다운 카운터 제어 신호들을 생성하는 수단, 및
    공칭 증폭기 바이어스 전류에 가산되는 작은 보정 전류를 산출하기 위해 업/다운 카운터, 디지털-아날로그 변환기 및 가산 회로를 사용하여 보정된 입력 공통 모드 전압을 제공하는 수단
    을 포함하는 것을 특징으로 하는 장치.
  13. 제11항에 있어서, 주 연산 증폭기의 입력 트랜지스터 내에 흐르는 전류를 복제하고, 복제 전류를 상부 및 하부 전류 제한치와 비교하여 업 및 다운 카운터 제어 신호들을 생성하는 수단은,
    본 특허의 상기 연산 증폭기의 음의 입력 및 제1 및 제2 n채널 트랜지스터의 게이트에 결합되는 양의 차동 입력 신호,
    상기 연산 증폭기의 양의 입력 및 제3 및 제4 n채널 트랜지스터의 게이트에 결합되는 음의 차동 입력 신호,
    함께 접속되고, 회로 접지에 결합된 상기 제1 및 제3 n채널 트랜지스터들의 소스들,
    함께 접속되고, 회로 접지에 결합된 상기 제2 및 제4 n 채널 트랜지스터의 소스,
    함께 접속되고, 제1 전류 소스의 출력 및 하위 범위의 전압 출력에 결합된 상기 제1 및 제3 n 채널 트랜지스터의 드레인,
    함께 접속되고, 제2 전류 소스의 출력 및 상위 범위의 전압 출력에 결합된 상기 제2 및 제4 n 채널 트랜지스터의 드레인,
    함께 접속되고, 상기 전원 소스에 결합된 상기 제1 및 제2 전류 소스로의 입력,
    상기 회로의 양의 신호 출력에 결합된 상기 연산 증폭기의 양의 차동 출력, 및
    상기 회로의 음의 신호 출력에 결합된 상기 연산 증폭기의 음의 차동 출력
    을 포함하는 것을 특징으로 하는 장치.
  14. 제12항에 있어서, 공칭 증폭기 바이어스 전류에 가산되는 작은 보정 전류를 산출하기 위해 업/다운 카운터, 디지털-아날로그 변환기, 및 가산 회로를 사용하여 보정된 입력 공통 모드 입력 전압을 제공하는 수단은,
    인버터의 입력에 결합된 하위 범위의 입력 전압,
    업/다운 카운터의 제1 입력에 결합된 상기 인버터의 출력,
    상기 업/다운 카운터의 제2 입력에 결합된 상위 범위의 입력 전압,
    상기 업/다운 카운터의 제3 입력에 결합된 클럭 신호,
    D/A 변환기의 입력에 결합된 상기 업/다운 카운터의 출력,
    n 채널 트랜지스터의 게이트 및 드레인, 전류 소스의 출력, 공통 모드 전압 출력의 입력에 결합된 상기 D/A 변환기의 출력,
    상기 전원 전압에 결합된 상기 전류 소스의 입력, 및
    회로 접지에 결합된 상기 n채널 트랜지스터의 소스
    를 포함하는 것을 특징으로 하는 장치.
  15. 스위치형 캐패시터 연산 증폭기에 있어서,
    제1 및 제2 입력 신호와 결합되는 차동 캐스코디드 입력 트랜지스터쌍,
    상기 입력 트랜지스터 각각을 위한 능동 트랜지스터 부하들,
    공통 모드 조절 회로, 및
    공급 전압과 직접 결합되는 상기 입력 트랜지스터들의 소스에 의해 긴 테일 전류원(long tail current source)을 제거하는 공통 모드 입력 전압 보정 발생기
    를 포함하는 것을 특징으로 하는 스위치형 캐패시터 연산 증폭기.
  16. 제15항에 있어서, 상기 제1 차동 입력 신호와 결합되는 제1 페이즈(phase)1 스위치의 입력,
    상기 제2 차동 입력 신호와 결합되는 제2 페이즈1 스위치의 입력,
    제1 페이즈2 스위치의 입력 및 제1 캐패시터의 하부 플레이트(bottom plate)와 결합되는 상기 제1 페이즈1 스위치의 출력,
    제2 페이즈2 스위치의 입력 및 제2 캐패시터의 하부 플레이트와 결합되는 상기 제2 페이즈1 스위치의 출력,
    공통 모드 출력 전압과 결합되어 상호 접속되는 상기 제1 및 제2 페이즈1 스위치의 출력,
    제3 캐패시터의 상부 플레이트, 제3 페이즈1 스위치의 입력 및 상기 연산 증폭기의 음의 입력과 결합되는 상기 제1 캐패시터의 상부 플레이트,
    제4 캐패시터, 제4 페이즈1 스위치의 입력 및 상기 연산 증폭기의 양의 입력과 결합되는 상기 제2 캐패시터의 상부 플레이트,
    상기 입력 공통 모드 전압과 결합되어 상호 접속되는 상기 제3 및 제4 페이즈1 스위치의 출력,
    제3 페이즈2 스위치의 입력과 제5 페이즈1 스위치의 입력과 결합되는 상기 제3 캐패시터의 하부 플레이트,
    제4 페이즈2 스위치의 입력과 제6 페이즈1 스위치의 입력과 결합되는 상기 제4 캐패시터의 하부 플레이트,
    상기 출력 공통 모드 전압과 결합되는 상기 제5 및 제6 페이즈1 스위치의 출력,
    상기 제3 페이즈2 스위치의 출력과 상기 공통 모드 조절 회로의 제1 입력과 결합되는 상기 연산 증폭기의 양의 차동 출력,
    상기 제4 페이즈2 스위치의 출력과 상기 공통 모드 조절 회로의 상기 제2 입력과 결합되는 상기 연산 증폭기의 음의 차동 출력,
    상기 연산 증폭기의 상기 제3 입력과 결합되는 상기 공통 모드 조절 회로의 제1 출력, 및
    상기 공통 모드 보정에 사용되는 상위 범위 전압을 제공하는 상기 공통 모드 조절 회로의 제2 출력
    을 더 포함하는 것을 특징으로 하는 스위치형 캐패시터 연산 증폭기.
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