CN112259145B - 一种静态随机存取存储器读电路、存储器及电子设备 - Google Patents

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Abstract

本申请涉及一种静态随机存取存储器读电路、存储器及电子设备，属于电子技术领域。该读电路包括：灵敏放大电路和负压产生电路；负压产生电路包括第一控制端子、补偿电路和N型开关管；第一控制端子通过补偿电路与灵敏放大电路中的尾管的源极端连接，N型开关管的栅极端与第一控制端子连接，N型开关管的漏极端与尾管的源极端连接，N型开关管的源极端接地；当第一控制端子的电压为高电平时，补偿电路的第一端电压为大于零的电压，尾管的源极端电压为零；当第一控制端子的电压从高电平跳变为低电平时，补偿电路的第一端电压为零。通过将尾管的源极端电压从零下拉到负值，从而增大尾管源极端和漏极端的电压差，以此来提高灵敏放大电路的放大效率。

Description

一种静态随机存取存储器读电路、存储器及电子设备
技术领域
本申请属于电子技术领域，具体涉及一种静态随机存取存储器读电路、存储器及电子设备。
背景技术
高速缓存(cache)作为中央处理器(CPU)和主存之间规模较小，但速度很高的存储器，其由静态随机存取存储器(Static Random Access Memory，SRAM)组成，通常使用两个电源VDD和VDDM来实现多种模式的切换。其中，VDD作为SRAM电路控制逻辑部分的电源，VDDM作为SRAM存储单元的供电电源。图1所示为一种典型两电压SRAM电路的读部分，该电路的灵敏放大电路以及输出部分(SAC_INT、SAT_INC)由VDD供电，而存储单元阵列、字线(WordLine，WL)、位线(Bit Line，BL)以及灵敏放大电路的输入信号SAT和SAC都由VDDM供电。
随着CPU性能的提升，一方面对Cache存储容量的需求越来越大，存储单元数量变多，来自于VDDM电压源的功耗所占的比重越来越大；另一方面，在先进工艺下，由于底层金属的电容值较大，信号绕线往往使用较高层的金属线，VDDM电源从片外的稳定电源转变为片内供电。而片内供电系统中走线的电阻值较高，如果VDDM的电流较高，一方面，会在阻值较高的金属层中造成严重的电迁移效应，影响CPU的寿命；另一方面，VDDM电压域的压降较大，使得晶体管实际工作的电压会变小，影响CPU工作性能。虽然，通过降低VDDM电压域的电流，不仅能够明显地降低SRAM电路的功耗，同时还能够保证CPU的使用寿命。但是在降低功耗的同时，往往会带来一系列额外的问题，比如导致SRAM电路的工作速度降低，会导致CPU的工作频率变慢。
发明内容
鉴于此，本申请的目的在于提供一种静态随机存取存储器读电路、存储器及电子设备，以改善位线电压降低，导致静态随机存取存储器电路的工作速度降低的问题。
本申请的实施例是这样实现的：
第一方面，本申请实施例提供了一种静态随机存取存储器读电路，包括：基本读电路、负压产生电路；所述基本读电路包括：灵敏放大电路；负压产生电路包括：第一控制端子、补偿电路和N型开关管；所述补偿电路的第一端与所述第一控制端子连接，所述补偿电路的第二端与所述灵敏放大电路中的尾管的源极端连接，所述N型开关管的栅极端与所述第一控制端子连接，所述N型开关管的漏极端与所述尾管的源极端连接，所述N型开关管的源极端接地；当所述第一控制端子的电压为高电平时，所述N型开关管导通，所述补偿电路的第一端电压为大于零的电压，所述尾管的源极端电压为零；当所述第一控制端子的电压从所述高电平跳变为低电平时，所述补偿电路的第一端电压为零，使得所述补偿电路将所述尾管的源极端电压从零下拉到负值，从而增大所述尾管源极端和漏极端的电压差。本申请实施例中，通过负压产生电路将尾管的源极端电压从零下拉到负值，从而增大尾管源极端和漏极端的电压差，以此来提高灵敏放大电路的放大效率，从而改善位线电压降低，导致静态随机存取存储器电路的工作速度降低的问题；同时，采用电路结构简单的负压产生电路来产生负电压，仅需对原有电路进行简单改进即可提高灵敏放大电路的放大效率；另外，通过N型开关管来限制尾管的源极端电压，避免尾管的源极端电压下拉过大，进一步地，当N型开关管栅极端的电压与尾管的源极端(等效于N型开关管的漏极端)的电压差(Vgs)大于N型开关管的门限阈值Vthn时，此时N型开关管导通，以便将尾管的源极端电压稳定在-Vthn以上，避免尾管的源极端电压持续下降。
结合第一方面实施例的一种可能的实施方式，所述补偿电路包括：第一电容，所述第一电容的第一端与所述第一控制端子连接，所述第一电容的第二端与所述灵敏放大电路中的尾管的源极端连接。本申请实施例中，通过利用电容的特征，来产生负压，具有电路简单、节约成本的优点。
结合第一方面实施例的一种可能的实施方式，所述补偿电路还包括：第二电容、第一与门和第二控制端子；所述第一与门的第一输入端与所述第一控制端子连接，所述第一与门的第二输入端与所述第二控制端子连接，所述第一与门的输出端与所述第二电容的第一端连接，所述第二电容的第二端与所述尾管的源极端连接。本申请实施例中，通过第二控制端子来调整用于产生负压的电容的容值，使其在第一电容以及第一电容+第二电容之间进行切换，从而产生2种不同的负压，以满足对不同负压的需求。
结合第一方面实施例的一种可能的实施方式，所述补偿电路还包括：第三电容、第二与门和第三控制端子；所述第二与门的第一输入端与所述第一控制端子连接，所述第二与门的第二输入端与所述第三控制端子连接，所述第二与门的输出端与所述第三电容的第一端连接，所述第三电容的第二端与所述尾管的源极端连接。本申请实施例中，通过第二控制端子以及第三控制端子来调整用于产生负压的电容的容值，使其在第一电容、第一电容+第二电容、第一电容+第三电容、第一电容+第二电容+第三电容之间进行切换，从而产生4种不同的负压，以满足对不同负压的需求。
结合第一方面实施例的一种可能的实施方式，所述补偿电路包括：第一晶体管，所述第一晶体管的栅极端与所述第一控制端子连接，所述第一晶体管的源极端和漏极端均与所述灵敏放大电路中的尾管的源极端连接。本申请实施例中，利用晶体管具备电容的特性，来产生负压，具有电路简单、节约成本的优点，此外还进一步丰富了方案，增加了方案的可选择性。
结合第一方面实施例的一种可能的实施方式，所述补偿电路还包括：第二晶体管、第一与门和第二控制端子；所述第一与门的第一输入端与所述第一控制端子连接，所述第一与门的第二输入端与所述第二控制端子连接，所述第一与门的输出端与所述第二晶体管的栅极端连接，所述第二晶体管的源极端和漏极端均与所述尾管的源极端连接。
结合第一方面实施例的一种可能的实施方式，所述补偿电路包括：第三晶体管、第二与门和第三控制端子；所述第二与门的第一输入端与所述第一控制端子连接，所述第二与门的第二输入端与所述第三控制端子连接，所述第二与门的输出端与所述第三晶体管的栅极端连接，所述第三晶体管的源极端和漏极端均与所述尾管的源极端连接。
结合第一方面实施例的一种可能的实施方式，所述负压产生电路，还包括：P型开关管；所述P型开关管的栅极端与所述第一控制端子连接，所述P型开关管的源极端与所述尾管的源极端连接，所述P型开关管的漏极端接地；当所述第一控制端子的电压为高电平时，所述P型开关管截止，当所述第一控制端子的电压为低电平，所述P型开关管导通，从而将所述尾管的源极端的电压稳定在所述P型开关管的阈值电压以下。本申请实施例中，通过P型开关管来对负压范围进行限制，避免负压不会过大，进一步地，当尾端源极端的电压高于P型开关管的Vgs(栅极与源极的电压差)，P型开关管被导通，使尾端源极端的电压小于P型开关管的阈值电压Vthp，从而将尾管的源极端的电压稳定在Vthp以下。
结合第一方面实施例的一种可能的实施方式，所述基本读电路还包括：位线预充电电路和放大器输入信号线预充电电路；其中，所述位线预充电电路中的预充电晶体管为N型晶体管，所述放大器输入信号线预充电电路中的预充电晶体管为N型晶体管。本申请实施例中，通过将位线预充电电路以及放大器输入信号线预充电电路中的预充电晶体管从P型晶体管替换为N型晶体管，使得位线以及放大器输入信号线的预充电电压变为VDDM-Vthn(N型晶体管的阈值电压)，从而实现在降低功耗的同时，避免位线电压过小，导致存储单元存储的数值发生错误的问题。
第二方面，本申请实施例还提供了一种存储器，包括：静态随机存取存储器写电路和上述第一方面实施例和/或结合第一方面实施例的任一种可能的实施方式提供的静态随机存取存储器读电路。
第三方面，本申请实施例还提供了一种电子设备，包括：本体和上述第一方面实施例的提供的存储器。
本申请的其他特征和优点将在随后的说明书阐述，并且，部分地从说明书中变得显而易见，或者通过实施本申请实施例而了解。本申请的目的和其他优点可通过在所写的说明书以及附图中所特别指出的结构来实现和获得。
附图说明
为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。通过附图所示，本申请的上述及其它目的、特征和优势将更加清晰。在全部附图中相同的附图标记指示相同的部分。并未刻意按实际尺寸等比例缩放绘制附图，重点在于示出本申请的主旨。
图1为现有技术中典型的两电压SRAM电路的读部分的原理示意图。
图2为现有技术中一种典型的灵敏放大电路的原理示意图。
图3示出了本申请实施例提供的一种SRAM读电路的原理示意图。
图4示出了本申请实施例提供的又一种SRAM读电路的时序示意图。
图5示出了本申请实施例提供的又一种SRAM读电路的原理示意图。
图6示出了本申请实施例提供的又一种负压产生电路的原理示意图。
图7示出了本申请实施例提供的一种由6个晶体管组成的存储单元的结构示意图。
图8示出了本申请实施例提供的又一种SRAM读电路的原理示意图。
图9示出了本申请实施例提供的一种电子设备的结构示意图。
具体实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行描述。
应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步定义和解释。同时，在本申请的描述中诸如“第一”、“第二”等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。
再者，本申请中术语“和/或”，仅仅是一种描述关联对象的关联关系，表示可以存在三种关系，例如，A和/或B，可以表示：单独存在A，同时存在A和B，单独存在B这三种情况。
由于位线电压的降低会增大读操作的时间，降低电路的工作频率。SRAM电路的数据读取过程是一个将小信号逐渐放大的过程，其中需要用到灵敏放大电路，用以将VDDM域的电压差转换成VDD域的逻辑0和逻辑1信号。以图2所示的灵敏放大电路为例进行说明，MN1管和MN2管是灵敏放大电路的输入管，灵敏放大电路放大的是输入管的源漏电流。如果位线电压很低，尽管灵敏放大电路可以将输入的电压差放大出正确的值，但是由于灵敏放大电路的输入信号(SAT和SAC)的共模电压很低，MN1管和MN2管的源漏电流也会相应降低，会严重影响灵敏放大电路的工作速度，从使能信号(SAEN)有效(高电平)到输出正确数据的延时将会大大增加，进而影响整个电路的工作频率。
本申请的发明人在研究本申请的过程中发现，灵敏放大电路的速度降低，是因为位线电压降低，使得灵敏放大电路的输入信号(SAT和SAC)的共模电压较低，从而导致输入管(MN1和MN2)的源漏电流降低。需要说明的是，针对以上方案所存在的缺陷，均是发明人在经过实践并仔细研究后得出的结果，因此，上述问题的发现过程以及下文中本发明实施例针对上述问题所提出的解决方案，都应该是发明人在本发明过程中对本发明做出的贡献。
鉴于此，本申请实施例提供了一种静态随机存取存储器读电路(SRAM读电路)，通过在原有基本读电路的基础上，增加一负压产生电路，用于在SRAM读电路进行读操作时，在灵敏放大电路中的尾管(MNTAIL)的源极端产生负电压，通过将尾管源极端的电压降至0V以下，以此来增大尾管的电流，从而增加输入管(MN1、MN2)源极端和漏极端之间的电压差，实现对低位线电压进行补偿，提高灵敏放大电路的速度。下面将结合图3对本申请实施例提供的SRAM读电路进行说明。该SRAM读电路包括基本读电路(如图1所示)和负压产生电路，其中，基本读电路包括灵敏放大电路(如图2所示)。
其中，在灵敏放大电路预充电阶段：使能端SAEN为低电平，MP3管、MP4管和MP5管开启，其中MP5管为平衡管，用于平衡左右两侧的电压，此时输出端(SAC_INT、SAT_INC)为高电平，MP1管、MP2管关闭，MN3管、MN4管开启。当SAT以及SAC也被预充电到高电平时，MN1管、MN2管开启，但是由于SAEN为低电平，尾管Mntail关闭，VDD到SV之间没有电流流过。
在灵敏放大电路放大阶段：SAEN信号从低电平变为高电平，晶体管MP3～MP5被关闭，预充电结束。尾管Mntail被开启，由于晶体管MN1～MN4为开启的状态，而MP1管、MP2管关闭，这时SAC_INT和SAC_INT为浮空状态。SAC_INT上的电荷通过MN3管、MN1管和尾管Mntail向SV放电，电流方向从VDD到SV；SAT_INT上的电荷通过MN4管、MN2管和尾管Mntail向SV放电，电流方向从VDD到SV。由于SAT和SAC上的电压的大小不同，SAC_INT和SAT_INT上放电的电流大小也不同。假设存储单元中QT点存储的逻辑值为1(高电平)，QC点存储的逻辑为0(低电平)，则两条位线中BLT的电压较高，BLC的电压较低，对应到灵敏放大电路的输入即SAT的电压较高，SAC的电压较低。由于源漏电流与栅极端电压呈正比关系，那么经过MN3管、MN1管的电流将大于经过MN4管、MN2管的电流，使得SAC_INT上的电压的下降速度要比SAT_INT上的电压的下降速度快。当SAC_INT的电压下降到MP2管的开启电压时，MP2管被开启，VDD通过MP2管向SAT_INT充电，使得SAT_INT上的电压不会继续下降，反而会升高到VDD，使MN3继续保持开启状态。由于SAT_INT的电压升高，使得流经MN3管的电流变大(由于MN3的栅极端电压升高，使得MN3的源漏电流变大)，加速SAC_INT的放电，使SAC_INT上的电压下降到0V。最终MP1管关闭，MP2管开启，MN4管关闭，MN3管开启，SAC_INT的电压为0V，SAT_INT的电压为VDD(逻辑1)。这样，BLT和BLC中微小的电压差，通过灵敏放大电路的正反馈放大到稳定的逻辑0和逻辑1。
其中，负压产生电路包括：第一控制端子(SVEN)、补偿电路和N型开关管M1。补偿电路的第一端(Net1)与第一控制端子连接，补偿电路的第二端与灵敏放大电路中的尾管的源极端(SV)连接，N型开关管的栅极端与第一控制端子连接，N型开关管的漏极端与尾管的源极端连接，N型开关管的源极端接地。当第一控制端子的电压为高电平时，补偿电路的第一端电压为大于零的电压为VDD，第二端电压(也即尾管的源极端电压)为0，两端的电压差为VDD；N型开关管导通，尾管的源极端经M1的漏极端及源极端接地(VSS)，负压产生电路不会产生负电压，以此节约功耗。当第一控制端子的电压从高电平跳变为低电平时，补偿电路的第一端(Net1)电压为零，使得补偿电路将尾管的源极端电压从零下拉到0V以下，从而增大尾管源极端和漏极端之间的电压差，进而增大对输入端源极端和漏极端之间的电流，从而提高灵敏放大电路的放大速度。同时，M1管关闭，当M1管栅极端的电压与尾管的源极端(等效于M1管的漏极端)的电压差(Vgs)大于M1管的门限阈值Vthn时，此时M1导通，以便将尾管的源极端电压稳定在-Vthn以上，避免尾管的源极端电压持续下降。其中，负压产生电路的时序图，如图4所示。
其中，一种实施方式下，如图5所示，补偿电路包括：第一电容C1，第一电容C1的第一端与第一控制端子连接，第一电容C1的第二端与灵敏放大电路中的尾管的源极端连接。在使能信号(SAEN)有效(高电平)前，第一控制端子为高电平，N型开关管导通，SV处的电压为0V，第一电容C1两端的电压差为VDD，第一电容C1中存储的电荷量Q＝UC，其中U为C1两端的电压差VDD。使能端开启后，SAEN为高电平，灵敏放大电路开始工作，此时需要将SV的电压降到0V以下，需要将第一控制端子的电压从高电平跳变到低电平。
为了便于调节负压产生电路产生的负压的大小，一种实施方式下，该补偿电路还包括：第二电容C2、第一与门和第二控制端子(也即，此时补偿电路包括：第一电容C1、第二电容C2、第一与门和第二控制端子)。第一与门的第一输入端与第一控制端子连接，第一与门的第二输入端与第二控制端子连接，第一与门的输出端与第二电容的第一端连接，第二电容的第二端与尾管的源极端连接。通过调节第二输入端的电压，来调整补偿电路的电容，进而使负压产生电路产生的负压的大小可调。当第二输入端的电压为高电平时，第二电容C2与第一电容C1并联，用于产生负压的电容(Ct)大小为C1+C2，当第二输入端的电压为低电平时，第二电容C2所在支路相当于断路，用于产生负压的电容大小为默认值，即Ct＝C1。
为了更加灵活地调节负压产生电路产生的负压的大小，补偿电路还包括：第三电容C3、第二与门和第三控制端子(也即，此时补偿电路包括：第一电容C1、第二电容C2、第一与门和第二控制端子、第三电容C3、第二与门和第三控制端子)。第二与门的第一输入端与第一控制端子连接，第二与门的第二输入端与第三控制端子连接，第二与门的输出端与第三电容C3的第一端连接，第三电容C3的第二端与尾管的源极端连接。通过调节第二输入端以及第三输入端的电压，来调整补偿电路的电容，进而使负压产生电路产生的负压的大小可调。通过调节第二输入端以及第三输入端的电压，来调整补偿电路的电容，进而使负压产生电路产生的负压的大小可调。当第二输入端的电压为高电平、第三输入端的电压为低电平时，第二电容C2与第一电容C1并联，用于产生负压的电容(Ct)大小为C1+C2，当第二输入端的电压为低电平、第三输入端的电压为低电平时，第二电容C2所在支路相当于断路，用于产生负压的电容大小为默认值，即Ct＝C1。当第三输入端的电压为高电平、第二输入端的电压为低电平时，第三电容C3与第一电容C1并联，用于产生负压的电容(Ct)大小为C1+C3，当第三输入端的电压为低电平、第二输入端的电压为低电平时，第三电容C3所在支路相当于断路，用于产生负压的电容大小为默认值，即Ct＝C1。当第二输入端的电压为高电平、第三输入端的电压为高电平时，第三电容C3、第二电容C2、第一电容C1并联，用于产生负压的电容(Ct)大小为C1+C2+C3。
其中，第二输入端以及第三输入端的电压可通过可编程信号SV_volt[1:0]进行控制，通过扩充用于产生负压的电容(Ct)的大小，来增大电容中存储的电荷量，从而实现对SV负压大小的调控。当SV_volt[1:0]＝00时，用于产生负压的电容大小为默认值，即Ct＝C1；当SV_volt[1:0]＝01时，用于产生负压的电容大小为C1和C2的并联，即Ct＝C1+C2；当SV_volt[1:0]＝10时，用于产生负压的电容大小为C1和C3的并联，即Ct＝C1+C3；当SV_volt[1:0]＝11时，用于产生负压的电容大小为C1和C2、C3的并联，即Ct＝C1+C2+C3。
其中，上述的电容(第一电容C1、第二电容C2或第三电容C3)可以由两根平行的金属线来代替，两根平行的金属线之间会形成耦合电容。此外，也可以用晶体管来替换电容，也即用第一晶体管替换第一电容C1，此时，第一晶体管的栅极端与第一控制端子连接，第一晶体管的源极端和漏极端均与灵敏放大电路中的尾管的源极端连接。用第二晶体管替换第二电容C2，此时，第一与门的第一输入端与第一控制端子连接，第一与门的第二输入端与第二控制端子连接，第一与门的输出端与第二晶体管的栅极端连接，第二晶体管的源极端和漏极端均与尾管的源极端连接。用第三晶体管替换第三电容C3，此时，第二与门的第一输入端与第一控制端子连接，第二与门的第二输入端与第三控制端子连接，第二与门的输出端与第三晶体管的栅极端连接，第三晶体管的源极端和漏极端均与尾管的源极端连接。其中，上述的第一电容C1、第二电容C2以及第三电容C3的电容值可以各不相同。C1作为默认电容，C2和C3作为附加电容，当第一控制端子SVEN为高电平时，负压产生电路不工作，不向灵敏放大电路引入负压，灵敏放大电路的尾管的源端SV的电压为0V。当需要引入负压时，负压产生电路通过可编程方式(如通过控制器或处理器编程的方式实现)可以向灵敏放大电路提供四种不同大小的负压。
如果灵敏放大电路的预充电时间较长，来自于VDD的电荷量将高于用于产生负压的电容(Ct)中存储的电荷量，使得SV处的电压会被抬升，为了避免SV处的电压上升过大，作为一种实施方式，如图6所示，该负压产生电路，还包括：P型开关管(M2)。P型开关管的栅极端与第一控制端子连接，P型开关管的源极端与尾管的源极端连接，P型开关管的漏极端接地(VSS)；当第一控制端子的电压为高电平时，P型开关管截止，当第一控制端子的电压为低电平，当SV的电压高于M2的Vgs(栅极与源极的电压差)，M2被导通，使SV的电压小于P型开关管的阈值电压Vthp(P型开关管的阈值电压，为负值)，从而将尾管的源极端的电压稳定在P型开关管的阈值电压以下。通过N型开关管和P型开关管，从而将SV的负压限制在-Vtbn至Vthp之间，使得产生的负压既不会过大也不会过小。
其中，低电平表示电压值为0V的电压，用逻辑0表示。高电平表示电压值为电压源的电压，用逻辑1表示，对于不同的电路，电压源不同，例如，一般对于；晶体管-晶体管逻辑(Transistor-Transistor Logic，TTL)电路来说，电压源的范围为2.4V-5.0V，而对于互补对称金属氧化物半导体(Complementary Metal-Oxide Semiconductor Transistor，CMOS)电路来说，电压源的范围为5.0V-15.0V。当电源为图1中的VDD时，则高电平为VDD，当电源为VDDM，高电平为VDDM。
虽然降低位线的电压能够降低功耗，但在降低功耗的同时，容易导致SRAM中的存储单元中的静态噪声容限降低，数据易发生改变。以图7所示的存储单元为例进行说明，假设QT点存储的逻辑值为1，QC点存储的逻辑为0。当SRAM在进行读操作时，首先将两条位线BLT和BLC以及SAT和SAC预充电到VDDM，预充电结束，位线BLT和BLC以及SAT和SAC处于浮空状态。当在字线WL开启(为高电平)时，此时位线BLT和BLC呈浮空的状态，MPU管、MPG管、MPGX管、MPDX管为开启状态，MPUX管、MPD管为关闭状态，存储逻辑0的QC点的电压为MPGX管与MPDX管的分压，高于0V；而对于存储逻辑1的QT点，当位线BLT的电压低于MPG管的Vgs(栅极与源极的电压差)时，QT点会向BLT充电，这时QT点的电压为MPG管与MPU管的分压，使得QT点的电压会低于VDDM。这样会为存储单元引入不稳定因素，降低了存储单元的读静态噪声容限(Read Static Noise Margin，RSNM)，如果此时电路中有噪声，那么存储的值会发生翻转，从而发生存储数据错误。
为了避免位线的电压过低，使存储数据发生错误，如图8所示，本申请实施例中，将位线(BLT/BLC)预充电电路和放大器输入信号线(SAT/SAC)预充电电路中的预充电晶体管从P型晶体管更换为N型晶体管，使位线的预充电电压从VDDM调整到比VDDM低，约为一个存取管(MPG)的阈值电压(Vthn)的值，即位线的预充电电压为VDDM-Vthn。当位线的预充电电压在这个范围时，存储单元中的存取管MPG的Vgs＝Vthn，存储单元中存储“1”值的QT点不会向位线BLT放电，从而解决了RSNM降低的问题。反而，由于位线的适当降低，存储单元中存储“0”值的QC点电压也会适当降低，反而增加了存储单元的RSNM，使得存储单元的抗噪声能力更强，更加稳定。
在位线预充电阶段，使BLPCH端为高电平，BLPCHX端为低电平，预充电晶体管Mnbt、Mnbc导通，平衡管Mpeqb导通。VDDM通过Mnbt晶体管向位线BLT预充电，VDDM通过Mnbc晶体管向位线BLC预充电，预充电电压为VDDM-Vthn，平衡管Mpeqb将BLT和BLC维持到相同的电平。在放大器输入信号线预充电阶段，使SAPCH端为高电平，SAPCHX端为低电平，预充电晶体管Mnst、Mnsc导通，平衡管Mpeqs导通，VDDM通过Mnst晶体管向放大器输入信号线SAT预充电，VDDM通过Mnsc晶体管向放大器输入信号线SAC预充电，预充电电压为VDDM-Vthn。当读操作开始时，使BLPCH端和SAPCH端均为低电平，BLPCHX端和SAPCHX端均为高电平，预充电管Mnbt/Mnbc，Mnst/Mnsc管以及平衡管Mpeqb、Mpeqs关闭，预充电结束，位线BLT/BLC、放大器输入信号线SAT/SAC处于浮空的状态。WL上升为高电平，存储单元中的存取管MPG管和MPGX管开启，位线BLC通过存储零的一端放电，电压逐渐低于VDDM-Vthn，另一条位线BLT的电压依然为VDDM-Vthn，两条位线上的电压差为△V。当RDCS端为高电平时，△V传递到SAT和SAC上，输入到灵敏放大电路，灵敏放大电路将输入的电压差放大到正确的值输出。灵敏放大器输入信号的共模电压为VDDM-Vthn，差模信号为△V。
本申请实施例还提供了一种存储器，该存储器包括：静态随机存取存储器写电路(SRAM写电路)和上述所示的SRAM读电路。其中，SRAM写电路已经为本领域所熟知，为了避免累赘，此处不再介绍。该存储器可以是静态随机存取存储器(Static Random AccessMemory，SRAM)，也可以是高速缓存(cache)。
本申请实施例所提供的存储器，其实现原理及产生的技术效果和前述SRAM读电路实施例相同，为简要描述，存储器实施例部分未提及之处，可参考前述SRAM读电路实施例中相应内容。
本申请实施例还提供了一种电子设备，包括本体和如上述所示的存储器，一种实施方式下，该电子设备的结构示意图，如图9所示，该电子设备包括：收发器、存储器、通讯总线以及处理器。
所述收发器、所述存储器、处理器各元件相互之间直接或间接地电性连接，以实现数据的传输或交互。例如，这些元件相互之间可通过一条或多条通讯总线或信号线实现电性连接。其中，收发器用于收发配置报文。存储器用于存储计算机程序，该计算机程序包括至少一个可以软件或固件(firmware)的形式存储于所述存储器中或固化在所述电子设备的操作系统(operating system，OS)中的软件功能模块。所述处理器，用于执行存储器中存储的可执行模块包括的软件功能模块或计算机程序。
其中，存储器可以是，但不限于静态随机存取存储器(Static Random AccessMemory，SRAM)，高速缓存等。
处理器可以是一种集成电路芯片，具有信号的处理能力。上述的处理器可以是通用处理器，包括中央处理器(Central Processing Unit，CPU)、网络处理器(NetworkProcessor，NP)等；还可以是数字信号处理器(Digital Signal Processor，DSP)、专用集成电路(Application Specific Integrated Circuit，ASIC)、现场可编程门阵列(FieldProgrammable Gate Array，FPGA)或者其他可编程逻辑器件、分立门或者晶体管逻辑器件、分立硬件组件。通用处理器可以是微处理器或者该处理器也可以是任何常规的处理器等。
其中，上述的电子设备，包括但不限于计算机、服务器等。
需要说明的是，本说明书中的各个实施例均采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似的部分互相参见即可。
以上所述，仅为本申请的具体实施方式，但本申请的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本申请揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本申请的保护范围之内。因此，本申请的保护范围应所述以权利要求的保护范围为准。

Claims (10)

1.一种静态随机存取存储器读电路，其特征在于，包括：
基本读电路，所述基本读电路包括：灵敏放大电路；
负压产生电路包括：第一控制端子、补偿电路和N型开关管；所述补偿电路的第一端与所述第一控制端子连接，所述补偿电路的第二端与所述灵敏放大电路中的尾管的源极端连接，所述N型开关管的栅极端与所述第一控制端子连接，所述N型开关管的漏极端与所述尾管的源极端连接，所述N型开关管的源极端接地；
当所述第一控制端子的电压为高电平时，所述N型开关管导通，所述补偿电路的第一端电压为大于零的电压，所述尾管的源极端电压为零；当所述第一控制端子的电压从所述高电平跳变为低电平时，所述补偿电路的第一端电压为零，使得所述补偿电路将所述尾管的源极端电压从零下拉到负值，从而增大所述尾管的源极端和漏极端的电压差；
其中，所述负压产生电路还包括：P型开关管；所述P型开关管的栅极端与所述第一控制端子连接，所述P型开关管的源极端与所述尾管的源极端连接，所述P型开关管的漏极端接地；
当所述第一控制端子的电压为高电平时，所述P型开关管截止，当所述第一控制端子的电压为低电平，所述P型开关管导通，从而将所述尾管的源极端的电压稳定在-Vthn至Vthp之间，Vthn为所述N型开关管的阈值电压，Vthp为所述P型开关管的阈值电压。
2.根据权利要求1所述的静态随机存取存储器读电路，其特征在于，所述补偿电路包括：第一电容，所述第一电容的第一端与所述第一控制端子连接，所述第一电容的第二端与所述灵敏放大电路中的尾管的源极端连接。
3.根据权利要求2所述的静态随机存取存储器读电路，其特征在于，所述补偿电路还包括：第二电容、第一与门和第二控制端子；所述第一与门的第一输入端与所述第一控制端子连接，所述第一与门的第二输入端与所述第二控制端子连接，所述第一与门的输出端与所述第二电容的第一端连接，所述第二电容的第二端与所述尾管的源极端连接。
4.根据权利要求3所述的静态随机存取存储器读电路，其特征在于，所述补偿电路还包括：第三电容、第二与门和第三控制端子；所述第二与门的第一输入端与所述第一控制端子连接，所述第二与门的第二输入端与所述第三控制端子连接，所述第二与门的输出端与所述第三电容的第一端连接，所述第三电容的第二端与所述尾管的源极端连接。
5.根据权利要求1所述的静态随机存取存储器读电路，其特征在于，所述补偿电路包括：第一晶体管，所述第一晶体管的栅极端与所述第一控制端子连接，所述第一晶体管的源极端和漏极端均与所述灵敏放大电路中的尾管的源极端连接。
6.根据权利要求5所述的静态随机存取存储器读电路，其特征在于，所述补偿电路还包括：第二晶体管、第一与门和第二控制端子；所述第一与门的第一输入端与所述第一控制端子连接，所述第一与门的第二输入端与所述第二控制端子连接，所述第一与门的输出端与所述第二晶体管的栅极端连接，所述第二晶体管的源极端和漏极端均与所述尾管的源极端连接。
7.根据权利要求6所述的静态随机存取存储器读电路，其特征在于，所述补偿电路包括：第三晶体管、第二与门和第三控制端子；所述第二与门的第一输入端与所述第一控制端子连接，所述第二与门的第二输入端与所述第三控制端子连接，所述第二与门的输出端与所述第三晶体管的栅极端连接，所述第三晶体管的源极端和漏极端均与所述尾管的源极端连接。
8.根据权利要求1所述的静态随机存取存储器读电路，其特征在于，所述基本读电路还包括：位线预充电电路和放大器输入信号线预充电电路；
其中，所述位线预充电电路中的预充电晶体管为N型晶体管，所述放大器输入信号线预充电电路中的预充电晶体管为N型晶体管。
9.一种存储器，其特征在于，包括：静态随机存取存储器写电路如权利要求1-8任一项所述的静态随机存取存储器读电路。
10.一种电子设备，其特征在于，包括：本体和如权利要求9所述的存储器。
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Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
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US9147451B2 (en) * 2013-03-20 2015-09-29 Arm Limited Memory device and method of controlling leakage current within such a memory device
CN212434257U (zh) * 2020-07-28 2021-01-29 中国电子科技集团公司第五十八研究所 一种能够自适应调节源极电压的灵敏放大器
CN111739565A (zh) * 2020-07-28 2020-10-02 中国电子科技集团公司第五十八研究所 一种源极电压自适应调节的灵敏放大器电路

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
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