JPH02302990A - 電源供給電圧変換回路 - Google Patents
電源供給電圧変換回路Info
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- JPH02302990A JPH02302990A JP1200417A JP20041789A JPH02302990A JP H02302990 A JPH02302990 A JP H02302990A JP 1200417 A JP1200417 A JP 1200417A JP 20041789 A JP20041789 A JP 20041789A JP H02302990 A JPH02302990 A JP H02302990A
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- 238000010586 diagram Methods 0.000 description 8
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- G—PHYSICS
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- G11C—STATIC STORES
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- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
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- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
- G05F1/10—Regulating voltage or current
- G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
- G05F1/462—Regulating voltage or current wherein the variable actually regulated by the final control device is dc as a function of the requirements of the load, e.g. delay, temperature, specific voltage/current characteristic
- G05F1/465—Internal voltage generators for integrated circuits, e.g. step down generators
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈産業上の利用分野〉
本発明は電源供給電圧変換回路に係るもので、特に高密
度半導体メモリ装置に使用するための電源供給電圧変換
回路に係るものである。
度半導体メモリ装置に使用するための電源供給電圧変換
回路に係るものである。
〈従来の技術と解決しようとする課題〉最近、半導体メ
モリ装置は高速動作を達成し、そこには回路配置の密度
を増加させるために１μｍ以下の実効チャンネル長さと
同し長さの短いチャンネルを持つＭＯＳ ｌ−ランシス
ターが使用されている。そのようなＭＯ３＋−ランシス
ターの大きさの縮小はホラ１〜エレクトロン（ｈｏｔ
ｅｌｅｃｔｒｏｎ）のために、ＭＯＳ）ランシスターの
信頼性を低下させる。
モリ装置は高速動作を達成し、そこには回路配置の密度
を増加させるために１μｍ以下の実効チャンネル長さと
同し長さの短いチャンネルを持つＭＯＳ ｌ−ランシス
ターが使用されている。そのようなＭＯ３＋−ランシス
ターの大きさの縮小はホラ１〜エレクトロン（ｈｏｔ
ｅｌｅｃｔｒｏｎ）のために、ＭＯＳ）ランシスターの
信頼性を低下させる。
そのため、チャンネルパンチスルー（ｃｈａｎｎｅｌ
ｐｕｎｃｈ ｔｈｒｏｕｇｈ）のようなＭＯＳトランジ
スターの併願性低下を防止するために、現在＋９ ｆＰ
電源電圧又は外部電源電圧として使用され−ζいる５ボ
ルトの電源電圧より低い内部電源電圧でこれらの装置を
動作する必要がある。
ｐｕｎｃｈ ｔｈｒｏｕｇｈ）のようなＭＯＳトランジ
スターの併願性低下を防止するために、現在＋９ ｆＰ
電源電圧又は外部電源電圧として使用され−ζいる５ボ
ルトの電源電圧より低い内部電源電圧でこれらの装置を
動作する必要がある。
一般に、ＤＲＡＭ装置において短いチャンネル長さを持
つＭＯＳ）ランシスターは、ビットライン、センスアン
プ、ビットラインプリチャージ回路及びメモリセルを含
むメモリアレイ回路ばかりでなく、これらの周辺回路に
も使用されている。
つＭＯＳ）ランシスターは、ビットライン、センスアン
プ、ビットラインプリチャージ回路及びメモリセルを含
むメモリアレイ回路ばかりでなく、これらの周辺回路に
も使用されている。
又、ＤＲＡＭ装置のメモリアレイ回路内にあるビットラ
インがプリチャージされる時、大きい瞬間電流がメモリ
アレイ回路に流入され、このような電流によって惹起さ
れる電源電圧の変動は上記周辺回路に影響を与える。
インがプリチャージされる時、大きい瞬間電流がメモリ
アレイ回路に流入され、このような電流によって惹起さ
れる電源電圧の変動は上記周辺回路に影響を与える。
このような理由から、通常メモリアレイ回路のための電
源供給電圧変換回路と、周辺回路のためのもう一つ別の
独立した電源供給電圧変換回路が、同一チップ上に設け
られて来た。しかし、出カバンファーのみはＴＴＬ出力
レベルを十分に保障するために外部電源電圧（５ポルト
）によって直接に駆動されて来た。
源供給電圧変換回路と、周辺回路のためのもう一つ別の
独立した電源供給電圧変換回路が、同一チップ上に設け
られて来た。しかし、出カバンファーのみはＴＴＬ出力
レベルを十分に保障するために外部電源電圧（５ポルト
）によって直接に駆動されて来た。
このような電源供給電圧変換回路に係る従来の技術は、
１９８７年６月刊行のｌ Ｅ Ｅ Ｅ Ｊｏｕｒｎａｌ
ｏｆ ５ｏｌｉｄ−３ｔａｔｅ Ｃ１ｒｃｕｉｔｓ、
Ｖ ＯＬ、 ５Ｃ−２２゜Ｎｏ、３ ＰＰ４３７−４
４０に開示されている。
１９８７年６月刊行のｌ Ｅ Ｅ Ｅ Ｊｏｕｒｎａｌ
ｏｆ ５ｏｌｉｄ−３ｔａｔｅ Ｃ１ｒｃｕｉｔｓ、
Ｖ ＯＬ、 ５Ｃ−２２゜Ｎｏ、３ ＰＰ４３７−４
４０に開示されている。
この従来技術を参照すると、メモリアレイ回路用と周辺
回路用の二つの電源供給電圧変換回路しＬ同一の構成と
なっている。
回路用の二つの電源供給電圧変換回路しＬ同一の構成と
なっている。
第４図の従来波４ホｉを参照すると、メモリアレイ回路
の電源供給電圧回路は、外部供給電圧■、から一定の基
準電圧を発生する基準電圧発生回路ＩＯと、メモリアレ
イ回路に基準電圧と同一な内部供給電圧■、を提供する
ためのパワーＭｏ５ｔ−ランシスターＱ１と、基準電圧
と内部供給電圧を比較し、内部供給電圧が基準電圧と同
一になるようにパワーＭＯ３）ランシスターＱ、のコン
ダクタンスを制御するための電流ミラー差動増幅器１２
とから構成されている。差動増幅器１２はビットライン
をプリチャージする時、パルスφによって活性化される
負荷トランジスターＱ３と、この負荷トランジスターＱ
３と並列に接続され、常に動作している負荷トランジス
ターＱ２とを持っている。ビン１〜ラインがチャージさ
れる時、パワーＭＯＳトランジスターＱ１を通じて流す
電流は急激に変化することができるので、迅速な応答は
゛差動増幅器１２を通じて流す電流を増加することによ
って成し得る。従って、負荷トランジスターＱ３の大き
さくチャンネル幅対チャンネル長さの比）は負荷トラン
ジスターＱ２より大きい。一方、負荷トランジスターＱ
２は導通状態が維持されるので、待機状態における電流
消耗を最小化するためには負荷トランジスターＱ２の大
きさを小さくすることが要求される。しかし、差動増幅
器１２は利得を向上させるために差動増幅器１２のトラ
ンジスターＱ、〜Ｑ７が飽和領域で動作することを要求
する。従って、トランジスターＱ４〜Ｑ７は、多くの電
流を消耗するビットラインの充電時にターンオンされる
負荷トランジスターＱ３の大きさを考慮した大きさで設
計される。このため、負荷トランジスターＱ２の大きさ
は、トランジスターＱ４〜Ｑ、の大きさを考慮しないで
、勝手に小さくすることができない。
の電源供給電圧回路は、外部供給電圧■、から一定の基
準電圧を発生する基準電圧発生回路ＩＯと、メモリアレ
イ回路に基準電圧と同一な内部供給電圧■、を提供する
ためのパワーＭｏ５ｔ−ランシスターＱ１と、基準電圧
と内部供給電圧を比較し、内部供給電圧が基準電圧と同
一になるようにパワーＭＯ３）ランシスターＱ、のコン
ダクタンスを制御するための電流ミラー差動増幅器１２
とから構成されている。差動増幅器１２はビットライン
をプリチャージする時、パルスφによって活性化される
負荷トランジスターＱ３と、この負荷トランジスターＱ
３と並列に接続され、常に動作している負荷トランジス
ターＱ２とを持っている。ビン１〜ラインがチャージさ
れる時、パワーＭＯＳトランジスターＱ１を通じて流す
電流は急激に変化することができるので、迅速な応答は
゛差動増幅器１２を通じて流す電流を増加することによ
って成し得る。従って、負荷トランジスターＱ３の大き
さくチャンネル幅対チャンネル長さの比）は負荷トラン
ジスターＱ２より大きい。一方、負荷トランジスターＱ
２は導通状態が維持されるので、待機状態における電流
消耗を最小化するためには負荷トランジスターＱ２の大
きさを小さくすることが要求される。しかし、差動増幅
器１２は利得を向上させるために差動増幅器１２のトラ
ンジスターＱ、〜Ｑ７が飽和領域で動作することを要求
する。従って、トランジスターＱ４〜Ｑ７は、多くの電
流を消耗するビットラインの充電時にターンオンされる
負荷トランジスターＱ３の大きさを考慮した大きさで設
計される。このため、負荷トランジスターＱ２の大きさ
は、トランジスターＱ４〜Ｑ、の大きさを考慮しないで
、勝手に小さくすることができない。
従って、待機状態における負荷トランジスターＱ２を通
して流れる電流の消耗が大きくなるという問題点がある
。又、負荷トランジスターＱ２の大きさを小さくするこ
とは待機状態での動作速度を遅くしてしまう。
して流れる電流の消耗が大きくなるという問題点がある
。又、負荷トランジスターＱ２の大きさを小さくするこ
とは待機状態での動作速度を遅くしてしまう。
したがって、本発明の目的は、電流消耗を最少化し、速
い動作速度を持つ電源供給電圧変換回路を提供すること
にある。
い動作速度を持つ電源供給電圧変換回路を提供すること
にある。
本発明の又他の目的は内部電源電圧の変動を最少化する
電源供給電圧変換回路を提供することにある。
電源供給電圧変換回路を提供することにある。
〈課題を解決するための手段〉
上記のような目的を達成するために、本発明に係る電源
供給電圧変換回路は、周辺電源回路とアレイ電源回路と
をもっており、上記周辺電源回路とアレイ電源回路との
各々は一定の基準電圧を発生するための基準電圧発生器
と、上記内部供給電圧を伝達するための導体の出力ライ
ンと、上記出力ライン上の内部供給電圧に比例する比例
電圧を発生する手段と、所定パルスによって活性化され
、比例電圧を基準電圧と比較するだめの第１差動増幅器
とこの第１差動増幅器の出力信号に応答して上記内部供
給電圧を提供する第１パワー素子を持つ第１電源部と、
常に活性化されており、比例電圧を基準電圧と比較する
ための第２差動増幅器とこの第２差動増幅器の出力信号
に応答して上記内部供給電圧を提供する第２パワー素子
を持つ第２電源部とから構成したものである。
供給電圧変換回路は、周辺電源回路とアレイ電源回路と
をもっており、上記周辺電源回路とアレイ電源回路との
各々は一定の基準電圧を発生するための基準電圧発生器
と、上記内部供給電圧を伝達するための導体の出力ライ
ンと、上記出力ライン上の内部供給電圧に比例する比例
電圧を発生する手段と、所定パルスによって活性化され
、比例電圧を基準電圧と比較するだめの第１差動増幅器
とこの第１差動増幅器の出力信号に応答して上記内部供
給電圧を提供する第１パワー素子を持つ第１電源部と、
常に活性化されており、比例電圧を基準電圧と比較する
ための第２差動増幅器とこの第２差動増幅器の出力信号
に応答して上記内部供給電圧を提供する第２パワー素子
を持つ第２電源部とから構成したものである。
〈実 施 例〉
以下、添付図面を参照して本発明の好適な一実施例を詳
細に説明する。
細に説明する。
第１図はＤ ’ＲＡ Ｍの半導体メモリ装置に適用する
ための電源供給電圧変換回路のブロック回を図示したも
のである。
ための電源供給電圧変換回路のブロック回を図示したも
のである。
第１図を参照すると、本発明に係る電源供給電圧変換回
路は、導体出力ライン４２Ｐを通じて周辺回路へ内部電
源電圧１ｎＶｃｃを供給するための周辺電源回路２０Ｐ
と、導体出力ライン４２Ａを通してメモリアレイ回路に
内部電源電圧１ｎＶＣＣを供給するためのアレイ電源回
路２ＯＡと、周辺電源回路２０Ｐ及びアレイ電源回路２
ＯＡに一定の基準電圧Ｖ ＲＥＦを提供するための基準
電圧発生器４０とから構成される。
路は、導体出力ライン４２Ｐを通じて周辺回路へ内部電
源電圧１ｎＶｃｃを供給するための周辺電源回路２０Ｐ
と、導体出力ライン４２Ａを通してメモリアレイ回路に
内部電源電圧１ｎＶＣＣを供給するためのアレイ電源回
路２ＯＡと、周辺電源回路２０Ｐ及びアレイ電源回路２
ＯＡに一定の基準電圧Ｖ ＲＥＦを提供するための基準
電圧発生器４０とから構成される。
周辺電源回路２０Ｐ及びアレイ電源回路２０Ａの各々は
、「第１電源部Ｊとしてのメイン電源部２２Ｍと、「第
２電源部」としてのサブ電源部２２Ｓ及び内部電源電圧
１ｎＶｃｃに比例する比例電圧Ｖｐを発生するための除
算器（ｄｉｖｉｄｉｎｇ ｃｉｒｃｕｉｔ）２６で構成
される。
、「第１電源部Ｊとしてのメイン電源部２２Ｍと、「第
２電源部」としてのサブ電源部２２Ｓ及び内部電源電圧
１ｎＶｃｃに比例する比例電圧Ｖｐを発生するための除
算器（ｄｉｖｉｄｉｎｇ ｃｉｒｃｕｉｔ）２６で構成
される。
周辺電源回路２０”Ｐ内にあるメイン電源部２２Ｍは周
辺エネーブルパルスφＥＮＰによって活性化され、基準
電圧発生器４０からの基準電圧ｖ＋ｔｒ：、を除算器２
６からの比例電圧Ｖｐと比較し、これらの間の電圧差を
増幅する「第１差動増幅器」としてのメイン差動増幅器
３０Ｐと、このメイン差動増幅器３０Ｐからの出力信号
に応答して外部電源電圧より低い一定の内部電源電圧１
ｎＶｃ ｃを提供するだめの「第１パワー素子」とし
てのメインパワー素子３２Ｐと、このパワー素子３２Ｐ
の過電流駆動を防止するための過電流防止回路３４Ｐと
から構成される装 周辺電源回路２ＯＰ内にあるサブ電源部２２Ｓは常時活
性化されており、基準電圧発生器４０からの基準電圧Ｖ
Ｒ［Ｆを除算器２６からの比例電圧Ｖｐと比較しこれ
らの間の電圧差を増幅する「第２差動増幅器」としての
サブ差動増幅器３１Ｐと、このサブ差動増幅器３１Ｐか
らの出力信号に応答して外部電源電圧より低い一定の内
部電源電圧■ｎＶｃ ｃを提供するための「第２パワー
素子」としてのサブパワー素子３３Ｐとから構成されて
いる。
辺エネーブルパルスφＥＮＰによって活性化され、基準
電圧発生器４０からの基準電圧ｖ＋ｔｒ：、を除算器２
６からの比例電圧Ｖｐと比較し、これらの間の電圧差を
増幅する「第１差動増幅器」としてのメイン差動増幅器
３０Ｐと、このメイン差動増幅器３０Ｐからの出力信号
に応答して外部電源電圧より低い一定の内部電源電圧１
ｎＶｃ ｃを提供するだめの「第１パワー素子」とし
てのメインパワー素子３２Ｐと、このパワー素子３２Ｐ
の過電流駆動を防止するための過電流防止回路３４Ｐと
から構成される装 周辺電源回路２ＯＰ内にあるサブ電源部２２Ｓは常時活
性化されており、基準電圧発生器４０からの基準電圧Ｖ
Ｒ［Ｆを除算器２６からの比例電圧Ｖｐと比較しこれ
らの間の電圧差を増幅する「第２差動増幅器」としての
サブ差動増幅器３１Ｐと、このサブ差動増幅器３１Ｐか
らの出力信号に応答して外部電源電圧より低い一定の内
部電源電圧■ｎＶｃ ｃを提供するための「第２パワー
素子」としてのサブパワー素子３３Ｐとから構成されて
いる。
一方、アレイ電源回路２ＯＡを構成するメイン電源部２
２Ｍとサブ電源部２２Ｓとは、周辺電源回路２０Ｐを構
成するメイン電源部２２Ｍ及びサブ電源部２２Ｓと実質
的に同一の回路である。両者の差異はメイン差動増幅器
３０Ｐと３０Ａとが各々周辺エネーブルパルスφＥＮＰ
とアレイエネーブルパルスφＥＮＡによって活性化され
、メインパワー素子３２Ｐのチャンネルの幅がメインパ
ワー素子３２Ａのチャンネルの幅よりずっと大きいとい
うことである。ＤＲＡＭにおける周辺回路は■（Ｒｏｗ
＾ｄｄｒｅｓｓ ５ｔｒｏｂｅ）のエネーブルからピッ
Ｉ・ラインのセンシング完了後ピッＩ・ライン等化時ま
でたくさんの電？５ｉ（４ツガｌ） ＲＡＭの場合約５
０ｍＡ）を消耗するが、上記時間外の待機状態では約１
０倍に及ぶ電流を消耗する。従って、周辺電源回路２０
Ｐのメイン差動増幅器３０ Ｐυ」たくさんの電流を消
耗する−に記時間中の周辺エネーブルパルスφＥＮＰに
よって活性化される。しかし、サブ差動増幅器３１Ｐは
常時活性化されており、それによって周辺回路に内部電
源電圧ＩｎＶｃｃを常に供給している。そのようなメイ
ン電源部２２Ｍと→ノブ電源部２２３とを独立的に使用
することは、大きい電流消耗時に内部電源電圧変動の減
少に望ましい結果を与える。
２Ｍとサブ電源部２２Ｓとは、周辺電源回路２０Ｐを構
成するメイン電源部２２Ｍ及びサブ電源部２２Ｓと実質
的に同一の回路である。両者の差異はメイン差動増幅器
３０Ｐと３０Ａとが各々周辺エネーブルパルスφＥＮＰ
とアレイエネーブルパルスφＥＮＡによって活性化され
、メインパワー素子３２Ｐのチャンネルの幅がメインパ
ワー素子３２Ａのチャンネルの幅よりずっと大きいとい
うことである。ＤＲＡＭにおける周辺回路は■（Ｒｏｗ
＾ｄｄｒｅｓｓ ５ｔｒｏｂｅ）のエネーブルからピッ
Ｉ・ラインのセンシング完了後ピッＩ・ライン等化時ま
でたくさんの電？５ｉ（４ツガｌ） ＲＡＭの場合約５
０ｍＡ）を消耗するが、上記時間外の待機状態では約１
０倍に及ぶ電流を消耗する。従って、周辺電源回路２０
Ｐのメイン差動増幅器３０ Ｐυ」たくさんの電流を消
耗する−に記時間中の周辺エネーブルパルスφＥＮＰに
よって活性化される。しかし、サブ差動増幅器３１Ｐは
常時活性化されており、それによって周辺回路に内部電
源電圧ＩｎＶｃｃを常に供給している。そのようなメイ
ン電源部２２Ｍと→ノブ電源部２２３とを独立的に使用
することは、大きい電流消耗時に内部電源電圧変動の減
少に望ましい結果を与える。
一方、アレイ回路は■のエネーブル後、ワードラインの
エネーブルからヒツトラインのセンシング完了時までヒ
ツトラインを充電するためるこたくさんの電流（４メガ
ＤＲＡＭの場合、約２００ｍＡ）を消耗する。従って、
アレイ電源り路２０Ａのメイン電源部２２Ｍはたくさん
の電流を消耗する上記時間中に独立的に活性化される。
エネーブルからヒツトラインのセンシング完了時までヒ
ツトラインを充電するためるこたくさんの電流（４メガ
ＤＲＡＭの場合、約２００ｍＡ）を消耗する。従って、
アレイ電源り路２０Ａのメイン電源部２２Ｍはたくさん
の電流を消耗する上記時間中に独立的に活性化される。
サブ電源部２２Ｓを独立的に使用することは周辺電源回
路２０Ｐの場合と同じ理由である。
路２０Ｐの場合と同じ理由である。
第２図は第１図の周辺電源回ＦＩ＠２０Ｐ又はアレイ電
源回路２ＯＡの回路図を示したものである。
源回路２ＯＡの回路図を示したものである。
図面中の同−構成又は部品は同一符号で表示した。
ＥｘＶｃｃはＤＲＡＭ装置の外部ビンを通じて印加され
る５ポルトの外部電源電圧であり、ＶｓＳは接地電位で
ある。ＰチャンネルＭＯ３Ｉ−ランシスターＭ１〜Ｍ６
から構成された基準電圧発生器４０は通常の回路であっ
て、約１．６ボルトの一定な基準電圧Ｖ ＲＥＦを発生
ずる。
る５ポルトの外部電源電圧であり、ＶｓＳは接地電位で
ある。ＰチャンネルＭＯ３Ｉ−ランシスターＭ１〜Ｍ６
から構成された基準電圧発生器４０は通常の回路であっ
て、約１．６ボルトの一定な基準電圧Ｖ ＲＥＦを発生
ずる。
除算器２６は出力ライン４２と接地との間に直列に接続
されたＰチャンネルＭＯ３ＦＥＴ）ランシスターＭ１９
、Ｍ２Ｃとから構成されている。
されたＰチャンネルＭＯ３ＦＥＴ）ランシスターＭ１９
、Ｍ２Ｃとから構成されている。
トランジスターＭ１９、Ｍ２Ｃはダイオード接続形式で
接続されており、これらのＯＮ抵抗比によって内部電源
電圧１ｎＶｃｃを除算して比例電圧Ｖｐを提供する。本
発明の実施例により例えば定常内部電源電圧ＩｎＶｃｃ
が４ボルトに設計される時、比例電圧Ｖｐは上記基準電
圧■□１．と同一値を持つようにトランジスターＭ１９
、Ｍ２Ｃが設計される。このトランジスターＭ１９、Ｍ
２Ｃの代りに抵抗を使用することもできる。
接続されており、これらのＯＮ抵抗比によって内部電源
電圧１ｎＶｃｃを除算して比例電圧Ｖｐを提供する。本
発明の実施例により例えば定常内部電源電圧ＩｎＶｃｃ
が４ボルトに設計される時、比例電圧Ｖｐは上記基準電
圧■□１．と同一値を持つようにトランジスターＭ１９
、Ｍ２Ｃが設計される。このトランジスターＭ１９、Ｍ
２Ｃの代りに抵抗を使用することもできる。
メイン差動増幅器３０は、ＰチャンネルＭＯ３ＦＥＴ）
ランシスターＭ７とＭＳとから構成される電流ミラー（
ｃｕｒｒｅｎｔ川ｉ ｒｒｏ用）のアクティブ負荷と、
ドレインが上記電流ミラーの出力端子に各々接続され、
ゲートが基準電圧■Ｒ１：Ｆと比例電圧Ｖｐに各々接続
され、ソースが共通に接続されたＮチャンネルＭＯ３Ｆ
ＥＴトランジスターＭつ及びＭｌｏの差動入カドランジ
スクーと、ゲートがパルスφＥＮＰ又はφＥＮＡに接続
されたＮチャンネルＭＯ３ＦＥＴトランジスターＭｌｌ
のプルダウントランジスターとから構成される。
ランシスターＭ７とＭＳとから構成される電流ミラー（
ｃｕｒｒｅｎｔ川ｉ ｒｒｏ用）のアクティブ負荷と、
ドレインが上記電流ミラーの出力端子に各々接続され、
ゲートが基準電圧■Ｒ１：Ｆと比例電圧Ｖｐに各々接続
され、ソースが共通に接続されたＮチャンネルＭＯ３Ｆ
ＥＴトランジスターＭつ及びＭｌｏの差動入カドランジ
スクーと、ゲートがパルスφＥＮＰ又はφＥＮＡに接続
されたＮチャンネルＭＯ３ＦＥＴトランジスターＭｌｌ
のプルダウントランジスターとから構成される。
一方、サブ差動増幅器３１ば、メイン差動増幅器３０と
類似な方式で構成されている。即ち、サブ差動増幅器３
１ばＰチャンネルＭＯ３Ｆ゛ＥＴｌ−ランシスターＭ１
２とＭ２Ｓとから構成された電流ミラーのアクティブ負
荷と、Ｗ準電圧Ｖ ＲＥＦ と比例電圧Ｖｐの差動入力
を持っでおり、上記アクティブ負荷と接続されたＮチャ
ンネルＭｏｓ ＦＥＴトランジスターＭ１６のプルダウ
ントランジスターとから構成される。このプルダウント
ランジスターＭ１６のゲートは基準電圧Ｖ ＩＩＥＦと
接続されており、このためサブ差動増幅器３１は常に動
作する。このようにメイン及びサブ差動増幅器３０．３
１は各々基準電圧Ｖ ＲＥＦと比例電圧Ｖｐの差動入力
を持っており、各々トランジスターＭ９とＭ］４の各ド
レインから出力信号が提供されるシングルエンド差動増
幅器（ｓｉｎｇｌｅ ｅｎｄｅｄ ｄｉｆｆｅｒｅｎｔ
ｉａｌ ａｍｐｌｉｆｉｅｒ ）である。
類似な方式で構成されている。即ち、サブ差動増幅器３
１ばＰチャンネルＭＯ３Ｆ゛ＥＴｌ−ランシスターＭ１
２とＭ２Ｓとから構成された電流ミラーのアクティブ負
荷と、Ｗ準電圧Ｖ ＲＥＦ と比例電圧Ｖｐの差動入力
を持っでおり、上記アクティブ負荷と接続されたＮチャ
ンネルＭｏｓ ＦＥＴトランジスターＭ１６のプルダウ
ントランジスターとから構成される。このプルダウント
ランジスターＭ１６のゲートは基準電圧Ｖ ＩＩＥＦと
接続されており、このためサブ差動増幅器３１は常に動
作する。このようにメイン及びサブ差動増幅器３０．３
１は各々基準電圧Ｖ ＲＥＦと比例電圧Ｖｐの差動入力
を持っており、各々トランジスターＭ９とＭ］４の各ド
レインから出力信号が提供されるシングルエンド差動増
幅器（ｓｉｎｇｌｅ ｅｎｄｅｄ ｄｉｆｆｅｒｅｎｔ
ｉａｌ ａｍｐｌｉｆｉｅｒ ）である。
そしてメイン差動増幅器３０とサブ差動増幅器３１の出
力は、各々メインパワー素子３２であるＰチャンネルＭ
Ｏ３ＦＥＴｌ−ランシスターＭ１７のゲートと、サブパ
ワー素子３３であるＰチャンネルＭｏｓ ＦＥＴｌ−
ランシスターＭ１Ｂのゲートに接続される。トランジス
ターＭ１７とＭ２Ｓのドレインとソースは、各々外部電
源電圧ＥｘＶｃｃと出力ライン４２に接続される。前述
したように、パ□ルスφＥＮＰ又はパルスφＥＮＡによ
って活性化されるメイン差動増幅器３０の出力信号によ
って、大きい電流を周辺回路またはメモリアレイ回路に
供給するトランジスターＭ１７のチャンネル幅は、常に
活性化されているサブ差動増幅器３１によって駆動され
るトランジスターＭ１８のチャンネル幅よりずっと広く
設計されている。
力は、各々メインパワー素子３２であるＰチャンネルＭ
Ｏ３ＦＥＴｌ−ランシスターＭ１７のゲートと、サブパ
ワー素子３３であるＰチャンネルＭｏｓ ＦＥＴｌ−
ランシスターＭ１Ｂのゲートに接続される。トランジス
ターＭ１７とＭ２Ｓのドレインとソースは、各々外部電
源電圧ＥｘＶｃｃと出力ライン４２に接続される。前述
したように、パ□ルスφＥＮＰ又はパルスφＥＮＡによ
って活性化されるメイン差動増幅器３０の出力信号によ
って、大きい電流を周辺回路またはメモリアレイ回路に
供給するトランジスターＭ１７のチャンネル幅は、常に
活性化されているサブ差動増幅器３１によって駆動され
るトランジスターＭ１８のチャンネル幅よりずっと広く
設計されている。
ダイオード接続されたＰチャンネルＭＯ３ＦＥＴ）ラン
シスターＭ２１〜Ｍ２４から構成された過電流防止回路
３４は、外部電源電圧ＥｘＶｃＣとメインパワー素子３
２のゲート電圧がＥｘＶｃｃ−４ＶＴＨ以下に落ちるこ
とを防止するごとによってメインパワー素子３２の過電
流に起因する破壊を防止する。ここで、Ｖ Ｔ Ｒは各
１−ランシスターＭ２１〜Ｍ２４のしきい電圧の絶対値
である。
シスターＭ２１〜Ｍ２４から構成された過電流防止回路
３４は、外部電源電圧ＥｘＶｃＣとメインパワー素子３
２のゲート電圧がＥｘＶｃｃ−４ＶＴＨ以下に落ちるこ
とを防止するごとによってメインパワー素子３２の過電
流に起因する破壊を防止する。ここで、Ｖ Ｔ Ｒは各
１−ランシスターＭ２１〜Ｍ２４のしきい電圧の絶対値
である。
第３図は「第１及び第２パルス」としての上記周辺エネ
ーブルパルスφＥＮＰとアレイエネーブルパルスφＥＮ
Ａのタイミング図を示している。
ーブルパルスφＥＮＰとアレイエネーブルパルスφＥＮ
Ａのタイミング図を示している。
第３図を参照すると、■がロウ状態に工不イブルされる
時、周辺エネーブルパルスφＥＮＰは時間Ｌ１でロウ状
態からハイ状態に遷移する。
時、周辺エネーブルパルスφＥＮＰは時間Ｌ１でロウ状
態からハイ状態に遷移する。
ハイ状態のφＥＮＰは周辺電源回路２０Ｐのメイン差動
増幅器３０Ｐを活性化する。一方、アレイエネーブルパ
ルスφＥＮＡはワードラインを活性化するパルスφＷＬ
のエネーブルによって時間Ｌ２でハイ状態に遷移し、こ
れによってアレイ電源回路２ＯＡのメイン差動増幅器３
０Ａを活性化する。その後、時間Ｌ３でセンスアンプに
よってビットライン対Ｂ Ｌ／Ｂ Ｌのセンシング動作
が開始され、時間ｔ４で上記センスアンプのディスエイ
プルによって上記センシング動作が終了する。アレイエ
ネーブルパルスφＥＮＡは時間ｔ４でロウ状態にディス
エイプルされ、これによってメイン差動増幅器３０Ａは
ターンオフされる。一方、周辺回路は上記のセンシング
終了の後にもビットラインを等化するためにたくさんの
電流を消耗するので、周辺エネーブルパルスφＥＮＰは
ピントラインの等化の終了（時間ｔ５）時までハイ状態
を維持する。
増幅器３０Ｐを活性化する。一方、アレイエネーブルパ
ルスφＥＮＡはワードラインを活性化するパルスφＷＬ
のエネーブルによって時間Ｌ２でハイ状態に遷移し、こ
れによってアレイ電源回路２ＯＡのメイン差動増幅器３
０Ａを活性化する。その後、時間Ｌ３でセンスアンプに
よってビットライン対Ｂ Ｌ／Ｂ Ｌのセンシング動作
が開始され、時間ｔ４で上記センスアンプのディスエイ
プルによって上記センシング動作が終了する。アレイエ
ネーブルパルスφＥＮＡは時間ｔ４でロウ状態にディス
エイプルされ、これによってメイン差動増幅器３０Ａは
ターンオフされる。一方、周辺回路は上記のセンシング
終了の後にもビットラインを等化するためにたくさんの
電流を消耗するので、周辺エネーブルパルスφＥＮＰは
ピントラインの等化の終了（時間ｔ５）時までハイ状態
を維持する。
第２図を参照すると、内部電源電圧１ ｎＶｃ ｃは下
記の式（１）のようになる。
記の式（１）のようになる。
ここで、Ｒ１９及びＲ２０ば各々トランジスターＭ１９
とＭ２ＯのＯＮ抵抗である。
とＭ２ＯのＯＮ抵抗である。
いま、パルスφＥＮＰ又はφＥＮＡによってメイン差動
増幅器３０が活性化されていると仮定し、第２図の回路
図の動作を説明する。
増幅器３０が活性化されていると仮定し、第２図の回路
図の動作を説明する。
内部電源電圧ＩｎＶｃｃが所定値以下に落ちると、比例
電圧Ｖｐは基準電圧以下に落ちる。そして、トランジス
ターＭＩＯとＭ１５のドレインの電位が上がり、これに
よってトランジスターＭ９とＭ１４のドレインの電位は
落ちる。これらのドレインの電位下降によってパワー素
子３２．３３はたくさんの電流を出力ライン４２に供給
し、これによって出力ライン４２の電位を式（１）に示
した内部電源電圧１ｎＶｃｃで回復させる。
電圧Ｖｐは基準電圧以下に落ちる。そして、トランジス
ターＭＩＯとＭ１５のドレインの電位が上がり、これに
よってトランジスターＭ９とＭ１４のドレインの電位は
落ちる。これらのドレインの電位下降によってパワー素
子３２．３３はたくさんの電流を出力ライン４２に供給
し、これによって出力ライン４２の電位を式（１）に示
した内部電源電圧１ｎＶｃｃで回復させる。
一方、過電流防止回路３４はパワー素子３２のゲート電
位が上記の所定値以下に落ちることを防止し、これによ
ってパワー素子３２の破壊を防止する。
位が上記の所定値以下に落ちることを防止し、これによ
ってパワー素子３２の破壊を防止する。
〈発明の効果〉
上述した本発明に係る電源供給電圧変換回路は周辺電源
回路のメイン電源部とアレイ電源回路のメイン電源部が
各々たくさんの電流を要求する時間に動作するため、電
流消耗を最少化することができる。又、周辺電源回路の
サブ電源部とアレイ電源回路のサブ電源部が各メイン電
源部と独立的に動作するため、大きい電流供給に起因す
る内部電源電圧の変動を最少化する利点がある。
回路のメイン電源部とアレイ電源回路のメイン電源部が
各々たくさんの電流を要求する時間に動作するため、電
流消耗を最少化することができる。又、周辺電源回路の
サブ電源部とアレイ電源回路のサブ電源部が各メイン電
源部と独立的に動作するため、大きい電流供給に起因す
る内部電源電圧の変動を最少化する利点がある。
第１図は本発明に係る電源供給電圧変換回路のブロック
図、 第２図は第１図の各ブロンクに対応する回路図、第３図
は本発明に係る電源供給電圧変換回路の動作タイミング
図、そして 第４図は従来の電源供給電圧変換回路の回路図である。 ２０Ａ −アレイ電源回路 １つ ２０Ｐ 周辺電源回路 ２２Ｍ −メイン電源部 ２２Ｓ −サブ電源部 ２６ − 除算器 ３０．３０Δ、３０Ｔ’ −メイン作動増幅器３１
．３１Ａ、３１Ｐ−’Ｊフ（Ｈ’ＪＩ増幅は：３２．３
２Ａ、３２Ｐ −メインパワー素子３３、３３Ａ、
３３１’ −サブ式ｌノー素子３４．３４Ａ、３４
Ｐ 過電流防止回路４０ − 基べ」電圧発
生器 ４２．４２八、４２Ｐ 出力ラインＶＲＥＦ
−基準電圧
図、 第２図は第１図の各ブロンクに対応する回路図、第３図
は本発明に係る電源供給電圧変換回路の動作タイミング
図、そして 第４図は従来の電源供給電圧変換回路の回路図である。 ２０Ａ −アレイ電源回路 １つ ２０Ｐ 周辺電源回路 ２２Ｍ −メイン電源部 ２２Ｓ −サブ電源部 ２６ − 除算器 ３０．３０Δ、３０Ｔ’ −メイン作動増幅器３１
．３１Ａ、３１Ｐ−’Ｊフ（Ｈ’ＪＩ増幅は：３２．３
２Ａ、３２Ｐ −メインパワー素子３３、３３Ａ、
３３１’ −サブ式ｌノー素子３４．３４Ａ、３４
Ｐ 過電流防止回路４０ − 基べ」電圧発
生器 ４２．４２八、４２Ｐ 出力ラインＶＲＥＦ
−基準電圧
Claims (5)
- （１）半導体メモリ装置の周辺回路とメモリアレイ回路
とに外部供給電圧より低い内部供給電圧を供給するため
の電源供給電圧変換回路において、一定の基準電圧を発
生するための基準電圧発生器と、 上記周辺回路とメモリアレイ回路とに各々上記内部供給
電圧を供給する周辺電源回路及びアレイ電源回路と、 周辺電源回路とアレイ電源回路との各々が内部供給電圧
に比例する比例電圧を発生する除算器と、所定パルスに
よって活性化され、比例電圧を基準電圧と比較するメイ
ン差動増幅器とメイン差動増幅器からの信号に応答して
内部電源電圧を提供するメインパワー素子を持つメイン
電源部と、常に活性化されており、比例電圧を基準電圧
と比較するサブ差動増幅器とサブ差動増幅器からの信号
に応答して内部電源電圧を提供するサブパワー素子を持
つサブ電源部と、 を持つことを特徴とする電源供給電圧変換回路。 - （２）メイン差動増幅器及びサブ差動増幅器はシングル
エンド差動増幅器であり、各パワー素子は対応する差動
増幅器の出力と接続されたゲートと外部電源電圧と接続
されたドレインと、内部電源電圧を提供するソースを持
つＭＯＳＦＥＴトランジスターであることを特徴とする
請求項（１）記載の電源供給電圧変換回路。 - （３）所定パルスは、 ■によってエネーブルされ、ビットライン の等化時までエネーブルされる第１パルスと、ワードラ
インのエネーブルからセンスアンプのセンシング動作の
終了時までエネーブルされる第２パルス であることを特徴とする請求項（１）記載の電源供給電
圧変換回路。 - （４）メイン差動増幅器とメインパワー素子との間にメ
インパワー素子の破壊を防止するための過電流防止回路
が接続されることを特徴とする請求項（１）記載の電源
供給電圧変換回路。 - （５）外部供給電圧より低い内部供給電圧を発生するた
めの電源供給電圧変換回路において、一定の基準電圧を
発生するための基準電圧発生器と、 上記内部供給電圧を伝達するための導体の出力ラインと
、 出力ライン上の内部供給電圧に比例する比例電圧を発生
する手段と、 所定パルスによって活性化され、比例電圧を基準電圧と
比較するための第１差動増幅器とこの第１差動増幅器の
出力信号に応答して上記内部供給電圧を提供する第１パ
ワー素子を持つ第１電源部と、 常に活性化されており、比例電圧を基準電圧と比較する
ための第２差動増幅器とこの第２差動増幅器の出力信号
に応答して上記内部供給電圧を提供する第２パワー素子
を持つ第２電源部と、から構成することを特徴とする電
源供給電圧変換回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR89-5792 | 1989-05-01 | ||
| KR1019890005792A KR910005599B1 (ko) | 1989-05-01 | 1989-05-01 | 고밀도 반도체 메모리장치의 전원 공급전압 변환회로 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02302990A true JPH02302990A (ja) | 1990-12-14 |
| JPH079754B2 JPH079754B2 (ja) | 1995-02-01 |
Family
ID=19285798
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1200417A Expired - Lifetime JPH079754B2 (ja) | 1989-05-01 | 1989-08-03 | 電源供給電圧変換回路 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US5144585A (ja) |
| JP (1) | JPH079754B2 (ja) |
| KR (1) | KR910005599B1 (ja) |
| DE (1) | DE3923632A1 (ja) |
| FR (1) | FR2647250B1 (ja) |
| GB (1) | GB2231177B (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04370963A (ja) * | 1991-06-20 | 1992-12-24 | Mitsubishi Electric Corp | 半導体装置 |
| JPH06187780A (ja) * | 1991-10-16 | 1994-07-08 | Samsung Electron Co Ltd | 半導体メモリー装置の内部電源電圧供給装置 |
| JP2007134624A (ja) * | 2005-11-14 | 2007-05-31 | Nec Electronics Corp | 半導体集積回路 |
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|---|---|---|---|---|
| US5300765A (en) * | 1990-03-19 | 1994-04-05 | Mitsubishi Denki Kabushiki Kaisha | Memory card with latch-up protection |
| JP2981263B2 (ja) * | 1990-08-03 | 1999-11-22 | 富士通株式会社 | 半導体記憶装置 |
| KR920010633A (ko) * | 1990-11-30 | 1992-06-26 | 김광호 | 반도체 메모리 장치의 기준전압 발생회로 |
| KR940003406B1 (ko) * | 1991-06-12 | 1994-04-21 | 삼성전자 주식회사 | 내부 전원전압 발생회로 |
| JP3076097B2 (ja) * | 1991-08-26 | 2000-08-14 | 日本電気株式会社 | 基準電位発生回路 |
| JP2870312B2 (ja) * | 1992-07-28 | 1999-03-17 | 日本電気株式会社 | 半導体メモリ回路の調整方法 |
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| EP0594162B1 (en) * | 1992-10-22 | 1998-07-01 | United Memories, Inc. | Wide range power supply for integrated circuits |
| US5721875A (en) * | 1993-11-12 | 1998-02-24 | Intel Corporation | I/O transceiver having a pulsed latch receiver circuit |
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| JP3707888B2 (ja) * | 1996-02-01 | 2005-10-19 | 株式会社日立製作所 | 半導体回路 |
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| CN102590611B (zh) * | 2012-03-16 | 2014-04-16 | 钜泉光电科技(上海)股份有限公司 | 避免显示异常的方法、调节系统及电表 |
| KR102246878B1 (ko) * | 2014-05-29 | 2021-04-30 | 삼성전자 주식회사 | 반도체 메모리 장치, 이를 포함하는 메모리 모듈, 및 이를 포함하는 메모리 시스템 |
| JP2019012949A (ja) * | 2017-06-30 | 2019-01-24 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
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-
1989
- 1989-05-01 KR KR1019890005792A patent/KR910005599B1/ko not_active IP Right Cessation
- 1989-05-31 US US07/359,127 patent/US5144585A/en not_active Expired - Lifetime
- 1989-06-23 FR FR898908370A patent/FR2647250B1/fr not_active Expired - Lifetime
- 1989-07-17 DE DE3923632A patent/DE3923632A1/de active Granted
- 1989-08-03 JP JP1200417A patent/JPH079754B2/ja not_active Expired - Lifetime
- 1989-11-14 GB GB8925681A patent/GB2231177B/en not_active Expired - Lifetime
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| JP2007134624A (ja) * | 2005-11-14 | 2007-05-31 | Nec Electronics Corp | 半導体集積回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| GB8925681D0 (en) | 1990-01-04 |
| KR900019019A (ko) | 1990-12-22 |
| DE3923632A1 (de) | 1990-11-15 |
| GB2231177A (en) | 1990-11-07 |
| KR910005599B1 (ko) | 1991-07-31 |
| FR2647250A1 (fr) | 1990-11-23 |
| US5144585A (en) | 1992-09-01 |
| JPH079754B2 (ja) | 1995-02-01 |
| GB2231177B (en) | 1993-06-16 |
| FR2647250B1 (fr) | 1994-09-16 |
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|---|---|---|---|
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