KR930006621B1 - 반도체 메모리 장치의 센스앰프 제어회로 - Google Patents

반도체 메모리 장치의 센스앰프 제어회로 Download PDF

Info

Publication number
KR930006621B1
KR930006621B1 KR1019900012901A KR900012901A KR930006621B1 KR 930006621 B1 KR930006621 B1 KR 930006621B1 KR 1019900012901 A KR1019900012901 A KR 1019900012901A KR 900012901 A KR900012901 A KR 900012901A KR 930006621 B1 KR930006621 B1 KR 930006621B1
Authority
KR
South Korea
Prior art keywords
mos transistor
mos
transistors
unit
sense amplifier
Prior art date
Application number
KR1019900012901A
Other languages
English (en)
Other versions
KR920005149A (ko
Inventor
황홍선
Original Assignee
삼성전자 주식회사
김광호
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자 주식회사, 김광호 filed Critical 삼성전자 주식회사
Priority to KR1019900012901A priority Critical patent/KR930006621B1/ko
Publication of KR920005149A publication Critical patent/KR920005149A/ko
Application granted granted Critical
Publication of KR930006621B1 publication Critical patent/KR930006621B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)

Abstract

내용 없음.

Description

반도체 메모리 장치의 센스앰프 제어회로
제1도는 종래의 센스앰프 제어회로도.
제2도는 종래의 센스앰프 제어회로의 주요부분 파형도.
제3도는 종래의 센스앰프 제어회로의 전압 특성도.
제4도는 이 발명에 따른 센스앰프 제어회로도.
제5도는 이 발명에 따른 센스앰프 제어회로의 주요부분 파형도.
제6도는 이 발명에 따른 센스앰프 제어회로의 전압 특성도이다.
* 도면의 주요부분에 대한 부호의 설명
10 : N-MOS트랜지스터 센싱부 20 : P-MOS트랜지스터 센싱부
30 : 레벨 변환부 40 : 비교부
50 : 트리거부 60 : 바이어스부
N1~N11 : NMOS트랜지스터 P1~P11 : P-MOS트랜지스터
SAMP : 샌스앰프
이 발명은 반도체 메모리 장치의 센스 앰프 동작시 Bit-line의 Active Restore Voltage를 MiGB Vcc영역에서 일정 전압으로 Clamp시켜 Power Noise를 줄여주며 메모리 Cell Device 특성을 양호하게 하는 센스앰프 제어회로에 관한 것이다.,
센스앰프는 입력신호의 전압 또는 전류레벨을 검출한 다음 이것을 증폭하는 회로을 양호하게 하는 센스앰프 제어회로에 관한 것이다.
센스앰프는 입력신호의 전압 또는 전류레벨을 검출한 다음 이것을 증폭하는 회로앰프를 제어하는 종래의 센스앰프 제어회로도로서, 제2도와 같이 로우레벨의 로우 어드레스신호(RAS)신호가 반도체 메모리 장치에 입력되면, 일정지연시간이 경과된후 하이레벨의 N-MOS트랜지스터 센스앰프 구동신호(이하 N-S/A구동신호라 한다)(φNSA)가 N-MOS트랜지스터 센싱부(10)에 인가된다. 따라서, 상기 MOS트랜지스터 센싱부(10)에 구성되는 N-MOS트랜지스터(N9,N10)들은 구동되어 센싱 인에이블 라인(SAN)을 로우레벨 상태로 하므로서 센스앰프(SAMP)를 구성하는 N-MOS트랜지스터(N11), (N12)에 전위차를 발생시켜 제2도의 신호(P2)와 같이 비트라인(B/L바)의 전압을 하강시키게 된다.
그리고 상기 φNSA 구동신호가 하이레벨 상태로 된후, 일정지연시간이 경과되면, P-MOS 트랜지스터 구동신호(이하 P-S/A 구동신호라 한다)(φPSA)가 하이레벨 상태로 된다. 그리고, 하이레벨의 P-S/A구동신호는 (φPSA)는 인버터(12)에 의해서, 반전되어 신호(P1)와 같이 로우레벨 상태로, P-MOS 트랜지스터 센싱부(20), (P10,P11)에 인가된다.
따라서, 상기 P-MOS트랜지스터(P10), (P11)는 구동되어 상기 센스앰프부(20)를 구성하는 P-MOS트랜지스터(P12), (P13)에 전위차를 발생시켜 제2도의 신호(P2)와 같이 비트라인(B/L)의 전압을 상승시키게 되는 것이엇다.
이때, 이러한 종래의 센스앰프 제어회로는 P-S/A 구동신호(φPSA)가 인버터(12)에 의해서 반전되므로, 완전한 로우레벨 상태로 상기 P-MOS트랜지스터(P10), (P11)에 인가되므로 상기 P-MOS트랜지스터(P10), (P11)는 완전한 온상태가 되어 외부전압(VCC)을 그대로 상기 P-MOS 센스 앰프 트랜지스터(P12), (P13)에 인가한다. 따라서, 비트라인들에 연결되어 있는 메모리 셀에 외부전압(Vcc)에 그대로 인가된다.
이러한 특성은 제3도에 상기 외부전압(VCC)과, 노드(SAP)에 걸리는 전압과의 관계가 표현되었다.
그러나 반도체 메모리 장치의 메모리 용량이 고집적화 됨에 따라서 메모리 셀 트랜지스터들은 서브마이크로(sub-u)사이즈로 된다. 이때 이러한 서브마이크로 트랜지스터에 하이레벨의 외부전원(VCC)이 그대로 인가되면, 메모리 셀 디바이스의 특성이 왜곡되며, 라이프타임(Life Time)이 나빠져 수명이 짧아지는 문제점이 있었다. 종래의 센스앰프 제어회로의 또다른 문제점은 메모리 용량이 증가함에 따라서 전력소비가 커질뿐아니라 피크(Peak)전류가 증대하여 노이즈가 발생된다.
이 발명은 이러한 문제점을 해결하기 위한 것으로서, 이 발명의 목적은 센스앰프에 인가하는 외분전압을 일정기준전압과 차동증폭기를 이용하여 비교하므로서 센스앰프에 기준전압이상이 인가되는 것을 방지하는 센스앰프 제어회로를 제공하는데 있다.
이 발명의 또다른 목적은 센스앰프에 바이어스부를 연결하여 센스앰프에 인가되는 전압이 급격하게 변화되는 것을 방지하는 센스앰프를 제공하는데 있다.
이러한 목적을 달성하기 위한 이 발명의 특징은, P-MOS트랜지스터 및 N-MOS트랜지스터로 이루어진 다수의 센스앰프와 N-S/A구동신호(φNSA)를 입력으로 하여 상기 센스앰프의 N-MOS 트랜지스터를 구동시키는 N-MOS트랜지스터 센싱부와, P-S/A구동신호를 입력으로 하여 상기 센스앰프의 P-MOS트랜지스터를 구동시키는 P-MOS트랜지스터 센싱부와로 구성된 센스앰프 제어회로에 있어서, 상기 P-S/A구동신호(φPAS)의 레벨을 변화시키는 레벨 변환부와 ; 상기 레벨 변환부 및 P-MOS트랜지스터 센싱부에 연결되어, 상기 P-MOS트랜지스터 센싱부의 P-MOS 센스앰프 트랜지스터 센싱인에이블라인의 접압을 일정기준전압에 비교 제어하는 비교부와 ; 상기 비교부에 연결되어 상기 비교부의 출력을 반전트리거 시키는 트리거부와 ; 상기 트리거부에 연결되며, 상기 트리거부의 출력을 리니어하게 반전시키는 바이어스부와 ; 를 상기 P-MOS트랜지스터 센싱부에 연결하여 구성하는 센싱엠프 제어회로에 있다.
이하, 이 발명의 실시예를 첨부된 도면에 따라 상세히 설명한다.
제4도는 이 발명에 따른 센스앰프 제어회로도로서 P-MOS트랜지스터(P12), (P13) 및 N-MOS트랜지스터(N11), (N12)로 이루어진 다수의 센스앰프(SAMP)와, 상기 센스앰프(SAMP)에 구성되는 N-MOS트랜지스터(N11), (N12)의 구동을 제어하는 다수의 N-MOS트랜지스터(N9,N10...)로 이루어진 N-MOS트랜지스터 센싱부(10)와, 상기 센스앰프(SAMP)에 구성되는 P-MOS트랜지스터(P12), (P13)의 구동을 제어하는 다수의 P-MOS트랜지스터(P10,P11...)로 이루어진 P-MOS트랜지스터 센싱부(20)는 종래와 동일하게 이루어진다. 그리고, 이 발명에 따른 센스앰프 제어회로는 상기 P-MOS트랜지스터 센싱부(20)에 레벨 변환부(30), 비교부(40), 트리거부(50) 및 바이어스부(60)를 연결하여 이루어진다.
이를 더욱 구체적으로 설명하면, P-S/A 구동신호의 레벨을 변화시키는 레벨 변환부(30)는 P-S/A구동신호(φPSA)에 따라 구동하는 스위칭용 N-MOS트랜지스터(N1)를, 상기 N-MOS트랜지스터(N1)의 구동시 구동하는 P-MOS트랜지스터(P1)을 연결한다. 그리고 레벨 변환부(30)는 상기 P-S/A구동신호(φPSA)를 반전시키는 인버터(I1)를 스위칭용 N-MOS트랜지스터(N2)에 연결하고, 상기 N-MOS트랜지스터(N2)에 상기 N-MOS트랜지스터(N2)의 구동시 구동하는 스위칭용 P-MOS트랜지스터(P2)를 연결하여 이루어진다. 그리고 레벨 변환부(30)는 상기 노드(ND3)에 스위칭용 P-MOS트랜지스터(P3)를 연결하여, 상기 P-MOS트랜지스터(P3)는 노드(ND3) 상태에 따라 구동하여, 외부전압(Vcc)이 P-MOS트랜지스터의 드레인 측에 인가되도록 이루어진다.
그리고, 상기 레벨 변환부(30) 및 P-MOS트랜지스터 센싱부(20)에 연결되어 상기 P-MOS트랜지스터 센싱부(20)의 P-MOS트랜지스터 센싱인에이블라인(SAP)의 전압을 일정기준전압(VREF)과 비교하여 출력하는 비교부(40)는 상기 기준전압(VREF)을 입력으로 하는 전압 비교용 N-MOS트랜지스터(N3)와, 상기 P-MOS트랜지스터 센싱인에이블라인 전압을 입력으로 하는 전압 비교용 N-MOS트랜지스터(N4)에, 전류미러용 P-MOS트랜지스터(P4), (P5)를 연결한다. 이때, 비교부는 센싱 인에이블라인(SAP)전압이 기준전압(VRFF)이상 높아지는 것을 제한한다.
그리고 비교부(40)는 상기 N-MOS트랜지스터(N3), (N4)에 상기 P-S/A 구동신호(φPSA)에 따라 구동하는 정전류용 N-MOS트랜지스터(N5)를 연결하여 이루어진다.
그리고, 상기 비교부(40)에 연결되어 상기 비교부(40)의 출력을 반전트리거시키는 트리거부(50)는 상기 비교부(40)의 출력에 따라 구동하는 스위칭용 N-MOS트랜지스터(N6) 및 P-MOS트랜지스터(P6)를 연결하여 이루어진다.
그리고, 상기 트리거부(50)에 연결되어 상기 트리거부(50)의 출력을 리니어하게 반전시키는 바이어스부(60)는 상기 트리거부(50)의 출력에 따라 구동하는 P-MOS트랜지스터(P7) 및 N-MOS트랜지스터(N7)를 연결하고, 상기 N-MOS트랜지스터(N7)에 정전류용 N-MOS트랜지스터(N8)을 연결하여 이루어진다.
이때, 상기 N-MOS트랜지스터(N8)의 게이트측에는 상기 N-MOS트랜지스터(N8)가 포화영역에서 동작하게 하는 전압(VREF2)을 인가하여, 일정한 전류만을 도통하게 하여, 노드(ND4)의 출력을 제어하게한다.
그리고 바이어스부(60)는 상기 노드(ND4)에 전류공급용 P-MOS트랜지스터(P8)를 연결하고, 상기 P-MOS트랜지스터(8)의 게이트측에 상기 전압(VREF2)이 인가되도록 하여, 상기 P-MOS트랜지스터(P8)는 게이트와 드레인측의 전위차에 따라 구동하도록 이루어진다.
그리고, 바이어스부(60)는 상기 P-MOS트랜지스터(P8)에 연결되어 상기 P-MOS트랜지스터(P8)에 바이어스용으로 역할하는 P-MOS트랜지스터(P9)를 연결하여 이루어진다. 이때, P-MOS트랜지스터(P9)는 그 Gate가 drain에 연결되어 다이오드 트랜지스터로 작용한다.
이와같이 이루어진 이 발명에 따른 센스앰프 제어회로는 제5도와 같이 로우 어드레스 신호(RAS바)가 로우레벨 액티브 상태가 되면, 로우 어드레스 디코딩(Row Address Decording)에 의하여 임의의 Word line 이 선택되어 셀과 비트라인(B/L)의 챠지 샤링(Charge Sharing)시간을 거친후 N-S/A구동신호(φNSA)가 N-MOS트랜지스터 센싱부(10)에 인가된다.
따라서, 상기 N-MOS트랜지스터 센싱부(10)에 구성되는 N-MOS트랜지스터(N9), (N10)은 구동되어 센스앰프(SAMP)를 구성하는 N-MOS트랜지스터(N11), (N12)에 전위차를 발생시켜, 제6도의 비트라인 신호(P7)와 같이 비트라인(B/L바)의 전압을 하강시키게 된다.
그리고 상기 N-S/A 구동신호(φNSA)가 하이레벨 상태로 된후, 일정시간이 경과되면 P-S/A구동신호(φPSA)가 하이레벨 상태로 상기 레벨 변환부(30)에 입력된다.
따라서, 상기 N-MOS트랜지스터(N1) 및 P-MOS트랜지스터(P1)가 온상태로 되며, 상기 N-MOS트랜지스터(N2) 및 P-MOS트랜지스터(P2)가 오프상태가 되어 노드(Nd3)에는 신호(P3)와 같이 하이레벨 상태가 된다. 이때, 노드(ND3) 전압은 P-S/A 구동신호의 상태 전압 Level과 같거나 높은 전압(Vcc)의 상태가 된다.
이때, 상기 P-MOS트랜지스터(P3)의 게이트측에는 노드(Nd3)의 하이레벨 상태의 Vcc 전압이 인가되므로 상기 P-MOS트랜지스터(P3)는 오프상태가 되어, 전원(VCC)을 드레인측에 공급하는 것을 중단한다. 이때, 상기 비교부(40)는 상기 기준전압(VREF)과, 상기 P-MOS트랜지스터 센싱 인에이블라인(SAP)의 전압을 비교하나, 이때의 상기 P-MOS트랜지스터 센싱인에이블라인(SAP)의 전압은 제6도의 SAP와 같이 기준전압(VREF)보다 낮은 상태이므로, 차동 비교부(40)의 N-MOS트랜지스터(N3)가 N-MOS트랜지스터(N4)보다 턴온정도가 강하게 되어 전압은, 노드(ND1) 신호(P4)와 같이 리니어하게 로우레벨 상태가 된다.
따라서, 트리거부(50)의 P-MOS트랜지스터(P6)는 턴온상태가 되고, N-MOS트랜지스터(N6)는 오프상태가 되어, 노드(ND2)는 신호(P5)와 같이 하이레벨 상태가 된다.
그리고 이러한 노드(ND2)의 하이레벨 전위는 바이어스부(60)의 P-MOS트랜지스터(P7)를 오프상태로 하고, N-MOS트랜지스터(N7)를 온상태로 하므로서 노드(ND4)에 축적된 전하는 상기 N-MOS트랜지스터(N7), (N8)를 통해 접지로 흐르게 되나, 상기 N-MOS트랜지스터(N8)는 일정한 전류만을 흐르는 상태이고, 상기 노드(ND4)의 레벨 상태에 따라, 상기 P-MOS트랜지스터(P8) 역시 구동되어, 미량의 전류를 공급하므로 상기 노드(ND4)는 신호(P6)와 같이 리니어하게 로우레벨 상태가 된다.
따라서, 상기 노드(ND4)에 연결된 P-MOS트랜지스터(P10,P11)의 게이트에 점차적인 로우레벨 상태가 인가되므로, 상기 P-MOS트랜지스터(P10), (P11)의 전도도가 증가하여, 제5도에 도시한 신호(P7)와 같이 P-MOS센스앰프 트랜지스터 센싱인에이블라인(SAP)의 전위가 증가하고 이에따라, 비트라인(B/L)의 전위가 증가한다.
이때, 상기 P-MOS센스앰프 트랜지스터 센싱인에이블라인(SAP)의 전위가 증가함에 따라서, 상기 비교부(40)의 트랜지스터(N4)가 점점 온 상태로 되어 트랜지스터(N4)의 gate전압이 낮아지므로 노드(ND1)전위는 점차로 증가하게 되며, 상기 P-MOS센스앰프 트랜지스터 센싱인에이블라인(SAP)이 기준전압(VREF)의 전위에 이르면 상기 노드(ND1)는 하이레벨 상태에 가까워 진다.
따라서, 상기 트리거부(50)의 N-MOS트랜지스터(N6)가 구동되어, 노드(ND2)에는 로우레벨 상태의 전위가 인가되며, 이에따라, 상기 바이어스부(60)의 N-MOS트랜지스터(N7)가 오프되고 P-MOS트랜지스터(P7)가 구동되어, 상기 노드(ND4)에 전하를 공급하게 된다.
이때, 상기 노드(ND4)는 하이레벨 상태이므로 P-MOS트랜지스터(P10,P11)는 오프상태로 되어 상기 P-MOS트랜지스터 센싱 인에이블라인(SAP)은 기준전압(VREF)이상의 전압상태로 되지 않는다.
즉, 이 발명은 상기 P-MOS트랜지스터 센싱 인에이블라인(SAP)의 전압이 기준전압(VREF)과 비교부(40)에서 비교되어, 제6도와 같이 상기 P-MOS트랜지스터 센싱 인에이블라인(SAP)의 전압을 일정전압(VREF)이상되는 것을 방지할 뿐만 아니라 바이어스부(60)를 이용하여, 상기 P-MOS트랜지스터 센싱 인에이블라인(SAP)의 급격한 전압의 변화를 방지하는 것이다.
이와같이 이 발명은 P-MOS트랜지스터 센싱 인에이블라인에 고전압이 인가되는 것을 방지하고 급격한 전압변화를 예방하여, 피크 컬런트를 감소시켜 Power Noise를 감소시키며 메모리 셀 디바이스특성을 양호하게 하여, 라이프타임의 증가가 가능하고, 전력을 절약할 수 있는 효과가 있다.

Claims (5)

  1. P-MOS트랜지스터(P12), (P13) 및 NMOS트랜지스터(N11), (N12)로 이루어진 다수의 센스앰프(SAMP)와, N-S/A구동신호(φNSA)를 입력으로 하여 상기 센스앰프(SAMP)의 N-MOS트랜지스터(N11), (N12)를 구동시키는 N-MOS트랜지스터 센싱부(10)와, P-S/A 구동신호(φPSA)를 입력으로 하여 상기 센스앰프(SAMP)의 P-MOS트랜지스터(P12), (P13)를 구동시키는 P-MOS트랜지스터 센싱부(20)와로 구성된 센스앰프 제어회로에 있어서, 상기 P-S/A구동신호의 레벨을 변화시키는 레벨 변환부(30)와 ; 상기 레벨 변환부(30) 및 P-MOS트랜지스터 센싱부(20)에 연결되어, 상기 P-MOS트랜지스터 센싱부(20)의 P-MOS트랜지스터 센싱 인에이블라인(SAP)의 전압을 일정기준전압(VREF)에 비교하는 비교부(40)와 ; 비교부(40)에 연결되어, 상기 비교부(40)의 출력을 반전트리거시키는 트리거부(50)와 ; 상기 트리거부(50)에 연결되어, 상기 트리거부(50)의 출력을 리니어하게 반전시키는 바이어스부(60)와 ; 를 상기 P-MOS트랜지스터 센싱부(20)에 연결하여 구성하는 것을 특징으로 하는 센스앰프 제어회로.
  2. 제1항에 있어서, 상기 레벨 변환부(30)는, 상기 P-S/A 구동신호(φPSA)에 따라 구동하는 NMOS트랜지스터(N1)와, 상기 P-S/A 구동신호(φPSA)를 반전시키는 인버터(I1)와, 상기 인버터(I1)의 출력에 따라 구동하는 NMOS트랜지스터(N2)와, 상기 N-MOS트랜지스터(N1), (N2)에 연결되어, 상기 N-MOS트랜지스터(N1)의 구동시 구동하여 상기 NMOS트랜지스터(N2)에 전류를 공급하는 P-MOS트랜지스터(P1)와, 상기 N-MOS트랜지스터(N1), (N2)에 연결되어, 상기 N-MOS트랜지스터(N2)의 구동에 따라 구동하여 상기 N-MOS트랜지스터(N1)에 전류를 공급하는 P-MOS트랜지스터(P2)와, 상기 N-MOS트랜지스터(N2)와 P-MOS트랜지스터(P1) 연결되어, 상기 NMOS트랜지스터(N2)와의 P-MOS트랜지스터(P1)구동에 따라 구동하는 P-MOS트랜지스터(P3)와, 로 구성된 센스앰프 제어회로.
  3. 제1항에 있어서, 상기 비교부(40)는, 기준전압(VREF)에 따라 구동하는 전압 비교용 N-MOS트랜지스터(N3)와, 상기 P-MOS트랜지스터 센싱부(20)에 연결되어, 상기 P-MOS트랜지스터 센싱 인에이블라인(SAP)에 전압에 따라 구동하는 전압비교용 N-MOS트랜지스터(N4)와, 상기 N-MOS트랜지스터(N3), (N4)에 연결되어, 전류를 공급하는 전류미터용 P-MOS트랜지스터(P4), (P5)와, 상기 레벨 변환부(30) 및 상기 N-MOS트랜지스터(N3), (N4)에 연결되어 상기 P-S/A 구동신호(φSA)에 따라 구동하여, 일정전류만을 출력하는 정전류용 N-MOS트랜지스터(N5)와, 로 구성된 센스앰프 제어회로.
  4. 제1항에 있어서, 상기 트리거부(50)는, 상기 비교부(40)에 연결되어, 상기 P-MOS트랜지스터(P3)와 역구동하는 P-MOS트랜지스터(P6)와 상기 P-MOS트랜지스터(P3), (P6)에 연결되어 상기 P-MOS트랜지스터(P3)의 구동시 구동하는 N-MOS트랜지스터(N6)와, 로 구성된 센스앰프 제어회로.
  5. 제1항에 있어서, 상기 바이어스부(60)는, 상기 트리거부(50)출력에 연결되어, 상기 P-MOS트랜지스터(P6)와 역구동하는 P-MOS트랜지스터(P7)와, 상기 P-MOS트랜지스터(P6), (P7)에 연결되며, 상기 P-MOS트랜지스터(P6)의 구동에 따라 구동하는 N-MOS트랜지스터(N7)와, 상기 N-MOS트랜지스터(N7)에 연결되며, 포화영역에서 동작하여, 상기 N-MOS트랜지스터(P7)의 출력을 제어하는 N-MOS트랜지스터(N8)와, 상기 N-MOS트랜지스터(N7)(N8)에 연결되어, 상기 N-MOS트랜지스터(N7)의 구동에 따라 구동되는 P-MOS트랜지스터(P8)와, 상기 P-MOS트랜지스터(P8)에 연결되며, 상기 P-MOS트랜지스터(P8)에 일정전류를 공급하는 P-MOS트랜지스터(P9)와, 로 구성된 센스앰프 제어회로.
KR1019900012901A 1990-08-18 1990-08-18 반도체 메모리 장치의 센스앰프 제어회로 KR930006621B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019900012901A KR930006621B1 (ko) 1990-08-18 1990-08-18 반도체 메모리 장치의 센스앰프 제어회로

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019900012901A KR930006621B1 (ko) 1990-08-18 1990-08-18 반도체 메모리 장치의 센스앰프 제어회로

Publications (2)

Publication Number Publication Date
KR920005149A KR920005149A (ko) 1992-03-28
KR930006621B1 true KR930006621B1 (ko) 1993-07-21

Family

ID=19302581

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019900012901A KR930006621B1 (ko) 1990-08-18 1990-08-18 반도체 메모리 장치의 센스앰프 제어회로

Country Status (1)

Country Link
KR (1) KR930006621B1 (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3031298B2 (ja) * 1997-06-18 2000-04-10 日本電気株式会社 電流検出型センスアンプ
KR100403340B1 (ko) * 2001-06-30 2003-10-30 주식회사 하이닉스반도체 이피롬의 센스 앰프

Also Published As

Publication number Publication date
KR920005149A (ko) 1992-03-28

Similar Documents

Publication Publication Date Title
US6385127B1 (en) Synchronous semiconductor device and method for latching input signals
KR100467918B1 (ko) 낮은동작전압에서유효한전압변환회로를구비한반도체집적회로
US5949728A (en) High speed, noise immune, single ended sensing scheme for non-volatile memories
US5144585A (en) Supply voltage converter for high-density semiconductor memory device
US5663917A (en) Semiconductor circuit having MOS circuit for use in strong electric field
JP2007213637A (ja) 内部電源生成回路及びこれらを備えた半導体装置
JP3667700B2 (ja) 入力バッファ回路及び半導体記憶装置
US5555217A (en) Semiconductor memory device having presetting function sense amplifier
US5537066A (en) Flip-flop type amplifier circuit
JP2764576B2 (ja) 半導体メモリのセンスアンプ出力制御回路
US6344992B1 (en) SRAM operating with a reduced power dissipation
KR100318321B1 (ko) 반도체 메모리의 비트 라인 균등화 신호 제어회로
JPH0756752B2 (ja) 半導体メモリー装置のセンスアンプ制御回路
US5519662A (en) Semiconductor memory device
JP2756797B2 (ja) Ｆｅｔセンス・アンプ
JP3805802B2 (ja) 半導体メモリ装置のデータ出力回路
KR930006621B1 (ko) 반도체 메모리 장치의 센스앰프 제어회로
KR100295301B1 (ko) 데이터비트의파괴없이입/출력마스킹기능을갖는반도체메모리장치
US6657909B2 (en) Memory sense amplifier
US6586986B2 (en) Circuit for generating internal power voltage in a semiconductor device
US6426657B1 (en) Sense-amplifying circuit
KR100282761B1 (ko) I/o 클램프 회로를 구비한 반도체 메모리 장치
KR0134747B1 (ko) 반도체 메모리 장치
US5565802A (en) Semiconductor device with differential amplifier operable at high speed
JP4068215B2 (ja) 昇圧回路

Legal Events

Date Code Title Description
A201 Request for examination
G160 Decision to publish patent application
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20060630

Year of fee payment: 14

LAPS Lapse due to unpaid annual fee