FR2647250A1 - Circuit de conversion de tension d'alimentation pour une memoire a semiconducteurs a densite elevee - Google Patents
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Abstract
L'invention concerne la technologie des mémoires à semiconducteurs. Un circuit de conversion de tension d'alimentation pour une mémoire comprend notamment un générateur de tension de référence 40, un circuit d'alimentation de circuits périphériques 20P et un circuit d'alimentation de circuits de réseau 20A, qui alimentent respectivement les circuits périphériques et les circuits de réseau de la mémoire. Chaque circuit d'alimentation comprend un diviseur qui produit une tension proportionnelle à la tension d'alimentation interne, un élément d'alimentation principal 22M et un élément d'alimentation secondaire 22S. Application aux mémoires à très haut niveau d'intégration.
Description
2647250O
1' La présente invention concerne de façon générale les circuits convertisseurs de tension, et elle porte plus particulièrement sur un circuit convertisseur de tension
d'alimentation prévu pour l'utilisation dans des disposi-
tifs de mémoire à semiconducteurs à haute densité et à di-
mensions réduites.
Des dispositifs de mémoire à semiconducteurs ré-
cents sont fréquemment constitués par des transistors mé-
tal-oxyde-semiconducteur (MOS) ayant une faible longueur effective de canal, de 1 pm, ou même moins, pour permettre d'atteindre une vitesse de fonctionnement élevée et pour augmenter le niveau d'intégration de la configuration de circuit. Du fait des électrons chauds qui résultent d'une telle réduction de taille dans les transistors MOS, la fiabilité de ces transistors se dégrade généralement. De ce fait, pour éviter une dégradation de la fiabilité de transistors MOS, se manifestant par exemple par un perçage du canal, il est nécessaire d'attaquer ces dispositifs avec une tension de source interne inférieure à la tension de source de 5 volts qu'on utilise habituellement pour une tension de source standard (ou tension de référence), ou une tension d'alimentation externe. En général, on utilise de tels transistors MOS à faible longueur de canal dans un circuit de réseau de mémoire d'un dispositif de mémoire vive dynamique (ou DRAM) comprenant des lignes de bit, des amplificateurs de lecture, des circuits de précharge de lignes de bit et des cellules de mémoire, et également dans ses dispositifs périphériques. Dans des dispositifs de mémoire vive dynamique, lorsque les lignes de bit sont préchargées dans le circuit de réseau de mémoire, un
courant instantané de valeur élevée circule vers le cir-
cuit de réseau de mémoire. Il en résulte qu'une variation
de la tension de source sous l'effet d'un tel courant af-
fecte le fonctionnement des circuits périphériques et au-
tres. Pour résoudre ces problèmes, on a utilisé de façon générale un système qui comporte sur la même puce, et de façon mutuellement indépendante, un circuit de conversion de tension de source pour des circuits de réseau de mémoire, et un autre circuit de conversion de tension de source pour des circuits périphériques. Cependant, un amplificateur séparateur de sortie est attaqué par une tension de source externe (habituellement 5 volts), pour garantir un niveau de sortie TTL (logique transistor-transistor) suffisant pour cet amplificateur. Une structure connue appartenant à
l'art antérieur, pour un tel circuit de conversion de ten-
sion d'alimentation, a été décrite dans le document IEEE Journal of Solid State, juin 1987, vol. SC-22, n 3, pages
437-440.
Dans la structure connue du document précité, deux circuits de conversion de tension d'alimentation pour un circuit de réseau de mémoire et un circuit périphérique,
sont constitués de la même manière. En considérant la fi-
gure 1, relative à l'art antérieur, on note que le circuit
de conversion de tension d'alimentation du réseau de mé-
moire comprend un générateur de tension de référence 10 qui est destiné à produire une tension de référence fixe
à partir d'une tension d'alimentation externe Vl, un tran-
sistor MOS de puissance Q1 qui est destiné à appliquer au circuit de réseau de mémoire une tension d'alimentation
interne V2 identique à la tension de référence, et un am-
plificateur différentiel de type miroir de courant, 12, qui est destiné à comparer la tension de référence avec la
tension d'alimentation interne, et à commander le conduc-
tion du transistor MOS de puissance Q1, de façon à rendre la tension de référence identique à la tension d'alimentation
interne. L'amplificateur différentiel comprend un transis-
tor de charge Q3 qui est activé par une impulsion 0 au mo-
ment de la précharge des lignes de bit, et un autre tran-
sistor de charge Q2 qui est connecté en parallèle sur le transistor de charge Q3 et qui est maintenu au repos dans
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un état de conduction. Du fait que le courant qui circule
dans le transistor MOS de puissance Q1 présente un change-
ment abrupt au moment de la précharge des lignes de bit, on peut obtenir une réponse rapide en augmentant le courant qui circule dans l'amplificateur différentiel 12. La taille (rapport entre la largeur de canal et sa longueur) du transistor de charge Q3 est donc supérieure à celle de l'autre transistor de charge Q2. De plus, du fait que le transistor de charge Q2 reste toujours dans son état de conduction (état débloqué), on doit lui donner une taille aussi petite que possible dans le but de minimiser
le courant qu'il consomme dans un état d'attente. Cepen-
dant, pour améliorer le gain de l'amplificateur différen-
tiel 12, les transistors Q4-Q7 dans l'amplificateur diffé-
rentiel doivent fonctionner dans leurs régions de satura-
tion. De ce fait, comme les transistors Q4-Q7 sont conçus de façon à avoir une grande taille, en tenant compte de la
taille du transistor de charge Q3 qui passe à l'état dé-
bloqué au moment de la charge des lignes de bit et qui
consomme un courant élevé, on ne peut pas diminuer libre-
ment la taille du transistor de charge Q2, indépendamment de celle des transistors Q4-Q7. Il peut donc apparaître un problème qui consiste en ce que le courant qui est consommé dans le transistor de charge Q2 devient élevé dans son état
d'attente. En outre, le fait de réduire la taille du tran-
sistor de charge Q2 entraîne une diminution de la vitesse
de fonctionnement de ce transistor dans son état d'attente.
Un but de l'invention est donc de procurer un circuit de conversion de tension d'alimentation qui soit capable de réduire la consommation de courant à la valeur la plus faible possible, et d'atteindre une vitesse de
fonctionnement élevée.
Un autre but de l'invention est de procurer un circuit de conversion de tension d'alimentation capable de
minimiser la variation d'une tension d'alimentation inter-
ne, prévu pour l'utilisation dans un dispositif de mémoire
à semiconducteurs à haut niveau d'intégration.
Pour atteindre les buts indiqués ci-dessus, ainsi
que d'autres avantages de l'invention, le circuit de con-
version de tension d'alimentation, destiné à produire une tension d'alimentation interne inférieure à une tension d'alimentation externe, comprend: un générateur de tension de référence destiné à produire une tension de référence
constante; un circuit d'alimentation de circuits périphé-
riques, et un circuit d'alimentation de circuits de réseau,
destinés à appliquer respectivement la tension d'alimenta-
tion interne à des circuits périphériques et à des circuits de réseau;chacun des circuits d'alimentation de circuits
périphériques et de circuits de réseau comprenant: un di-
viseur qui produit une tension proportionnelle à la tension d'alimentation interne; un élément d'alimentation principal
comprenant un amplificateur différentiel principal qui com-
pare la tension proportionnelle avec la tension de référen-
ce, l'amplificateur différentiel principal étant activé par
une impulsion donnée, et un composant de puissance princi-
pal qui fournit la tension d'alimentation interne sous la
dépendance du signal de sortie de l'amplificateur diffé-
rentiel principal; et un élément d'alimentation secondaire qui comprend un amplificateur différentiel secondaire qui
compare la tension proportionnelle avec la tension de réfé-
rence, cet.amplificateur différentiel étant dans un état
d'activation constant, et un composant de puissance secon-
daire qui fournit la tension d'alimentation interne sous
la dépendance du signal de sortie de l'amplificateur diffé-
rentiel secondaire.
D'autres caractéristiques et avantages de l'in-
vention seront mieux compris à la lecture de la description
qui va suivre d'un mode de réalisation, donné à titre
d'exemple non limitatif. La suite de la description se ré-
f ère aux dessins annexés dans lesquels:
La figure 1 est un schéma d'un circuit de conver-
sion de tension d'alimentation connu; La figure 2 est un schéma synoptique d'un circuit destiné à convertir une tension d'alimentation, conforme à l'invention; La figure 3 est un schéma de circuit électrique d'un mode de réalisation préféré de la figure 2; et La figure 4 représente des diagrammes séquentiels d'impulsions de validation 0ENP et 0ENA qui sont utilisées
dans l'invention.
En considérant la figure 2, on note que le cir-
cuit de conversion de tension d'alimentation de l'invention
comprend un circuit d'alimentation de circuits périphéri-
ques 20P qui est destiné à appliquer une tension d'alimen-
tation interne InVcc à des circuits périphériques, par l'intermédiaire d'une ligne de sortie conductrice 42P, un circuit d'alimentation de circuits de réseau 20A qui est destiné à appliquer la tension d'alimentation interne
InVcc à des circuits de réseau de mémoire, par l'intermé-
diaire d'une ligne de sortie conductrice 42A, et un géné-
rateur de tension de référence 40 qui est destiné à appli-
quer une tension de référence constante VREF au circuit
d'alimentation de circuits périphériques, 20P, et au cir-
cuit d'alimentation de circuits de réseau, 20A. Chacun des
circuits parmi le circuit d'alimentation de circuits péri-
phériques, et le circuit d'alimentation de circuits de ré-
seau, comprend une alimentation principale 22M, une ali-
mentation secondaire 22S et un circuit de division 26 qui produit une tension Vp-qui est proportionnelle à la tension
d'alimentation interne InVcc.
L'alimentation principale 22M comprend un ampli-
ficateur différentiel principal 30P qui est activé par une
impulsion de validation de périphériques 0ENP, pour compa-
rer la tension de référence VREF du générateur de tension
de référence 14 avec la tension proportionnelle Vp du cir-
cuit de division 26, et pour amplifier la différence de tension entre elles, un composant de puissance principal 32P qui est destiné à produire une tension d'alimentation
interne constante InVcc inférieure à la tension d'alimen-
tation externe, sous la dépendance du signal de sortie de l'amplificateur différentiel principal, et un circuit de protection contre les surintensités 34P, qui est destiné à empêcher que le composant de puissance principal 32P ne
fasse circuler un courant trop élevé. De plus, l'alimenta-
tion secondaire 22S du circuit d'alimentation de circuits périphériques 20P comprend un amplificateur différentiel secondaire 31P, qui est dans un état d'activation constant, pour comparer la tension de référence VREF du générateur de tension de référence 40 avec la tension proportionnelle Vp du circuit de division 26, et pour amplifier la tension de différence entre elles, et un composant de puissance
secondaire 33P qui est destiné à fournir la tension d'ali-
mentation interne constante InVcc inférieure à la tension d'alimentation externe, sous la dépendance du signal de
sortie de l'amplificateur différentiel secondaire 31P.
D'autre part, l'alimentation principale 22M et l'alimenta-
tion secondaire 22S qui forment un seul circuit d'alimen-
tation de circuits de réseau 20A, ont pratiquement la même configuration que le circuit d'alimentation de circuits
périphériques 20P. La seule différence entre ces deux con-
figurations consiste en ce que les amplificateurs diffé-
rentiels principaux 30P et 30A sont respectivement activés par l'impulsion de validation de périphériques 0ENP et l'impulsion de validation de réseau 0ENA, et en ce que la largeur de canal du composant de puissance principal 32P est supérieure à celle du composant de puissance principal 32A. Dans des mémoires vives dynamiques, les circuits périphériques consomment un courant élevé (environ 50 mA pour une mémoire vive dynamique de 4 mégabits) pendant un intervalle de temps qui va de l'activation du signal
d'échantillonnage d'adresse de ligne (RAS) jusqu'à l'éga-
lisation des lignes de bit, après l'achèvement de la lec-
ture des lignes de bit, tandis qu'ils consomment générale-
ment un courant s'élevant jusqu'à dix fois cette valeur pendant un état d'attente, sauf pendant l'intervalle de temps mentionné ci-dessus. L'amplificateur différentiel
principal 30P du circuit d'alimentation de circuits péri-
phériques 20P est donc activé par l'impulsion de valida-
tion de périphériques 0ENP de l'intervalle de temps de consommation d'un courant élevé. Cependant, du fait que l'amplificateur différentiel secondaire 31P est toujours
dans un état d'activation, il fournit la tension d'alimen-
tation interne InVcc à son circuit périphérique, En utili-
sant indépendamment une telle alimentation principale 22M et une telle alimentation secondaire 22S, on obtient un
effet souhaitable consistant dans la diminution de la va-
riation de la tension d'alimentation interne en présence
d'une consommation de courant élevée.
D'autre part, les circuits de réseau ont une consommation de courant élevée (environ 200 mA pour une
mémoire vive dynamique de 4 mégabits) pour charger les li-
gnes de bit, depuis l'activation des lignes de mot jusqu'à l'achèvement de l'opération de lecture des lignes de bit,
après l'activation du signal RAS. L'alimentation principa-
le 22M du circuit d'alimentation de circuits de réseau 20A
est donc activée indépendamment pendant la période préci-
tée correspondant à la consommation d'un courant élevé. La
raison pour laquelle on utilise indépendamment l'alimenta-
tion secondaire 22S est la même que celle qui intervient dans le circuit d'alimentation de circuits périphériques P.
La figure 3 montre un schéma de circuit électri-
que qui correspond à un mode de réalisation préféré du circuit d'alimentation de circuits périphériques ou du circuit d'alimentation de circuits de réseau représentés
sur la figure 2, et on a utilisé les mêmes références numé-
riques pour désigner les mêmes éléments ou composants. La référence ExVcc désigne une tension d'alimentation externe (par exemple 5 volts) qui est appliquée par l'intermédiaire
d'une broche externe du dispositif de mémoire vive dynami-
que, et la référence Vss désigne un potentiel de référence
de masse.
Le générateur de tension de référence 40, cons-
titué par des transistors à effet de champ MOS (ou MOSFET) à canal P, M1M6, qui utilise une configuration classique, produit une tension de référence constante VREF (d'environ
1,6 volt). Le circuit de division 26 comprend des transis-
tors MOSFET à canal P, M19, M20 qui sont connectés en série entre une ligne de sortie 42 et la masse Vss. Chacun de ces
transistors M19, M20 est connecté en diode, et la résistan-
ce à l'état conducteur de ces transistors divise la tension d'alimentation interne InVcc par le rapport correspondant, pour fournir ainsi une tension Vp qui est proportionnelle
au rapport. Conformément au mode de réalisation de la pré-
sente invention, lorsqu'une tension d'alimentation interne normale InVcc doit être de 4 volts, les transistors M19,
M20 sont conçus de façon que la tension Vp ait la même va-
leur que la tension de référence VREF. On peut remplacer
ces transistors M19, M20 par des résistances correspondan-
tes.
L'amplificateur différentiel principal 30 com-
prend une charge active du type miroir de courant qui com-
porte des transistors MOSFET à canal P M7 et M8; des tran-
sistors d'entrée différentiels qui consistent en transis-
tors MOSFET à canal N, M9 et M10, dont les drains respec-
tifs sont connectés aux sorties du circuit miroir de cou-
rant, dont les grilles respectives sont connectées de fa-
çon à recevoir la tension de référence VREF et la tension proportionnelle Vp, et dont les sources sont connectées en commun; et un transistor de connexion au potentiel d'alimentation négatif, qui est constitué par un transistor MOSFET à canal N Mll, dont la grille est connectée de façon à recevoir l'impulsion OENP (ou OENA), dont.le drain est connecté à un point de connexion entre les transistors MOSFET M9 et M10, et dont la source est connectée à la
tension de référence Vss.
L'amplificateur différentiel secondaire 31 a une structure similaire à celle de l'amplificateur différentiel principal 30. Autrement dit, l'amplificateur différentiel secondaire 31 comprend une charge active du type miroir de courant qui comporte des transistors MOSFET à canal P M12 et M13; des transistors d'entrée différentiels consistant
en MOSFET à canal N M14 et M15 dont les grilles sont res-
pectivement connectées de façon à recevoir la tension de référence VREF et la tension proportionnelle Vp; et un transistor de connexion au potentiel d'alimentation négatif constitué par un transistor MOSFET à canal N M16, dont la
grille est connectée de façon à recevoir la tension de ré-
férence VREF et dont la source est également connectée de façon à recevoir la tension de référence de masse Vss. Du
fait que la grille de ce transistor de connexion au poten-
tiel d'alimentation négatif M16 est connectée de façon à
recevoir la tension de référence, l'amplificateur diffé-
rentiel secondaire 31 fonctionne toujours. Par conséquent,
chacun des amplificateurs différentiels principal et se-
condaire 30, 31 reçoit la tension de référence VREF et la tension proportionnelle Vp en tant que signaux d'entrée de différence, et ces amplificateurs fonctionnent à la manière d'amplificateurs différentiels à sortie dissymétrique dont
les signaux de sortie sont fournis par les drains des tran-
sistors M9 et M14. Les signaux de sortie des amplificateurs différentiels principal et secondaire respectifs, 30 et 31, sont respectivement appliques à une grille d'un transistor MOSFET à canal P M17 du composant de puissance principal 32 et à une grille d'un transistor MOSFET à canal P M18 du
composant de puissance secondaire 33, dont les drains sont.
respectivement connectés de façon à recevoir la tension
d'alimentation externe ExVcc et dont les sources sont res-
pectivement connectées à la ligne de sortie 42. Comme dé- crit ci-dessus, le transistor M17, qui fournit aux circuits périphériques ou aux circuits de réseau un courant élevé,
conformément au signal de sortie de l'amplificateur diffé-
rentiel principal 30, activé par l'impulsion OENP(ou 0ENA),
est conçu de préférence avec une largeur de canal supé-
rieure à celle du transistor M18, attaqué par l'amplifica-
teur différentiel secondaire 31, qui est dans un état d'ac-
tivation constant.
Le circuit de protection contre les surintensités 34 comprend un ensemble de transistors MOSFET à canal P M21-M24 connectés en diodes, qui sont branchés entre la
tension d'alimentation externe ExVcc et la grille du com-
posant de puissance principal 32, ce qui permet d'empêcher une destruction du composant de puissance principal 32 sous l'effet d'une surintensité dans ce dernier, par le fait que la tension de grille du composant de puissance principal 32
ne peut pas tomber au-dessous d'une valeur donnée (ExVcc -
4 VTH). La valeur de tension VTH est ici la valeur absolue
de la tension de seuil des transistors M21-M24.
La figure 4 montre des diagrammes séquentiels des impulsions de validation de périphériques et de réseaux, portant respectivement les désignations ENP et OENA, qui apparaissent dans le fonctionnement du circuit de la figure 3. En considérant les formes d'onde du dessin, on note que lorsque le signal RAS est activé et passe au niveau logique bas, l'impulsion de validation de périphériques OENP change d'état logique, en passant du niveau "BAS" au niveau "HAUT" à un instant tM. L'impulsion OENP au niveau logique haut
active l'amplificateur différentiel principal 30P du cir-
cuit d'alimentation de circuits périphériques. Cependant, l'impulsion de validation de réseaux 0ENA change d'état
logique et passe à l'état haut à un instant t2, par l'acti-
vation d'une impulsion 0WL qui active la ligne de mot, ce qui a pour effet d'activer l'amplificateur différentiel principal 30A du circuit d'alimentation de circuits de ré-
seau 20A. Ensuite, à partir d'un instant t3, l'amplifica-
teur de lecture commence à effectuer une opération de lec-
ture d'une paire de lignes de bit BL/BL, et l'opération de
lecture se termine à un instant t4, sous l'effet de la dé-
sactivation de l'amplificateur de lecture. L'impulsion de validation de réseaux OENA est désactivée et passe à l'état
logique bas à l'instant t4, ce qui met hors fonction l'am-
plificateur différentiel principal 30A. D'autre part, du fait que les circuits périphériques consomment un courant
élevé pour égaliser les lignes de bit, même après l'achè-
vement de l'opération de lecture, l'impulsion de validation
de périphériques 0ENP conserve son état logique haut jus-
qu'à l'achèvement de l'égalisation des lignes de bit (ins-
tant t5).
En considérant la figure 3, on note que la ten-
sion d'alimentation interne InVcc est donnée par la rela-
tion (1) ci-après: InVcc = VREF * (1 + R19/R20)... (1) dans laquelle R19 et R20 sont les résistances respectives
des transistors M19 et M20 dans l'état de conduction.
On va maintenant expliquer le fonctionnement du circuit de la figure 3, en supposant que l'amplificateur
différentiel 30 est activé par l'impulsion OENA ou OENB.
Lorsque la tension d'alimentation interne InVcc devient inférieure à une valeur fixée, la tension proportionnelle
Vp devient également inférieure à une tension de référence.
Dans ces conditions, les potentiels de tension de drain
des transistors M10 et M15 augmentent, tandis que les po-
tentiels de tension de drain des transistors M9 et M14
diminuent de façon correspondante. Sous l'effet de ces di-
minutions des potentiels de drain, les composants de puis-
sance 32, 33 fournissent un courant élevé à la ligne de sortie 42, ce qui a pour effet de rétablir le potentiel de la ligne de sortie 42 à la tension d'alimentation interne InVcc qui est définie par la relation (1) mentionnée ci- dessus. Le circuit de protection contre les surintensités
34 empêche le potentiel de grille du composant de puis-
sance 32 de descendre au-dessous d'une valeur donnée, ce
qui protège le composant de puissance 32 contre une des-
truction.
Comme le montre la description qui précède, le
circuit de conversion de tension d'alimentation de l'in-
vention permet d'obtenir une consommation de courant ré-
duite, du fait que les deux circuits d'alimentation prin-
cipaux pour les circuits d'alimentation de circuits péri-
phériques et de circuits de réseau, fonctionnent respecti-
vement pendant un intervalle de temps au cours duquel un courant élevé doit être fourni. De plus, du fait que les
circuits d'alimentation secondaires respectifs des cir-
cuits d'alimentation de circuits de périphériques et de
circuits de réseau fonctionnent d'une manière indépendan-
te des circuits d'alimentation principaux, on peut mini-
miser la variation de la tension d'alimentation interne
qui résulte de la fourniture d'un courant élevé.
La description qui précède ne montre qu'un mode
de réalisation préféré de l'invention. Il va de soi qu
l'homme de l'art pourra apporter de nombreuses modifica-
tions, sans sortir du cadre de l'invention qui n'est limi-
* té que par les revendications annexées.
47250
Claims (5)
1. Circuit destiné à convertir une tension d'alimentation pour fournir à des circuits périphériques et à des circuits de réseau d'un dispositif de mémoire à semiconducteurs une tension d'alimentation interne de va-
leur inférieure à une tension d'alimentation externe, ca-
ractérisé en ce qu'il comprend: un générateur de tension
de référence (40) destiné à produire une tension de réfé-
rence constante; un circuit d'alimentation de circuits
périphériques (20P) et un circuit d'alimentation de cir-
cuits de réseau (20A), destinés à fournir respectivement
la tension d'alimentation interne aux circuits périphéri-
ques et aux circuits de réseau; chacun des circuits d'alimentation de circuits périphériques et de circuits de réseau (20P, 20A) comprenant: un diviseur (26) qui
produit une tension proportionnelle à la tension d'ali-
mentation interne; un élément d'alimentation principal (22M), comprenant un amplificateur différentiel principal
(30P) qui compare la tension proportionnelle avec la ten-
sion de référence, cet amplificateur différentiel princi-
pal (30P) étant activé par une impulsion donnée, et un composant de puissance principal (32P) qui fournit la
tension d'alimentation interne sous la dépendance du si-
gnal de sortie de l'amplificateur différentiel principal
(30P); et un élément d'alimentation secondaire (22S) com-
prenant un amplificateur différentiel secondaire (31P) qui compare la tension proportionnelle avec la tension de référence, cet amplificateur différentiel (31P) étant dans un état d'activation constant, et un composant de
puissance secondaire (33P) qui fournit la tension d'ali-
mentation interne sous la dépendance du signal de sortie
de l'amplificateur différentiel secondaire (31P).
2. Circuit selon la revendication 1, caractéri-
sé en ce que les amplificateurs différentiels principal
et secondaire (30P, 31P) sont des amplificateurs diffé-
rentiels à sortie dissymétrique, et chacun des composants de puissance (32P, 33P) est un transistor à effet de champ MOS qui comporte une grille connectée à une sortie de
l'amplificateur différentiel correspondant, un drain con-
necté de façon à recevoir la tension d'alimentation exter- ne, et une source qui fournit la tension d'alimentation interne.
3. Circuit selon la revendication 1, caractérisé en ce que l'impulsion donnée (0ENP, OENA) est constituée par une première impulsion qui est activée par.un signal
d'échantillonnage d'adresse de ligne (RAS) jusqu'à l'éga-
lisation des lignes de bit, et par une seconde impulsion qui est activée depuis l'activation de la ligne de mot
jusqu'à l'achèvement de l'opération de lecture d'un ampli-
ficateur de lecture.
4. Circuit selon la revendication 1, caractérisé en ce qu'un circuit de protection contre les surintensités
(34P) est branché entre l'amplificateur différentiel prin-
cipal (30P) et le composant de puissance principal (32P),
pour éviter la destruction du composant de puissance prin-
cipal (32P).
5. Circuit de conversion de tension d'alimenta-
tion, destiné à produire une tension d'alimentation inter-
ne inférieure à une tension d'alimentation externe, carac-
térisé en ce qu'il comprend: un générateur de tension de référence (40) qui est destiné à produire une tension de référence constante; une ligne de sortie conductrice (42P,
42A) qui est destinée à transférer cette tension d'alimen-
tation interne; des moyens (26) destines à produire une
tension proportionnelle à la tension d'alimentation inter-
ne sur la ligne de sortie; un premier élément d'alimenta-
tion (22M), comportant un premier amplificateur différen-
tiel (30P) destiné à comparer la tension proportionnelle avec la tension de référence, ce premier amplificateur différentiel (30P) étant activé par une impulsion donnée,
2647 50
et un premier composant de puissance (32P) qui fournit la
tension d'alimentation interne sous la dépendance du si-
gnal de sortie du premier amplificateur différentiel (30P); et un second élément d'alimentation (22S), comportant un second amplificateur différentiel (31P) destiné à comparer la tension proportionnelle avec la tension de référence, ce second amplificateur différentiel (31P) étant dans un état d'activation constant, et un second composant de
puissance (33P) qui fournit la tension d'alimentation in-
terne sous la dépendance du signal de sortie du second
amplificateur différentiel (31P).
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