FR2584849A1 - Circuit tampon de sortie a semi-conducteurs a grille isolee par oxyde metallique, pour memoire rapide - Google Patents
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Abstract
DANS CE CIRCUIT, COMPRENANT DES TRANSISTORS MOS 25, 36 INTERCONNECTES DE FACON COMPLEMENTAIRE, L'UN A CANAL P L'AUTRE A CANAL N, UNE TENSION EST INDUITE SUR UNE INDUCTANCE DE CONNEXION 28 LORS DE LA CHARGE OU DE LA DECHARGE, PENDANT LA COMMUTATION DU CIRCUIT TAMPON, D'UNE CAPACITE DE CHARGE C. CETTE TENSION INDUITE CHANGE LE NIVEAU DU POTENTIEL DE LA MASSE OU DE LA TENSION D'ALIMENTATION, CE QUI PROVOQUE LA DEFORMATION DU SIGNAL DE LECTURE DE LA MEMOIRE. POUR Y REMEDIER, L'UN DES DEUX TRANSISTORS MOS, TRAVERSE PAR LE COURANT DE CHARGE OU DE DECHARGE DU CONDENSATEUR C, EST REMPLACE PAR DEUX TRANSISTORS MOS 36, 34, DE PLUS PETITE TAILLE, ET LE SIGNAL DE DONNEES A EST APPLIQUE DIRECTEMENT A L'UN 36 DE CES TRANSISTORS ET A TRAVERS UN ELEMENT A RETARD 32, 33 A L'AUTRE 34, DE SORTE QUE LA POINTE DE LA TENSION INDUITE EST ABAISSEE SANS AUGMENTATION DU TEMPS D'ACCES DE LA MEMOIRE.
Description
La présente invention concerne un circuit tampon de sortie et plus
particulièrement un circuit tampon de sortie pour une mémoire. Plus spécialement encore, l'invention concerne un circuit tampon de sortie, pour une mémoire, qui comprend une paire de transistors MOS qui sont interconnectés de façon
complémentaire et dont l'un au moins est divisé en deux transis-
tors MOS de plus petite taille, de manière que-la capacité de charge puisse être déchargée, pendant la commutation, suivant deux parcours, passant par les transistors MOS obtenus par la division et dont
l'un est retardé par rapport à l'autre.
Les mémoires à MOS sont largement utilisées comme
dispositifs de mémorisation dans les ordinateurs électroniques.
Une mémoire MOS possède un grand nombre de cellules de mémorisation formées de transistors MOS et qui sont disposées pour former une matrice de mémoire. L'information est inscrite dans la matrice, ou lue de la matrice, à l'aide d'adresses sélectionnées. Pour lire une quelconque information donnée des cellules de la mémoire, des adresses prédéterminées sont sélectionnées par un sélecteur et les données sont lues et transmises à travers un circuit tampon de sortie sous la commande d'un circuit de lecture/écriture. Le circuit tampon de sortie délivre des signaux de données conformément à un
signal de commande, par exemple un signal d'inhibition ou d'invali-
dation de sortie, qui est appliqué au circuit tampon de sortie à
travers un circuit logique.
Dans un circuit tampon de sortie du type mentionné au début, le signal de données et le signal d'inhibition de sortie sont appliqués à travers le circuit logique à chacune des grilles
d'une paire de transistors MOS interconnectés de façon complémen-
taire, l'un à canal P et l'autre à canal N, et le signal de données
est délivré par une sortie connectée à un point de jonction inter-
médiaire entre les deux drains des transistors MOS. La source d'un des deux transistors est reliée à une alimentation et la source de l'autre transistor est reliée à la masse à travers une inductance
de connexion créée par des connexions en aliminium et/ou des con-
nexions internes du circuit intégré et/ou des fils de branchement d'un dispositif de connexion. Un condensateur de charge, dont la capacité est déterminée par les caractéristiques de La mémoire à MOS, est relié à une borne de sortie de La mémoire. Lorsque le
condensateur de charge est chargé ou déchargé à travers L'induc-
tance de connexion, pendant les commutations du circuit tampon, une tension est inévitablement induite aux bornes de L'inductance de connexion. Cette tension induite change le potentiel de la tension de référence des autres circuits reliés à la matrice de mémoire. En particulier, lorsque plusieurs circuits tampon de sortie sont incorporés dans l'unité de mémoire, plusieurs tensions
sont induites simultanément et peuvent atteindre des valeurs rela-
tivement élevées, plusieurs centaines de millivolts par exemple
ou davantage.
D'un autre côté, comme les niveaux d'entrée des signaux de commande appliqués aux autres circuits sont déterminés par le niveau du TTL, c'està-dire par le niveau logique à la sortie du circuit logique formé d'un circuit transistor-transistor,
les signaux de commande sont déformés par la tension induite.
Il est possible de réduire la tension induite en diminuant la taille du transistor MOS, mais cela entraîne l'inconvénient sérieux que
le temps d'accès à la mémoire devient plus long.
La configuration du circuit tampon de sortie de l'art antérieur sera décrite plus en détail dans ce qui va suivre, en
référence aux dessins annexés et avant la description détaillée des
modes de réalisation préférés de l'invention.
Compte tenu des problèmes décrits ci-dessus, l'inven-
tion vise, en premier lieu, à procurer un circuit tampon de sortie permettant de réduire la tension induite apparaissant aux bornes de l'inductance de connexion lorsque le condensateur de charge est
chargé ou déchargé pendant les commutations du circuit tampon.
A cet effet, dans un circuit tampon de sortie com-
prenant un transistor MOS canal P et un transistor MOS canal N interconnectés de façon complémentaire, un signal de données lu de l'unité de mémoire est appliqué conjointement à chacune des grilles des deux transistors MOS de manière sélective, en réponse à une combinaison du signal de données et d'un signal d'inhibition de sortie par plusieurs éléments logiques. Le signal de données est délivré par une sortie reliée à un point de jonction intermédiaire
entre les deux drains des deux transistors MOS. Selon l'invention, -
un circuit tampon de sortie comme indiqué ci-dessus est caractérisé en ce que (a) l'un ou l'autre ou chacun des deux transistors MOS à canal P et à canal N, à travers duquel une charge électrique
d'un condensateur de charge connecté au point de jonction inter-
médiaire est chargée ou déchargée, est divisé ou, plus précisément, est remplacé par deux transistors MOS, un premier et un second, possédant chacun une plus petite taille que le transistor MOS qu'ils
remplacent et que (b) le signal de données est appliqué séLective-
ment et de façon directe à une grille du premier transistor MOS plus petit et à travers un circuit à retard à une grille du second
transistor MOS plus petit.
Avec le circuit selon l'invention, comme le courant de décharge ou de charge du condensateur de charge, passant par
l'inductance de connexion, est partagé pour circuler par deux che-
mins, avec un retard d'un courant partiel par rapport à l'autre, la valeur de crête et la pente de montée de la tension induite peuvent être réduites sans que cela s'accompagne d'une augmentation du temps d'accès de la mémoire. Il devient ainsi possible de résoudre efficacement le problème posé par les fluctuations du potentiel de référence du circuit de mémoire sous l'effet de la tension induite sur l'inductance de connexion et qui provoquent la déformation de la
forme d'onde du signal de données lu de l'unité de mémoire.
D'autres caractéristiques et avantages de l'invention
ressortiront plus clairement de la description qui va suivre de
plusieurs exemples de réalisation préférés mais nullement limitatifs, ainsi que des dessins annexes, sur lesquels: - la figure 1 est un schéma synoptique d'un exemple de la configuration d'une mémoire à MOS à laquelle un circuit tampon de sortie selon l'invention est applicable, servant à expliquer le cadre dans lequel se situe l'invention; - la figure 2 est le schéma synoptique d'un exempte d'un circuit tampon de sortie de l'art antérieur; - la figure 3 est un diagramme des temps de ifférents signaux du circuit de l'art antérieur représenté sur la figure 2; - la figure 4 est une représentation schématique iLlustrant Le niveau de La tension induite sur une inductance de connexion en comparaison avec une tension d'alimentation et des niveaux de TTL; - la figure 5 est le schéma synoptique d'un premier mode de réalisation d'un circuit tampon de sortie selon l'invention; - Les figures 6 A à H sont des diagrammes des temps de différents signaux dans Le circuit représenté sur la figure 5; - la figure 7 est Le schéma synoptique d'un deuxième mode de réaLisation du circuit tampon de sortie seLon L'invention; et - La figure 8 est un diagramme des temps de différents
signaux du circuit représenté sur la figure 7.
Pour faciLiter La compréhension de l'invention, on
décrira d'abord, en référence aux figures 1 à 4, une unité de mé-
moire avec un circuit tampon de sortie de l'art antérieur.
La figure I représente La configuration d'un système formant une unité de mémoire de L'art antérieur. La référence 10 y désigne une matrice de mémoire. Lorsqu'une adresse d'entrée est appliquée à des décodeurs 12 et 13, une ceLlule de mémoire (non représentée) à une adresse prédéterminée dans La matrice 10 est sélectionnée par les deux décodeurs et par un sélecteur 14 et les données inscrites dans cette cellule peuvent être Lues, à travers une borne 16 d'entrée/sortie (I/O), le sélecteur 14 et un circuit tampon de sortie 15. Un-circuit de commande d'entrée 17, connecté entre le sélecteur 14 et la borne 16 d'entrée/sortie, est commandé en mode Lecture ou en mode écriture par un circuit de commande R/W 18, ensemble avec Le circuit tampon de sortie 15. Sur La figure 1, Le
symbole WE désigne un signal d'autorisation d'écriture et Le sym-
bole CS désigne un signal de sélection de circuit intégré, appLi-
qués tous deux au circuit de commande R/W 18.
La figure 2 montre un exemple de réaLisation pratique
du circuit tampon de sortie 15.
Comme le montre cette figure, un signal de données est appliqué, à travers une borne d'entrée de données 20, à la fois à une borne d'entrée 21a d'une porte NON-ET 21 et à une borne d'entrée 22a d'une porte NOR 22. De plus, un signal de commande ou un signal d'invalidation de sortie (appelé ci-après "signal OD") est appliqué, depuis une borne d'entrée de signal de commande 23, d'une part directement à l'autre entrée 22b de la porte NOR 22
et d'autre part à travers un inverseur 24, c'est-à-dire indirec-
tement, à l'autre borne d'entrée 21b de la porte NON-ET 2. La sortie de La porte NON-ET 21 et La sortie de la
porte NOR 22 sont reliées respectivement aux grilles d'un transis-
tor MOS canal P 25 et d'un transistor MOS canal N 26 qui sont
interconnectés de façon complémentaire par Leurs drains respectifs.
La source du transistor MOS canal P 25 est reliée à une borne d'ali-
mentation 27, tandis que la source du transistor MOS canal N 26
est reliée à la masse à travers une inductance de connexion 28.
Les drains des transistors 25 et 26 sont reliés directement l'un
à l'autre et une borne de sortie 30 est reliée à un point de jonc-
tion intermédiaire entre les drains. Un condensateur C, dont la capacité est déterminée en fonction des caractéristiques de la mémoire à MOS, est relié à la borne de sortie 30. Plusieurs circuits tampons de sortie 15 comme celui montré sur la figure 2 sont prévus
sur la mémoire, selon le nombre de sorties de l'unité de mémoire.
L'inductance de connexion 28 est créée par des con-
nexions en aluminium et/ou des connexions internes du circuit inté-
gré et/ou des fils de branchement d'un dispositif de connexion. De plus, un circuit périphérique 19, constitué des deux décodeurs 12,
13, du sélecteur 14 et des deux circuits de commande 17, 18 repré-
sentés sur la figure 1, est également relié à la masse à travers
l'inductance 28.
Pour commencer, si le signal OD à la borne d'entrée 23 pour le signal de commande est au niveau logique 1, la sortie de l'inverseur 24 applique un O logique à l'autre entrée 21b de la porte NON-ET 21 et, quel que soit Le signal de données appliqué à l'entrée 21a de la porte NON-ET 21, la sortie de cette dernière est au niveau logique 1, de sorte que le transistor MOS canal P 25 est bloqué. A ce moment, puisque l'autre entrée 22b de la porte NOR 22 est également au niveau logique 1, quel que soit le signal de données appliqué à l'entrée 22a de la porte NOR 22, la sortie de cette dernière est au niveau logique O, si bien que le transistor MOS canal N 26 est égaLement maintenu bLoqué. Donc, Lorsque Le signal OD
est à 1, Le circuit tampon de sortie 15 de La figure 2 ne fonction-
nera pas.
Ainsi qu'il ressort de ce qui précède, la porte NON-ET 21 et la porte NOR 22 sont utilisées pour faire du circuit tampon
de sortie 15 un dispositif à trois états.
Ensuite, lorsque le signal OD sur la borne d'entrée 23 pour le signal de commande est au niveau logique O, si le signal de données sur la borne d'entrée 20 passe au niveau logique I ou
niveau haut, puisqu'un 1 est appliqué par la sortie de l'inver-
seur 24 à l'autre borne d'entrée 21b de la porte NON-ET 21, la sortie de cette dernière est au niveau logique O, ce qui rend le transistor MOS canal P 25 conducteur. Par ailleurs, Le signal logique appliqué à la borne d'entrée 22a de La porte NOR 22 passe
au niveau O ou niveau bas, ce qui provoque le blocage du transis-
tor MOS canal N 26. Donc, la borne de sortie 30 est reliée à la
borne d'alimentation 27 à travers le transistor 25, rendu conduc-
teur, de sorte que le condensateur C est chargé par un courant passant par ce transistor. La tension sur la borne de sortie 30 devient
ainsi égale à la tension d'alimentation VDD sur la borne 27.
Dans cette situation, comme le montre la figure 3A, si le signal de données a sur la borne d'entrée 20 passe de I à O, comme l'entrée 21a de la porte NON-ET 21 prend le niveau Logique O, le signal de sortie b de la porte NON-ET 21 prend le niveau Logique 1, comme représenté sur La figure 3B. De plus, comme les deux entrées 22a et 22b de la porte NOR 22 passent au niveau logique O, le signal de
sortie c de la porte NOR 22 passe au niveau logique 1, comme repré-
senté sur la figure 3C. De ce fait, le transistor 25 est bloqué et le transistor 26 est rendu conducteur, de sorte que la charge
électrique du condensateur C est déchargée à travers le transis-
tor 26 et l'inductance de connexion 28.
Le courant de décharge id ainsi produit induit sur l'inductance de connexion 28 une tension Vl dont l'amplitude L est définie par la formule suivante (1): Vl = L dt (i)..... (1) L (d) Comme on peut le voir sur La figure 3E, cette tension induite Vl est positive du côté du flanc de montée de l'impulsion
de courant id visible sur la figure 3D, ce qui provoque le change-
ment du potentiel du point de référence ou de la ligne reliée à la masse dans Le circuit périphérique 19. Dans une mémoire rapide, La durée de circulation At du courant id doit être aussi réduite que possible, pour ne pas dépasser quelques nanosecondes par exemple, afin de réduire autant que possible le temps d'accès. De plus, lorsque plusieurs circuits tampon de sortie comme celui représenté sur la figure 2 sont montés dans la mémoire, tous ces circuits peuvent se trouver simultanément
dans l'état de décharge décrit ci-dessus. Ceci peut avoir pour consé-
quence que la valeur de crête positive Vp de la tension induite Vl possède une valeur élevée, atteignant ou dépassant même plusieurs
centaines de millivolts par exemple.
D'un autre côté, comme les niveaux d'entrée des signaux de commande appliqués au circuit périphérique 19, tels que l'adresse d'entrée, le signal d'autorisation d'écriture WE, le signal de sélection de circuit intégré CS et ainsi de suite, sont déterminés par le niveau du TTL, voir la figure 4, si une tension induite V de valeur élevée, comme décrit cidessus, change le potentiel de masse du circuit périphérique 19, la tension d'entrée est décalée, en apparence, vers la plage inférieure du niveau haut (Hi) du TTL, ce qui pose donc le problème que la tension d'entrée change comme si l'adresse d'entrée avait été changée. Un détecteur de transition d'adresse (non représenté) entre alors en action, en court-circuitant ou en égalisant les bornes d'entrée différentielle d'un amplificateur de lecture (non représenté). Le probLème est donc que la forme d'onde d'un signal de lecture de données est
déformée.
Etant donné que le temps de circulation At du courant id est déterminé par le condensateur de charge C et par la capacité de commande du transistor MOS canal N 26, il est possible de réduire la tension induite Vl si la capacité de commande de courant peut être réduite, en diminuant la taiLLe du transistor MOS 26, u fait que le temps de circulation At du courant id est alors prolongé ou augmenté. Toutefois, il se pose alors le probLème sérieux, dans le cas d'une mémoire rapide, que le temps d'accès de la mémoire est accru. L'influence de l'inductance de connexion du côté de La masse, Lors de la décharge du condensateur de charge C, a été expliquée dans ce qui précède. Cependant, un phénomène semblable se produit également lorsque le condensateur C est chargé, au cas o l'inductance de connexion se trouve du côté alimentation, avec la conséquence que la tension induite sur La Ligne d'alimentation exerce alors une influence nuisible - en tant que bruit - sur la mémoire. En tenant compte de ce qui précède, un premier mode de réalisation du circuit tampon de sortie selon l'invention pour une unité de mémoire sera décrit ci-après en référence à la
figure 5.
Sur cette figure, les mêmes références ont été uti-
lisées pour les éléments ayant des fonctions semblables à celLes des éléments décrits relativement à la figure 2, et qui ne seront
pas décrits de nouveau de manière détaillée.
Sur la figure 5, un signal de données est appliqué
depuis une borne d'entrée de données 20 à une première borne d'en-
trée 31a d'une deuxième porte NOR 31 à travers deux inverseurs à retard 32 et 33 branchés en série, et est appliqué directement à une deuxième borne d'entrée 31b de la deuxième porte NOR 31. Une troisième borne d'entrée 31c de cette porte est connectée à la borne d'entrée 23 pour le signal de commande. La sortie de la deuxième porte NOR 31 est reliée à la grille G d'un transistor MOS
canal N 34. Un drain D et une source S de ce transistor sont con-
nectés respectivement à un drain et une source d'un transistor MOS canal N 36 qui est branché de la même manière que le transistor MOS canal N 26 de la figure 2. Les grandeurs des transistors 34 et 36 correspondent à peu près à 40 Z respectivement 60 Z de la grandeur du transistor MOS 26 de la figure 2. Par conséquent, ce dernier est en fait remplacé par les deux transistors MOS 34 et 36 de la figure 5, lesquels établissent deux trajets de décharge pour le condensateur C, comme expliqué en détail dans ce qui va suivre. Les éléments restants, autres que ceux décrits ci- dessus,
correspondent à ceux du circuit représenté sur la figure 2.
Le fonctionnement du circuit de la figure 5 est comme suit. Pour commencer, lorsque le signal OD sur la borne d'entrée 23 est au niveau logique 1, puisque la troisième entrée 31c de la deuxième porte NOR 31 est à 1, la sortie de cette porte est à O, quel que soit l'état logique sur les première et deuxième entrées 31a et 31b, de sorte que le transistor MOS canal N 34
est bloqué. A ce moment, comme dans la situation décrite précédem-
ment o les transistors MOS 25 et 26 étaient bloqués, la sortie
du circuit est effectivement inhibée.
Lorsque Le signal d'invalidation de sortie OD sur La borne d'entrée 23 pour le signal de commande passe ensuite au niveau logique O, si Le signal de données sur la borne d'entrée 20 passe à 1, la deuxième entrée 31b de la deuxième porte NOR 31 devient 1, de sorte que la sortie de cette porte passe à l'état logique O et que le transistor MOS canal N 34 est bloqué. La borne de sortie 30 est par conséquent relié à la borne d'alimentation 27 à travers le
transistor MOS 25, rendu conducteur, comme décrit pour les condi-
tions semblables en référence à la figure 2, si bien que le con-
densateur C est chargé et que la tension sur la borne 30 devient
égaleà la tension d'alimentation VDD sur la borne 27.
Dans cette situation, comme le montre la figure 6A, si le signal de données a sur la borne d'entrée 20 passe de 1 à O, le signal de sortie b de la porte NON-ET 21 prend le niveau logique 1, comme représenté sur la figure 6B, et Le signal de sortie c de la première porte NOR 21 passe également au niveau logique 1, comme le montre la figure 6C. Puisque la première entrée 31a de la deuxième porte NOR 31 est passée de 1 à 0, avec un retard prédéterminé par rapport à la deuxième entrée, c'est-à-dire le signal de données a visible sur la figure 6A, en raison du passage par les inverseurs à retard 32 et 33, le signal de sortie d de la deuxième porte NOR 31 est inversé, passant de O à 1, et est retardé d'un temps t par rapport au signal de sortie c de la première porte NOR 22 (figure 6C), comme le montre la figure 6D. En réponse à l'inversion du signal de données a, Le transistor MOS canal P 25 est bloqué et le transistor
MOS canal N 36 est rendu passant. Après le retard S, le transis-
tor MOS canal N 34 devient également conducteur.
De ce fait, la charge électrique du condensateur C est évacuée d'abord, partielLement, à travers le transistor 36, correspondant à 60 % environ de La taiLLe du transistor 26 du montage de la figure 2, ce qui donne une montée plus progressive de L'impuLsion de courant comparativement au circuit classique,
ainsi qu'on peut le voir sur la figure 6E, laquelle montre égale-
ment que le courant de décharge i36 passant par Le transistor 36 a pratiquement la même durée de circulation At1 mais une plus faible valeur de pointe i1 que le courant traversant le transistor 26
du montage classique.
Avec le retard r par rapport au transistor 36, le transistor 34 devient également actif dans le circuit de décharge
du condensateur C, alors que la tension aux bornes de ce condensa-
teur a déjà chuté dans une certaine mesure par rapport à la tension d'alimentation VDD, voir la figure 6F. Le transistor 34, dont la grandeur correspond à peu près à 40 % de la grandeur du transistor 26 dans le montage de l'art antérieur, est traversé par un courant de décharge i34 dont la valeur de pointe 12 est inférieure et dont
la durée de circulation At2 est plus courte que celles du courant i36.
Dans ce mode de réalisation, étant donné que le courant total i traversant l'inductance de connexion 28 est la s somme des courant i34 et i36 passant par les deux transistors 34 et 36, l'impulsion de courant total is possède le flanc avant et la valeur de pointe I1 du courant i36 circulant par le transistor MOS 36 de 60 %, voir la figure 6G. De plus, les intensités et les durées relatives des courants i34 et i36 sont déterminées de manière que le courant total is possède une durée de circulation At3 qui est seulement un peu plus longue que la durée de circulation At du courant id dans le montage classique. De plus, l'intégrale des courants i34 et i36 est égale à celle du courant id dans le circuit conventionnel. En d'autres termes, les tailles des deux transistors MOS à canal N 34 et 36 sont déterminées comme décrit dans ce qui précède et le temps de retard des inverseurs 32 et 33 est en outre fixé,
par exemple, à 2 nanosecondes.
Selon l'invention, ainsi qu'il a été décrit ci-
dessus, comme les transistors 36 et 34 font passer le courant de décharge du condensateur C par deux trajets et comme l'un des transistors est rendu conducteur après un retard adéquat par rapport à l'autre, il devient possible de réduire la valeur de crête V1 de la tension induite VL sur l'inductance de connexion 28, sous l'effet du courant de décharge, à 75 % de la valeur de crête dans le circuit classique, en augmentant de peu seulement la durée
de circulation du courant de décharge, de sorte qu'il n'y a pra-
tiquement pas d'effet nuisible sur le temps d'accès.
En outre, comme l'intégrale du courant de décharge is dans ce premier mode de réalisation est égale à celle du montage classique, il est possible de maintenir l'intensité du composant de courant continu dans Le courant absorbé à la même valeur qu'avec le montage classique lorsque le signal de sortie du TTL est bas, ce qui correspond à Lo sur la figure 4, o Th indique un niveau de seuil. Un autre mode de réalisation du circuit tampon de sortie pour une mémoire selon l'invention sera décrit dans ce qui
va suivre en référence aux figures 7 et 8. Ce deuxième mode de réa-
lisation utilise les mêmes références que celles utilisées sur la figure 5 pour des éléments semblables, lesquels ne seront pas
décrits une nouvelle fois.
Sur la figure 7, un signal de données est appliqué
depuis une borne d'entrée de données 20 à une première borne d'en-
trée 41a d'une première porte NON-ET 41 à travers deux inverseurs 32, 33 branchés en série, ainsi que, de façon directe, à une deuxième
borne d'entrée 41b de cette même porte. Une troisième borne d'en-
trée 41c de cette porte est connectée à la borne d'entrée 23 pour le signal de commande à travers un inverseur 24. La sortie de la première porte NON-ET 41 est reliée à la grille d'un transistor MOS canal P 42. La source de ce transistor est reliée à la borne d'alimentation 27 à travers l'inductance de connexion 29 de la ligne d'alimentation, ensemble avec la source d'un transistor MOS canal P 45, à la grille duquel est reliée la sortie d'une deuxième porte NON-ET désignée par 21. Les drains des deux transistors 42 et 45 sont reliés au drain du transistor MOS canal N 26.et à la borne de sortie 30. Les grandeurs des transistors 42 et 43 correspondent
à peu près à 40 Z respectivement 60 Z de la grandeur du transis-
tor MOS canal P 25 du montage classique et de celui du premier mode de réalisation de la figure 5. Le transistor 25 de La figure 2 est donc remplacé en fait par les deux transistorsMOS 42 et 45 de la figure 7, avec une distribution des grandeurs correspondant à celle utilisée dans L'exemple de la figure 5, créant ainsi, de nouveau, deux trajets pour le condensateur C, sauf que ces trajets servent ici à la charge du condensateur, comme décrit en détail dans ce qui va suivre. La partie restante de La configuration
du circuit correspond au circuit classique de la figure 2.
Le fonctionnement de ce deuxième mode de réalisation est comme suit. Pour commencer, Lorsque Le signal d'invaLidation de sortie OD sur la borne d'entrée 23 du signal de commande est au niveau logique 1, puisque La troisième entrée 41c de La première porte NON-ET 41 est à O, la sortie de cette porte est à 1, quel que soit le niveau logique de La deuxième entrée 41b, de sorte que te transistor MOS canal P 42 est bloqué. A ce moment, étant donné que les transistors 26 et 45 sont également bloqués, ainsi qu'il a déjà
été décrit, Le circuit ne fonctionnera pas.
Ensuite, Lorsque le signal de données et le signal OD sont tous deux au niveau Logique O, sur les deux bornes d'entrée 20 et 23, comme une entrée 21a de La deuxième porte NON-ET 21 et La première 41a et la deuxième entrée 41b de la première porte NON-ET 41 sont au niveau logique O, les sorties des deux portes 21 et 41 sont à 1, si bien que les deux transistors MOS canal P 42 et 45 sont bloqués. Par ailleurs, puisque les deux entrées 22a et 22b de La porte NOR 22 sont à O, la sortie de cette porte est à 1, si bien
que le transistor MOS canal N 26 est rendu conducteur. Le conden-
sateur C est de ce fait déchargé à travers ce dernier transistor, si bien que la tension de sortie sur ce condensateur tombe à O. Quand, dans cette situation, le signal de données a passe de O à 1, comme représenté sur la figure 8A, la sortie b de la première porte NOR 22 passe de 1 à 0, voir figure 8B, de sorte que le transistor 26 est bloqué. En même temps, la sortie c de la deuxième porte NON-ET 21 passe à O, voir figure 8C, de sorte que le transistor 45 est rendu conducteur. La figure 8D fait ressortir que le passage au niveau logique 1 de la première entrée 41a dela première porte NON-ET 41 est retardé de %par rapport au flanc avant du signal de données a. Comme la sortie d de cette porte 41 passe en même temps à O, le transistor 42 est
également rendu conducteur.
Selon un processus analogue à celui du premier mode
de réalisation, la charge du condensateur C commence par le cou-
rant i45 traversant le transistor MOS canal P 45, ayant la grandeur relative de 60 %, comme le montre la figure 8E. Alors que la tension aux bornes du condensateur C s'est déjà élevée dans une certaine mesure, la charge du condensateur est complétée par le courant i42, passant par le transistor MOS canal P 42, de la grandeur relative de 40 %, comme le montre la figure 8F. Le fait que le courant de charge total ic et la tension induite sur la ligne d'alimentation possèdent les mêmes formes d'onde et le même effet que ceux du courant de charge total is et de la tension induite sur la ligne de masse dans le premier mode de réalisation, représenté sur la figure 5, peut être compris aisément Lorsqu'on considère que seule la polarité des transistors MOS diffère d'un mode de réalisation
à l'autre, voir également les figures 8G et 8H.
Il est possible en pLus de combiner les deux modes de réalisation, celui de la figure 5 et celui de la figure 7, pour créer un double trajet de charge et un double trajet de décharge
pour le condensateur C dans un tampon de sortie pour mémoire.
Ainsi qu'il a été décrit en détail dans ce qui précède, selon l'invention, du fait que le trajet offert par les transistors MOS pour les courants de charge et de décharge du condensateur est partagé en deux, chaque trajet partiel passant par un transistor MOS et l'un des deux transistors pour chaque trajet étant rendu conducteur avec un retard adéquat par rapport à l'autre, il devient possible d'obtenir un circuit tampon de sortie, pour une mémoire, dans lequel la tension induite, sous L'effet du courant de charge ou de décharge, dans la ligne d'alimentation ou dans la ligne menant à la masse, sans que, pratiquement, cela s'accompagne
d'un effet nuisible sur le temps d'accès de la mémoire.
L'invention n'est pas limitée aux formes de réalisa-
tion décrites et L'homme de l'art pourra y apporter diverses modi-
fications, sans pour autant sortir de son cadre.
Claims (10)
1. Circuit tampon de sortie (15), notamment pour mémoire,
comprenant une paire de dispositifs de commutation (25, 26) inter-
connectés de façon complémentaire, destinée à recevoir un signal de données (a) sur des entrées respectives de ces dispositifs de commutation et à fournir un signal de données sortant sur une borne de sortie (30) reliée à une connexion commune entre Les dispositifs de commutation (25, 26), caractérisé en ce que l'un ou l'autre ou chacun des dispositifs de commutation de la paire
comprend un premier dispositif de commutation et un second dispo-
sitif de commutation (34, 36; 42, 45) et que le signal de données (a) est appliqué à une entrée de l'un ou l'autre de ces premier et second dispositifs de commutation et à travers un dispositif à retard (32, 33) à une entrée de l'autre de ces premier et second
dispositifs de commutation.
2. Dispositif selon la revendication 1, dans lequel la
paire de dispositifs de commutation (25, 26) comporte un transis-
tor MOS à canal P (25) et un transistor MOS à canal N (26), qui sont interconnectés de façon complémentaire, le signal de données (a) étant appliqué conjointement et sélectivement à une grille ou électrode de commande de chacun de ces deux transistors MOS (25, 26), en réponse à une combinaison dudit signal de données (a) et d'un signal d'invalidation de sortie (OD), à travers plusieurs éléments logiques (21, 22, 31, 41), le signal de données (a)
sortant étant délivré à travers un point de jonction intermé-
diaire (30) entre les drains des transistors MOS, lesdits premier et second dispositifs de commutation étant constitués par un premier et un second transistor MOS (36, 34; 45, 42) qui sont destinés à former un trajet de charge ou de décharge divisé pour un condensateur de charge (C) connecté à un point de jonction intermédiaire (30) entre les transistors MOS (?5, 26) de ladite paire, le signal de données (a) étant appliqué sélectivemnt à une grille du premier transistor MOS et à travers un circuit à retard à une grille du second transistor MOS formant Le trnjet
divisé.
3. Circuit selon la revendication 1, dans lequel L'un des dispositifs de commutation (25, 26) de la paire de dispositifs
de commutation interconnectés de façon complémentaire est consti-
tué par un premier transistor MOS à canal P (25), servant à La charge d'un condensateur de charge (C) connecté à un drain de
ce transistor, en réponse au signal (a) et un signal d'invaLida-
tion de sortie (OD), signaux qui sont appliqués tous deux à une grille de ce transistor à travers un premier circuit logique (21), l'autre dispositif de commutation de La paire de dispositifs de commutation (25, 26) interconnectés de façon complémentaire étant constitué par un second transistor MOS à canal N (26, 36), lequel est connecté en série, de façon complémentaire, avec le premier transistor à canaL P (25) et est destiné à La décharge dudit condensateur (C), en réponse au signal de données (a) et du signal d'invalidation de sortie (OD), signaux qui sont tous deux appliqués directement à une grille de ce transistor à travers un second circuit logique (22), Le dispositif à retard comprenant un inverseur à retard (32, 33) pour retarder Le signal de données, Le circuit comprenant, en outre,un troisième transistor MOS à canal N (34), connecté en parallèle avec Le second transistor MOS
à canal N (36), en vue de La décharge du condensateur (C) en coopé-
ration avec ce second transistor (36), en réponse au signal de données (a) , retardé par L'inverseur à retard (32, 33), et au signal d'invaLidation de sortie (OD), signaux qui sont tous deux apptiqués à une grille de ces transistors à travers un troisième
circuit Logique (31).
4. Circuit seLon La revendication 1, dans LequeL La paire de dispositifs de commutation (26, 36) interconnectés de façon complémentaire comprend un premier transistor MOS à canaL N (26, 36) pour décharger un condensateur de charge (C) connecté à un drain de ce transistor, en réponse à un signal de données (a) et un signal d'invalidation de sortie (OD), signaux qui sont tous deux appliqués directement à une grille à travers un premier circuit logique (22), et un second transistor MOS à canal P (25, 45), connecté en série de façon complémentaire avec le premier transistor MOS à canal N pour charger le condensateur en réponse au signal de données (a) et au signal d'invalidation de sortie (OD), appliqués tous deux directement à une grille de ces transistors à travers un second circuit logique (41), le dispositif à retard étant un inverseur à retard (32, 33) pour retarder le signal de données, et dans lequel le premier et/ou le second dispositif de commutation comprend un troisième transistor MOS à canal P (42) connecté en parallèle avec le second transistor MOS à canal P (45) pour charger Le condensateur (C) en coopération avec ce second transistor (45), en réponse au signal de données (a), retardé par le dispositif à retard (32, 33), et au signal d'invalidation de sortie (OD), signaux qui sont appliqués tous deux à une grille
de ces transistors à travers un circuit logique (21, 22).
5. Circuit selon la revendication 1, dans lequel le premier dispositif de commutation et le second dispositif de
commutation correspondent respectivement à environ 60 % et à envi-
ron 40 % de la grandeur de l'autre dispositif de commutation de
ladite paire.
6. Circuit selon la revendication 1, dans lequel les premier et second dispositifs de commutation (34, 36; 42, 45) forment respectivement un trajet de charge divisé et un trajet de décharge divisé pour un condensateur de charge (C) connecté
à la borne de sortie (30).
7. Circuit selon la revendication 6, dans lequel les premier et second dispositifs de commutation sont des transistors MOS à canal N (34, 36), servant à former un trajet de décharge
divisé pour le condensateur (C).
8. Circuit selon la revendication 6, dans lequel les premier et second dispositifs de commutation sont des transistors MOS à canal P (42, 45), servant à former un trajet de charge
divisé pour le condensateur (C).
9. Circuit selon la revendication 1, dans lequel la paire de dispositifs de commutation (25, 26) est constituée par un premier transistor MOS à canal P (25) et un second transistor MOS à canal N
(36), les premier et second dispositifs de commutation sont cons-
titués par ce second transistor MOS à canal N (36) et par un troi-
sième transistor MOS à canal N (34), le dispositif à retard com-
portant un inverseur à retard (32, 33) pour retarder le signal de données (a), circuit dans lequel: (a) le premier transistor MOS à canal P (25) est connecté en vue de la charge d'un condensateur de charge (C) connecté à un drain de ce transistor, en réponse à un signal de données (a) et un signal d'invalidation de sortie (OD),
signaux qui sont appliqués tous deux à une grille de ce transis-
tor à travers un premier circuit logique (21); (b) le second transistor MOS à canal N (36) est
connecté en série, de façon complémentaire, avec le premier tran-
sistor MOS à canal P (25) pour la décharge du condensateur (C), en réponse au signal de données (a) et au signal d'invalidation de sortie (OD), appliqués tous deux directement à une grille de ce transistor à travers un second circuit Logique (22); et (c) le troisième transistor MOS à canal N (34) est connecté en parallèle avec le second transistor MOS à canal N (36) pour la décharge du condensateur (C), en coopération avec ce
second transistor (36), en réponse au signal de données (a), re-
tardé par l'élément à retard (32, 33), et au signal d'invalidation
de sortie (OD), appliqués tous deux à une grille de ces transis-
tors à travers un troisième circuit logique (31).
10. Circuit selon la revendication 1, dans lequel la paire de dispositifs de commutation est constituée par un premier transistor MOS à canal N (26) et un second transistor MOS à canal P
(45), les premier et second dispositifs de commutation sont cons-
titués par ce second transistor MOS à canal P (45) et par un troi-
sième transistor MOS à canal P (42), le dispositif à retard étant constitué par un inverseur à retard (32, 33) pour retarder le signal de données, circuit dans lequelt: (a) le premier transistor MOS à canal N (26) est connecté en vue de la décharge d'un condensateur de charge (C) connecté à un drain de ce transistor, en réponse à un signal de données (a) et un signal d'invalidation de sortie (OD), appliqués tous deux à une grille de ce transistor à travers un premier circuit logique (22); (b) le second transistor MOS à canal P (45) est
connecté en série, de façon complémentaire, avec le premier tran-
sistor MOS à canal N (26) pour la charge du condensateur (C), en réponse au signal de données (a) et au signal d'invaLidation de sortie (OD), tous deux appliqués directement à une grille de ce transistor à travers un second circuit logique (21); et (c) le troisième transistor MOS à canal P (42) est connecté en parallèle avec le second transistor MOS à canal P (45) en vue de la charge du condensateur (C) en coopération avec ce second transistor (45), en réponse au signalde données (a), retardé par le dispositif à retard (32, 33), et en réponse au signal d'invalidation de sortie (OD), appliqués tous deux à une grille
de ce transistor à travers un troisième circuit logique (41).
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