NL8601835A

NL8601835A - Uitgangsbuffercircuit.

Info

Publication number: NL8601835A
Application number: NL8601835A
Authority: NL
Original assignee: Sony Corp
Priority date: 1985-07-12
Filing date: 1986-07-14
Publication date: 1987-02-02
Also published as: GB8616813D0; FR2584849A1; DE3623516A1; KR870001599A; JPS6214520A; US4922458A; FR2584849B1; GB2177865B; GB2177865A; US4774690A; KR950007449B1; CA1259136A; DE3623516C2

Description

i Ί;

If · — -1-

Uitgangsbuffercircuit -

De onderhavige uitvinding betreft een uitgangsbuf-fercircuit en meer in het bijzonder een uitgangsbuffercircuit voor een geheugen. Meer in het bijzonder betreft de onderhavige uitvinding een uitgangsbuffercircuit voor een geheugen# 5 waarbij één van een paar complementair verbonden MOS-transis-tors verdeeld wordt tot in twee MOS-transistors van kleinere afmetingen# opdat de belastingscapaciteit wordt ontladen gedurende het schakelen via twee wegen door de verdeelde MOS-transistors heen, waarvan één ten opzichte van de ander is 10 vertraagd.

Op algemeen bekende wijze wordt een MOS-geheugen algemeen gebruikt als een opslaginrichting voor een electro-nische computer. Een MOS-geheugen heeft een groot aantal ge-heugencellen# die uit MOS-transistors zijn opgebouwd# die 15 zijn ingericht om een geheugenmatrix te vormen. Informatie wordt in het geheugen geschreven of daaruit gelezen# in overeenstemming met elk gekozen adres. Voor het lezen van bepaalde informatie uit bovengenoemde geheugencellen, worden vooraf bepaalde adressen gekozen door een selector en worden de data 20 gelezen via een uitgangsbuffercircuit onder besturing van een lees/schrijf-besturingsciruit. Het uitgangsbuffercircuit poort datasignalen in overeenstemming met een stuursignaal zoals een uitgangsverbreeksignaal# dat aan het uitgangsbuffercircuit via een logisch circuit wordt toegevoerd# uit.

25 Bij het bovengenoemde uitgangsbuffercircuit wordt het datasignaal en het uitgangsverbreeksignaal aan elk van de poorten van een paar complementair verbonden P-kanaal- en N-kanaal-MOS-transistors via het logische circuit toegevoerd en wordt het datasignaal vanuit een tussengelegen verbindings-30 punt tussen de twee drains van de MOS-transistors. The bron van één van de twee MOS-transistors is op een voedingsbron aangesloten en de bron van de andere van de twee MOS-transistors is verbonden via een leidinductantie die door de alumi-niumdraden en/of de bondeerdraden binnen een halfgeleiderchip 35 en/of de leiddraden van een leidframe worden veroor- 8501235 v -2- zaakt. Een belastingscondensator met een capaciteit die wordt bepaald in overeenstemming met de standaard voor een MOS-ge-heugen is op de uitgangsuitsluiting daarvan aangesloten. Wanneer de belastingscondensator wordt opgeladen of ontladen 5 door de leidinductantie gedurende de schakelwerking van het buffercircuit, wordt een geïnduceerde spanning onvermijdelijk over de leidinductantie opgewekt. Deze geïnduceerde spanning veranderd de spanning van de referentiespanning van de andere op de geheugenmatrix aangesloten circuits. In het bijzonder 10 worden, wanneer verscheidene uitgangsbuffercircuits binnen de geheugeneenheid zijn opgenomen, verscheidene geïnduceerde spanningen gelijktijdig opgewekt tot een hoge spanningswaarde, zoals bijvoorbeeld honderden millivolts of meer. Voorts worden, daar de ingangsniveaus van de aan de andere circuits 15 toegevoerde stuursignalen bepaald worden door het TTL-niveau, worden de stuursignalen vervormd of verstoord door.de geïnduceerde spanning. In deze samenhang is het mogelijk de geïnduceerde spanning door afneming van de afmeting van de MOS-transistor te verminderen. Dit resulteert echter in het ern-20 stige probleem, dat de toegangstijd naar het geheugen wordt vergroot.

De configuratie van het uitgangsbuffercircuit volgens de stand van de techniek zal in meer detail hierna worden beschreven met verwijzing naar de bijgevoegde tekening, 25 met een gedetailleerde beschrijving van de voorkeursuitvoeringsvormen volgens de uitvinding.

Het is een doel van de onderhavige uitvinding een uitgangsbuffercircuit te verschaffen, dat de geïnduceerde spanning, die over de leidinductantie ontwikkelt, te vermin-30 deren, wanneer de belastingscapaciteit wordt geladen of ontladen gedurende de schakelwerking van het buffercircuit. Dit doel wordt bereikt doordat het uitgangsbuffercircuit een op zodanige wijze complementair P-kanaal-MOS-transistor en een N-kanaal-MOS-transistor bevat, dat een uit de geheugeneenheid 35 gelezen datasignaal gezamelijk aan elk van de poorten van de twee MOS-transistors selectief in reaktie op een combinatie van het datasignaal en een uitgangsverbreeksignaal via ver- 8601835 ί * -3- scheidene logische elementen wordt toegevoerd. Het datasignaal wordt uitgepoort vanuit een tussengelegen verbindingspunt tussen de twee brains van de twee MOS-transistors. De onderhavige uitvinding heeft het kenmerk dat (a) elk van de 5 twee P-kanaal- en N-kanaal-MOS-transistors waardoorheen een electrische lading van een belastingscapaciteit die op een tussengelegen verbindingspunt is aangesloten, wordt geladen of ontladen, tot in twee eerste en tweede MOS-transistors wordt verdeeld, die elk een kleine afmeting hebben en dat (b) 10 het datasignaal selectief direkt aan een poort van de eerste gedeelde MOS-transistor wordt toegevoerd en naar een poort van de tweede gedeelde MOS-transistor via een vertragingscir-cuit wordt toegevoerd.

In de schakelconfiguratie volgens de onderhavige 15 uitvinding is het mogelijk, daar de uit de belastingsconden-sator naar de leidinductantie ontladen of vice versa geladen stroom, verdeeld wordt tot in twee routes in een onderling in tijd vertraagde relatie, de piekwaarde en de stijghelling van de geïnduceerde spanning te verminderen, zonder de toegangs-20 tijd in de geheugeneenheid te vergroten. Daardoor is het mogelijk op effectieve wijze het probleem op te lossen, zodat de referentiespanning in het geheugencircuit fluctueert vanwege de geïnduceerde spanning over de leidinductantie; dat wil zeggen, dat het uit de geheugeneenheid gelezen datasig-25 naai qua golfvorm wordt vervormd.

Verdere kenmerken, voordelen en details van een uitgangsbuffercircuit voor een geheugeneenheid volgens de onderhavige uitvinding ten opzichte van bovengenoemde stand van de techniek zullen duidelijk worden aan de hand van de 30 volgende beschrijving van een voorkeursuitvoeringvorm van de uitvinding in samenhang met de bijgevoegde tekening, waarin dezelfde verwijzingsnummers dezelfde of gelijke elementen aangeven en waarin: fig. 1 een schematisch blokschema dat een voorbeeld 35 van een configuratie van een MOS-geheugen toont, waarbij een uitgangsbuffercircuit kan worden toegepast, teneinde de onderhavige uitvinding te verklaren; 33 0 1 S 3 δ 5 i ' -4- fig. 2 is een schematisch blokschema dat een voorbeeld van de uitgangsbuffercicruits volgens de stand van de techniek toont; fig. 3 is een tijdschema van verscheidene signalen 5 van de uitgangsbuffercircuits volgens de stand van de techniek, getoond in fig. 2; fig. 4 is een schema dat het niveau van een over een leidinductantie geïnduceerde spanning in vergelijking met een toevoerspanning en TTL-niveaus toont; 10 fig. 5 is een schematisch blokschema dat een eerste uitvoeringsvorm van het uitgangsbuffercircuit volgens de onderhavige uitvinding toont; fig. 6 is een tijdschema van verscheidene signalen van het in fig. 5 getoonde uitgangsbuffercircuit; 15 fig. 7 is een schematisch blokschema dat een tweede uitvoeringsvorm van het uitgangsbuffercircuit volgens de onderhavige uitvinding toont; en fig. 8 is een tijdschema van verscheidene signalen van het in fig. 7 getoonde uitgangscircuit.

20 Teneinde het begrip van de onderhavige uitvinding te vergroten, zal worden gerefereerd aan een geheugeneenheid volgens de stand van de techniek en een uitgangsbuffercircuit volgens de stand van de techniek, dat in die geheugeneenheid is opgenomen, onder verwijzing naar de bijgevoegde tekenin-25 gen.

Fig. 1 toont een configuratie van een geheugeneenheid volgens de stand van de techniek. In fig. 1 geeft het verwijzingsnummer 10 een geheugenmatrix aan. Wanneer een adresingang aan de decodeerorganen 12 en 13 wordt toegevoerd, 30 wordt een geheugencel (niet getoond) op een vooraf bepaald adres in de matrix 10 gekozen door de twee decodeerorganen 12 en 13 en een selector 14 en kan in de gekozen geheugencel geschreven data van een ingang/uitgang (I/O)-aansluiting 16 via de selector 14 en een uitgangsbuffercircuit 15 worden 35 gelezen. Voorts wordt een ingangsstuurcircuit 17, dat tussen de selector 14 en de ingang/uitgang-aansluiting 16 is aangesloten, bestuurd volgens de lees/schrijf(R/W)-modi door een 860 1 3 3 5 ί 4 -5- R/W-stuurcircuit 18 samen met. tiet uitgangsbuffercircuit 15.

Voorts geeft in fig. 1 het symbool WE een schrijven-mogelijk-(write enable)-signaal aan en geeft het symbool GS een chip-keuze(chip select)-signaal aan, die beide aan het R/W-stuur-5 circuit 18 worden toegevoerd.

Fig. 2 toont een praktische configuratie van het uitgangsbuffercircuit 15.

Zoals in fig. 2 getoond is, wordt een datasignaal gezamelijk aan êên van de twee ingangsaansluitingen 21a van 10 een NEN-poort 21 en een ingangsaansluiting 22a van NOF-poort 22 via een data-ingangsaansluiting 20 toegevoerd. Voorts wordt een stuursignaal of een uitgangsverbreeksignaal (waarna hieraan als OD-signaal gerefereerd zal worden) via een stuursignaal- ingangsaansluiting 23 direkt aan de andere ingangs-15 aansluiting 22b van de NOF-poort 22 en indirekt aan de andere ingangsaansluiting 21b van de NEN-poort 2 via een invertor 24 toegevoerd.

De uitgang van de NEN-poort 21 en de uitgang van de NOF-poort 22 worden respectievelijk toegevoerd aan de poorten 20 van een P-kanaal-MOS-transistor 25 en een N-kanaal-MOS-tran-sistor 26, die complementair op elkaar zijn aangesloten door het aansluiten van hun respectievelijke drains. De bron van de P-kanaal-MOS-transistor 25 is aangesloten op een voedings-bronaansluiting 27, terwijl de bron van de N-kanaal-MOS-25 transistor 26 via een leidinductantie 28 is geaard. De drains van de MOS-transistors 25 en 26 worden direkt op elkaar aangesloten en een uitgangsaansluiting 13 wordt op een tussenge-legen verbindingspunt tussen de op elkaar aangesloten drains aangesloten. Een condensator C met een capaciteit die bepaald 30 wordt in overeenstemming met een standaard voor MOS-geheu-gens, wordt aangesloten op de uitgangsaansluiting 13. Een veelvoud van de uitgangbuffercircuits 15, zoals getoond in fig. 2, worden op het geheugen aangebracht in overeenstemming met het aantal uitgangspoorten voor de geheugeneenheid.

35 De leidinductantie 28 wordt veroorzaakt door alu- miniumdraden en/of bondeerdraden binnen een halfgeleiderchip en/of leiddraden van een leidframe. Voorts is een randcircuit 3SC1835 * ï -6- 19 gemaakt van twee decodeerorganen 12 en 13, de selector 14 en de twee stuurcircuits 17 en 18, zoals getoond is in fig.

1, eveneens via de inductantie 28 geaard.

De werking van het in fig. 2 getoonde uitgangsbuf-5 fercircuit 15 zal hieronder nu worden beschreven.

Ten eerste, indien het OD-signaal van de stuursig-naal-uitgangsaansluiting 23 op een logisch ''l*' -niveau ligt, een logisch 'O" -niveau van de uitgang van de invertor 24 aan de andere ingang 21b van de NEN-poort 21, is onge-10 acht van het aan de ingang 21a van de NEN-poort toegevoerde datasignaal, de uitgang van de NEN-poort 21 een logische '11'1, zodat de P-kanaal-MOS-transistor 25 afgeschakeld wordt. Op dit tijdstip bevindt, daar de andere ingang 22b van de NOF-poort 22 eveneens op het logische 111"-niveau is, 15 ongeacht van het aan de ingang 22a van de NOF-poort 22 toegevoerde datasignaal, de uitgang van de NOF-poort 22 zich op een logisch ''011-niveau, zodat de N-kanaal-MOS-transistor eveneens in een uit-toestand gehouden wordt. Zodoende zal, wanneer het OD-signaal een logische ''l'* is, het in fig. 2 20 getoonde uitgangsbuffercircuit 15 niet werken.

Zoals hierboven begrepen zal zijn, worden de NEN-poort en de NOF-poort 22 gebruikt om van het uitgangsbuffer-circüit 15 een try-state-inrichting te maken.

Vervolgens ligt, wanneer het OD-signaal bij de 25 stuursignaal-ingangsaansluiting 23 op het logische ''Q''- niveau ligt, indien het datasignaal bij de ingangsaansluiting 20 naar een logisch *'1'* — of hoog niveau verandert, daar een logisch 111"-niveau bij de uitgang van de invertor 24 aan de andere ingangsaansluiting 21b van de NEN-poort 21 wordt toe- 30 gevoerd, de uitgang van de NEN-poort 21 op een logisch 1'0''-niveau voor het aanschakelen van de P-kanaal-MOS-transistor 25. Voorts verandert het logische signaal bij de ingangsaansluiting 22a van de NOF-poort 22 zijn uitgang tot een logisch 'O'1- of laag niveau, teneinde de N-kanaal-MOS-transistor 26 35 af te schakelen. Dientengevolge wordt de uitgangsaansluiting 30 op de voedingsbronaansluiting 27 via de aangeschakelde MOS-transistor 25 aangesloten, opdat de belastingscondensator 3 Q Ö ] 3 3 Ό 1 , - -ΊΟ. wordt opgeladen door een laadstroom die door de MOS-tran-sistor 25 loopt. Dientengevolge wordt de aansluitspanning bij de uitgangsaansluiting 30 geleid aan de voedingsbronspanning Vdd bij de aansluiting 27.

5 In deze toestand wordt, zoals getoond is in fig.

3A, indien een datasignaal a bij de ingangsaansluiting 20 verandert van een logische ' 11'' naar een logische 1 * 01', daar de ingang 21a van de NEN-poort tot een logische 1'01' verandert, de uitgang b van de NEN-poort 21 een logische 10 11l'1, zoals getoond is in fig. 3B. Voorts, daar beide ingangen 21a en 21b naar de NOF-poort 22 naar een logische 'O'1 veranderen, verandert de uitgang c van de NOF-poort 22 eveneens naar een logische ,11", zoals getoond is in fig. 3C. Dientengevolge wordt de P-kanaal-MOS-transistor 25 afgescha-15 keld en wordt de N-kanaal-MOS-transistor aangeschakeld, zodat de electrische lading van de belastingscondensator C via de N-kanaal-MOS-transistor 26 en de leidinductantie 28 wordt ontladen.

Dientengevolge wordt de spanning geïnduceerd 20 over de leidinductantie 28 met een grote L door de stroom i<3, zoals wordt uitgedrukt door de volgende formule (1):

Vjj = L ^ ··»«». (1) dt 25 Zoals in fig. 3E is afgebeeld, is deze geïnduceerde spanning positief aan de voorrandzijde van de in fig. 3D getoonde stroom teneinde de potentiaal van het referentiepunt of aardleiding in het randcircuit 19 te veranderen.

Bij een geheugen met hoge snelheid, moet de aan-30 tijdsduur Δ t van de stroom i^ tot een zo kort mogelijke tijdsduur in een mate van verscheidene nanoseconden bijvoorbeeld gereduceerd worden, teneinde de toegangstijd zo kort mogelijk te krijgen. Voorts is er, wanneer verscheidene uit-gangsbuffercircuits, zoals in fig. 2 getoond, bij het geheu-35 gen zijn aangebracht een kans, dat alle buffercircuits zich gelijktijdig in bovengenoemde ontledingstoestand bevinden. Zodoende is de positieve piekwaarde Vp van de geïnduceerde 830 -8- spanning V£ onverwachts hoog, bijvoorbeeld tot aan enkele honderden millivolts of meer.

Voorts daar de ingangsniveaus van de aan het rand-circuit 19 toegevoerde stuursignalen, zoals een adresingang, 5 schrijven-mogelijk (WE), chipkeuze (CS) enzovoort worden bepaald door het TTL (Transistor-Transistor-Logica)-niveau, zoals getoond in fig. 4 wordt, indien een grote geïnduceerde spanning V zoals bovenbeschreven de aardpotentiaal van het randcircuit 19 verandert, de ingangsspanning blijkbaar laag 10 aan de hoge zijde van het TTL-niveau, hetgeen resulteert in het probleem dat de ingangsspanning verandert alsof de adresingang verandert. Dan begint een adresovergangsdetector (niet getoond) te werken voor het kortsluiten of compenseren van de verschilingangsaansluitingen van een voelversterker (niet 15 getoond). Dientengevolge ontstaat er het probleem, dat de golfvorm van een gelezen datasignaal wordt vervormd.

Daar de aan-ti jdsduur At van de stroom i<a. wordt bepaald door de belastingscondensator C en de aandrijfcapaciteit van de N-kanaal-MOS-transistor 26, is het mogelijk de 20 geïnduceerde spanning te verminderen, wanneer de stroom-aandrijfcapaciteit kan worden verminderd door hef laten afnemen van de afmeting van de MOS-transistor 16, daar de aan-ti jdsduur At van de stroom i^ wordt verlengd of vergroot. In dit geval zal echter het serieuze probleem opduiken bij een 25 geheugen van een hoge snelheid, dat de toegangstijd naar het geheugen wordt verlengd.

De invloed van de leidinductantie aan de aardzijde op het tijdstip wanneer de leidcondensator C wordt ontladen, is hierboven verklaard. Echter zelfs wanneer de belastings-30 condensator C wordt opgeladen zal het bovenbeschreven fenomeen worden opgewekt door de aan de zijde van de voedingsbron ingerichte leidinductantie, hetgeen resulteert in het probleem dat de geïnduceerde spanning aan de voedingsbronleiding een nadelige invloed op het geheugen uitoefent, zoals ruis.

35 In het licht van bovengenoemde beschrijving, zal nu verwezen worden naar een eerste uitvoeringsvorm van het uit-gangsbuffercircuit volgens de onderhavige uitvinding.

Fig. 5 toont de configuratie van de eerste uitvoeringsvorm van de onderhavige uitvinding. In fig. 5 zijn 8601833 t -9- dezelfde verwijzingsnummers gereserveerd voor dezelfde onderdelen, die dezelfde functies als in verband met fig. 2 zijn beschreven. Dat een gedetailleerde beschrijving daarvan weggelaten kan worden.

5 In fig. 5 wordt een datasignaal van een data- ingangsaansluiting 20 naar een eerste ingangsuitsluiting 31a van een tweede NOF-poort 31 via twee in serie aangesloten vertragingsinvertors 32 en 33 en direkt naar een tweede ingangsaansluiting 31b van de tweede NOF-poort 31 aangesloten. 10 Een derde ingangsaansluiting 31c van de NOF-poort 31 is op de stuursignaal-ingangsaansluiting 23 aangesloten. Een uitgang van de tweede NOF-poort 31 wordt naar een poort van een N-kanaal-MOS-transistor 34 toegevoerd. Een drain en een bron van de N-kanaal-MOS-transistor 34 zijn respectievelijk aange-15 sloten op een drain en een bron van een N-kanaal-MOS-transis-tor 36, die op dezelfde wijze is aangesloten als de N-kanaal-MOS-transistor 26 die in fig. 2 getoond werd. De relatieve afmeting van de MOS-transistors 34 en 36 zijn bepaald op ongeveer 40% en 60% van de in fig. 2 getoonde MOS-transis-20 tor 26. Zodoende wordt de N-type-MOS-transistor 26 van fig. 2 daadwerkelijk door de MOS-transistors 36 en 34 van fig. 5 vervangen, teneinde twee ontladingswegen voor de condensator C te Verschaffen, zoals in detail zal worden verklaard. De anders dan de bovenbeschreven, resterende onderdelen zijn 25 hetzelfde als die in het in fig. 2 getoonde circuit.

De uitvoeringsvorm van fig. 5 werkt als volgt.

Eerst, wanneer het OD-signaal van de stuursignaal-ingangsaansluiting een logische ''l*' is, daar de derde ingang 31c van de tweede NOF-poort 31 een logische * *1*' is, de uitgang van 30 de tweede NOF-poort 31 een logische 'O'1, ongeacht de logische toestand bij de eerste en tweede ingang 31a en 31b, zodat de N-kanaal-MOS-transistor 34 wordt afgeschakeld. Op dit moment zal, daar de MOS-transistors 25 en 26 uit zijn zoals voorheen beschreven, deze uitvoerigsvorm niet werken en wordt 35 zijn uitgang op effectieve wijze verbroken (disabled).

Vervolgens, wanneer het OD-signaal van de stuursig-naal-ingangsaansluiting een logische ·*0'* is, verandert, indien een datasignaal bij de ingangsaansluiting 20 in een 3501335 -10- logische 'Ί1' verandert, de tweede ingang 31b van de tweede NOF-poort 31 naar een logische 11l1' en bevindt daardoor de uitgang daarvan zich in een logische 11011-toestand, zodat de N-kanaal-MOS-transistor uit is. Dientengevolge wordt de uit-5 gangsaansluiting 30 aan de voedingsbronaansluiting 27 via de afgeschakelde MOS-transistor aangesloten, zoals beschreven voor deze ingangscondities in fig. 2, voor het opladen van de belastingscondensator C, opdat de aansluitingsspanning bij de aansluiting 30 gelijk wordt aan de voedingsbronspanning Vdd 10 bij de aansluiting 17.

In deze toestand verandert, zoals getoond is in fig. 6A, wanneer een datasignaal a bij de ingangsaansluiting 20 van een logische 1 * 1 * ' naar een logische 'O1' verandert, de uitgang b van de NEN-poort 21 naar een logische 1 '1'' , 15 zoals getoond in fig. 6B, en verandert de uitgang c van de eerste NOF-poort 22 eveneens in een logische ''11', zoals getoond in fig. 6C. Daar de eerste ingang 31a van de tweede NOF-poort 21 wordt geïnverteerd van een logische ''1" naar een logische 'O'1/ die wordt vertraagd door een vooraf be-20 paalde vertragingstijdsduur vanaf de tweede ingang, dat wil zeggen het in fig. 6A getoonde datasignaal a door het laten passeren door de vertragingsinverteerders 32 en 33, wordt de uitgang d van de tweede NOF-poort 21 geïnverteerd van een logische 1101' naar een logische '11 *' en wordt met een 25 tijdsduur X van de ingang c van de eerste NOF-poort 22 (getoond in fig. 6C) vertraagd, zoals getoond in fig. 6D. In reaktie op deze inversie van het datasignaal a wordt de P-kanaal-MOS-transistor 15 uitgeschakeld en de N-kanaal-MOS-transistor 26 aangeschakeld. Voorts wordt de N-kanaal-MOS-30 transistor 24 geschakeld na met de tijdsduur X te zijn vertraagd .

Daardoor wordt de electrische lading van de belas-tingscapaciteit C allereerst door de N-kanaal-MOS-transistor 36 van 60% afmeting gepasseerd, waarbij deze geleidelijker 35 stijgt dan bij het gebruikelijke circuit, zoals getoond in fig. 6E en vervolgens ontladen op basis van een stroom 135 met ruwweg dezelfde aan-tijdsduur Ati en een lagere piek-waarde u (fig. 6E).

8601835 -11-

In reaktie op de toeneming van de gestartte ontlading, die wordt vertraagd met een tijdsduur "ïf vanaf het moment dat de MOS-transistor 36 begint te ontladen, wanneer de aansluitingsspanning van de belastingscondensator C enigszins 5 daalt ten opzichte van de.voedingsbronspanning Vpp, begint een ontlading op basis van de stroom 134, die door de N-kanaal-MOS-transistor 34 van 40% afmeting passeert, zoals getoond is in fig. 6F. De stroom 134 heeft een lagere piekwaarde I2 en een kortere aan-tijdsduur &t2> zoals getoond is in 10 fig. 6F, vergeleken met de stroom 135 die in fig. 6E getoond is.

Bij deze uitvoeringsvorm, daar de door de leidin-ductantie 28 lopende totale stroom is de som van de stroom 134 en 136/ die door beide MOS-transistors 34 en 36 stromen, 15 heeft de totale stroom is dezelfde voorrand en dezelfde piekwaarde Ii als die van de stromen 135 van de 60% in afmeting zijnde MOS-transistor 36, zoals getoond is in fig. 6G, Voorts zijn de grootte en de tijdsindeling van de stromen 134 en 136 zodanig bepaald, zodat de stroom is een aan-tijdsduur At 3 20 heeft, die enigszins langer is dan de aan-tijdsduur At van de stroom i<i bij het gebruikelijke circuit. Voorts is de integraal van de stroom 134 en 135 gelijk aan die van de stroom id bij het conventionele circuit. In andere woorden, worden de afmetingen van zowel N-kanaal-MOS-transistors 34 en 25 36 bepaald, zoals bovenbeschreven en voorts wordt de vertra-gingstijd van de inverteerders 32 en 33 bepaald op 2 NEN-seconden, bijvoorbeeld.

Bij de onderhavige uitvinding, zoals bovenbeschreven is, is het, daar de afmetingen van de MOS-transistors 36 30 en 34 voor het laten passeren van de ontladingstroom vanaf de belastingscondensator C in twee wegen zijn gedeeld en voorts elk van beide wordt aangeschakeld na ten opzichte van de ander door een geschikte tijd te zijn vertraagd, is het mogelijk de piekwaarde Vi van de geïnduceerde spanning V^ van de 35 leidinductantie 28 die door de ontladingstroom wordt veroorzaakt, omlaag tot 75% van het conventionele circuit, terwijl de aan-tijdsduur slechts enigszins wordt verlengd. Zodoende 5601335 -12- wordt nauwelijks een nadelige invloed op de toegangstijd uitgeoefend.

Voorts is het, bij deze eerste uitvoeringsvorm, daar de integraal van de ontladingsstroom is gelijk is aan 5 die bij het conventionele circuit, mogelijk de grootte van de gelijkstroomcomponent van de absorberende stroom op dezelfde grootte te houden als bij het conventionele circuit, wanneer het uitgangssignaal "laag" is, hetgeen de werkingsstabiliteit verhindert slechter te worden.

10 Met verwijzing naar fig. 7 en 8, zal hieronder een andere uitvoeringsvorm van het uitgangscircuit voor een geheugen volgens de onderhavige uitvinding worden beschreven.

Fig. 7 toont de configuratie van de tweede uitvoeringsvorm volgens de onderhavige uitvinding. In deze fig. 7 15 zijn dezelfde verwijzingsnummers gereserveerd voor dezelfde onderdelen, die dezelfde functies hebben als in fig. 5, zonder de beschrijving daarvan de herhalen.

In fig. 7 wordt een datasignaal van de data-ingangsaansluiting 20 naar een eerste ingangsaansluiting 41a 20 van een eerste NEN-poort 41 via twee serie in aangesloten inverteeyders 32 en 33 toegevoerd en voorts direkt aan een tweede ingangsaansluiting 41b daarvan van de NEN-poort 41.

Een derde ingangsaansluiting 41c van de NEN-poort 41 is op de stuursignaal-ingangsaansluiting 23 via een inverteerde 24 25 aangesloten. De uitgang van de eerste NEN-poort 41 wordt toegevoerd aan de poort van de P-kanaal-MOS-transistor 42. De bron van de MOS-transistor 42 is op de voedingsbronaanslui-ting 27 via de leidinductantie 29 van de voedingsbronleiding aangesloten, samen met de bron van de P-kanaal-MOS-transistor 30 45 aan de gate, waarvan de uitgang van de NEN-poort 21 wordt toegevoerd. Elk van de drains van beide MOS-transistors 42 en 45 zijn aangesloten op de drain van de N-kanaal-MOS-transis-tor 26 en de uitgangsaansluiting 30. De afmeting van de P-kanaal-MOS-transistors 42 en 45 zijn bepaald op ongeveer 40% 35 en 60% van de afmeting van de in fig. 3 getoonde P-kanaal-MOS-transistor, zoals bij de vorige uitvoeringsvorm. Zodoende is de P-kanaal-MOS-transistor 25 van fig. 2 inderdaad vervan- 3 A Λ 1 «Π

v' ^ J -J V V

-13- gen door de MOS-transistors 42c en 45 van fig. 7 voor het verschaffen van twee ladingswegen voor de condensator C, gelijk aan fig. 7, zoals in detail zal worden beschreven. De overblijvende configuratie is hetzelfde als bij het in fig. 2 5 getoonde conventionele circuit.

De werking van deze uitvoeringsvorm is als volgt: Eerst, wanneer het OD-signaal bij de stuursignaal-ingangsaan-sluiting 23 een logische * * 11' is, is, daar de derde ingang 41c van de eerste NEN-poort 41 een logische 'O' 1 is, de uit-10 gang van de eerste NEN-poort 41 een logische '*1*1 ongeacht de tweede ingang 41b, zodat de P-kanaal-MOS-transistor 42 wordt afgeschakeld. Op dit moment zal, daar de MOS-transis-tors 26 en 45 beide uit zijn, zoals reeds beschreven, dit circuit niet werken.

15 Vervolgens, wanneer het datasignaal en het OD-sig naal zich beide op een logische ''Q' \ bevinden bij beide ingangsaansluitingen 20 en 23, zijn, daar één ingang 21a van de tweede NEN-poort 21 en de eerste en tweede ingang 41a en 41b van de eerste NEN-poort 41 een logische ''0'* zijn, de 20 uitgangen van beide NEN-poorten 21 en 41 een logische 1'1'', zodat beide P-kanaal-MOS-transistors 42*en 45 zijn uitgeschakeld. Voorts, daar beide ingangen 22a en 22b van de NOF-poort 22 een logische *'O1' zijn, is de uitgang van de NOF-poort 22 een logische ''1'', zodat de N-kanaal-MOS-transistor 26 is 25 uitgeschakeld. Dientengevolge wordt de electrische lading van de belastingscondensator C via de MOS-transistor 26 ontladen, zodat de aansluitingsspanning van de belastingscapaciteit C naar 0 daalt.

Onder deze omstandigheden verandert, wanneer het 30 datasignaal a verandert van een logische ''0'' naar een logische ''l'*, zoals getoond in fig. 8a, de uitgang b van de eerste NOF-poort 22 van een logische 1'1'1 naar een logische 'O*', zoals in fig. 8B getoond is, zodat de N-kanaal-MOS-transistor 26 wordt uitgeschakeld. Op hetzelfde moment veran-35 dert de uitgang c van de tweede NEN-poort 21 naar een logische 'O'', zoals getoond in fig. 8C, zodat de P-kanaal-MOS-transistor 45 wordt uitgeschakeld. Zoals getoond in fig. 8D, 5 f!!1. 1 01^ v * i g J v -14- verandert de eerste ingang 41a van de eerste NEN-poort 41 naar een logische * *1' ’ die met een tijdsduur ^ wordt vertraagd ten opzichte van de voorrand van het datasignaal a. Tegelijkertijd verandert de uitgang d van de eerste NEN-poort 5 41 naar een logische 'O'', zodat de P-kanaal-MOS-transistor 42 wordt aangeschakeld.

Op dezelfde wijze als bij het vorige uitvoerings-voorbeeld, wordt de belastingscapaciteit C eerste opgeladen door de stroom 145, die stroomt door de 60% in afmeting zijn-10 de P-kanaal-MOS-transistor 45, zoals getoond in fig. 8E.

Wanneer de aansluitingsspanning van de belastingscapaciteit C in enigemate stijgt, wordt belastingscondensator C opgeladen door de stroom 142» die door de 40% in afmeting zijnde P-kanaal-MOS-transistor 42, zoals getoond in fig. 8F. Het feit 15 dat de totale laadstroom ic en de geïnduceerde spanning bij de voedingsbronleiding dezelfde golfvormen hebben en hetzelfde effect hebben als die van de totale laadstroom is en de geïnduceerde spanning bij de aardleiding van het eerste in fig. 5 getoonde uitvoeringsvoorbeeld, gemakkelijk worden be-20 grepen op basis van het feit dat slechts de polariteit van de MOS-transistors verschillend is tussen beide uitvoeringsvormen, zoals afgeheeld in fig. 8G en 8H.

Voorts is het mogelijk beide in fig. 5 en 7 getoonde uitvoeringsvormen te combineren, teneinde tweevoudige op-25 laad- en ontlaadwegen voor de condensator C in een uitgangs-buffergeheugen te combineren.

Zoals boven in detail beschreven is, is het volgens de onderhavige mogelijk, daar de weg van de MOS-transistors die de laad- en ontlaadstromen van de belastingscondensator 30 op geschikte wijze in twee wegen is verdeeld en elk van de MOS-transistors wordt aangeschakeld na ten opzichte van de ander met een geschikte tijdsduur te zijn vertraagd, een uit-gangsbuffercircuit voor een geheugen te verkrijgen, dat de geïnduceerde spanning vanwege de laad/ontlaadstroom bij de 35 voedingsbronleiding en de aardleiding vermindert, vrijwel zonder een nadelige invloed op de toegangstijd uitoefenen.

De uitvinding kan worden belichaamd in andere uitvoeringsvormen zonder de essentiële gedachte of essentiële 8601335 -15- kenmerken te verlaten. De onderhavige uitvoeringsvormen zijn daarom te achten in alle opzichten als illustratief en niet beperkend? de beschermingsomvang van de uitvinding wordt bepaald door de nu volgende conclusies.

Sj A [' 1 Ώ

Claims

1. Uitgangsbuffercircuit (15) omvattende: een paar complementair op elkaar aangesloten schakelmiddelen (25, 26) voor ontvangst van een datasignaal (a) bij respectievelijke ingangen van het paar tweede schakelmiddelen en 5 voor het verschaffen van een uitgangsdatasignaal bij een uit-gangsaansluiting (30), die op een gemeenschappelijke aansluiting tussen het paar schakelmiddelen (25, 26) is aangesloten, met het kenmerk dat elk van het paar schakelmiddelen voorzien is van eerste schakelmiddelen en tweede schakelmiddelen (34, 10 36; 42, 45) en het datasignaal (a) respectievelijk wordt toegevoerd aan een ingang van elk van de eerste en tweede schakelmiddelen en via vertragingsmiddelen (32, 33) naar een ingang van de andere van de eerste en tweede schakelmiddelen.

2. Uitgangsbuffercircuit volgens conclusie 1, met 15 het kenmerk dat het paar schakelmiddelen (25, 26) een P- kanaal-MOS-transistor (25) en een N-kanaal-MOS-transistor (26), die complementair zijn aangesloten, omvat, waarbij een datasignaal (a) gezamelijk aan een poort van elk van de twee MOS-transistors (25, 26) selectief in reaktie op een combina-20 tie van het datasignaal (a) en een uitgangsverbreek(OD)-signaal via verscheidene logische elementen (21, 22, 31, 41) wordt toegevoerd, welk datasignaal (a) via een tussengelegen verbindingspunt (30) tussen drains van de MOS-transistors wordt uitgepoort, waarbij één van de eerste schakelmiddelen 25 en tweede schakelmiddelen, respectievelijk eerste en tweede MOS-transistors (36, 34; 45, 42) voor het verschaffen van een gedeelde laad- of ontlaadpad voor een belastingscondensator (C) omvat, die op een tussengelegen verbindingspunt (30) tussen het paar MOS-transistors is aangesloten, en welk data-30 signaal selectief wordt toegevoerd aan een poort van de eerste MOS-transistor en via een vertragingscircuit en een poort van de tweede gedeelde MOS-transistor.

3. Een uitgangsbuffercircuit volgens conclusie 1, met het kenmerk dat één van het paar complementair aangeslo- 35 ten schakelmiddelen (25, 26) voorzien is van een eerste P-kanaal-MOS-transistor (25) voor het opladen van een belas- ê 6 ö 1 8 3 ö -17- tingscondensator (C) die op een drain daarvan in reaktie op het datasignaal (a) en uitgangsverbreek(disable, OD)-signaal is aangesloten, die beide aan een poort daarvan via een eerste logisch circuit (21) worden toegevoerd? waarbij het ande-5 re paar complementair aangesloten schakelmiddelen (25, 26) een tweede N-kanaal-MOS-transistor (26, 36), die complementair in serie met de eerste P-kanaal-MOS-transistor (25) voor het ontladen van de belastingscapaciteit (C) in reaktie op het datasignaal aan het uitgangsverbreek(OD)-signaal is aan-10 gesloten, welke beide direkt aan een poort daarvan via een tweede logisch circuit (22) worden toegevoerd en dat vertra-gingsmiddelen voorzien zijn van een vertragingsinverteerder (32, 33) voor het vertragen van een datasignaal en van een derde N-kanaal-MOS-transistor (34), die parallel op de tweede 15 N-kanaal-MOS-transistor (36) voor het ontladen van de belas-tingscondensator (C) in samenwerking met de tweede MOS-tran-sistor (36) in reaktie op het datasignaal (a), dat door de vertragingsinverteerder (32, 33) is vertraagd, en het uit-gangsverbreek(OD)-signaal, is aangesloten, welke beide aan 20 een poort daarvan via een derde logisch circuit (31) worden toegevoerd.

4. üitgangsbuffercircuit volgens conclusie 1, met het kenmerk dat het paar complementair op elkaar aangesloten schakelmiddelen (26, 36) is voorzien van een eerste N-kanaal-25 MOS-transistor (26, 36) voor het ontladen van een belastings-condensator (C), die op een drain daarvan in reaktie op een datasignaal (a) en een uitgangsverbreek(00)-signaal is aangesloten, welke beide aan een poort via een eerste logisch circuit (22) en een tweede P-kanaal-MOS-transistor (25, 45), die 30 complementair in serie met het eerste N-kanaal-MOS-transistor is aangesloten voor het opladen van een belastingscapaciteit (a) en het uitgangsverbreek(OD)-signaal, is aangesloten, welke beide direkt aan een poort daarvan via een tweede logisch circuit (41) worden toegevoerd en dat de vertragingsmiddelen 35 worden gevormd door een vertragingsinverteerder (32, 33) voor het vertragen van een datasignaal, waarbij elk van de eerste en/of tweede schakelmiddelen een tweede P-kanaal-MOS-transis- £ η Λ Ί 3 3 Si -18- tor (42) omvatten, die parallel met de tweede P-kanaal-MOS-transistor (45) is aangesloten voor het opladen van de belas-tingscondensator (C) in samenwerking met de tweede P-kanaal-MOS-transistor (45) in reaktie op het datasignaal (a), dat 5 vertraagd is via de vertragingsmiddelen (32, 33) en het uit-gangsverbreek(OD)-signaal, welke beide aan een poort daarvan via een logisch circuit (21, 22) worden toegevoerd.

5. Een uitgangsbuffercircuit volgens conclusie 1, met het kenmerk dat de eerste schakelmiddelen en de tweede 10 schakelmiddelen respectievelijk ongeveer 60% en 40% in afmeting van de andere van het paar schakelmiddelen zijn.

6. Een uitgangsbuffercircuit volgens conclusie 1, met het kenmerk dat de eerste en tweede schakelmiddelen (34, 36; 42, 45) respectievelijk gedeelde laad- en ontlaadwegen 15 voor een belastingscondensator (C) die op de uitgangsaanslui-ting (30) is aangesloten, verschaffen.

7. Een uitgangsbuffercircuit volgens conclusie 6, met het kenmerk dat de eerste en tweede schakelmiddelen N-kanaal-MOS-transistors (34, 36) voor het verschaffen van ge- 20 deelde ontlaadwegen voor de belastingscondensator (30) zijn.

8. Uitgangsbuffercircuit volgens conclusie 6, met het kenmerk dat de eerste en tweede schakelmiddelen P-kanaal-MOS-transistors (42, 45) voor het verschaffen van gedeelde laadwegen voor de belastingscondensator (30) zijn.

9. Een uitgangsbuffercircuit volgens conclusie 1, met het kenmerk dat de schakelmiddelen (25, 26) voorzien zijn van een eerste P-kanaal-MOS-transistor (25) en een tweede N-kanaal-MOS-transistor (36), waarbij de eerste en tweede schakelmiddelen de tweede N-kanaal-MOS-transistor (36) en een 30 derde N-kanaal-MOS-transistor (34) omvatten, waarbij de vertraging smiddelen een vertragingsinverteerder (32, 33) voor het vertragen van het datasignaal (a) omvatten, waarbij: (a) de eerste P-kanaal-MOS-transistor (25) is aangesloten voor het laden van een belastingscondensator (C) die 35 op een drain daarvan in reaktie op een datasignaal (a) en een uitgangsverbreek(OD)-signaal is aangesloten, die beide aan een poort daarvan via een eerste logisch circuit (21) worden toegevoerd; 8?»1 Φ -19- (b) de tweede N-kanaal-MOS-transistor (36) complementair in serie is aangesloten met op de eerste P-kanaal-MOS-transistor (25) voor het ontladen van de belastingscon-densator (C) in reaktie op het datasignaal (a) en het uit- 5 gangsverbreek(OD)-signaal, die beide direkt worden toegevoerd aan een poort daarvan via een tweede logisch circuit (22); en (c) een derde N-kanaal-MOS-transistor (34) parallel op de tweede N-kanaal-MOS-transistor (36) is aangesloten voor het ontladen van de belastingscondensator (C) in samen- 10 werking met de tweede N-kanaal-MOS-transistor (36) in reaktie op het vertraagde datasignaal (a) via het vertragingselement (32, 33) en het uitgangsverbreek(OD)-signaal, die beide aan een poort daarvan via een derde logisch circuit (31) worden toegevoerd.

10. Een uitgangsbuffercircuit volgens conclusie 1, met het kenmerk dat het paar schakelmiddelen een eerste N-kanaal-MOS-transistor (26) en een tweede P-kanaal-MOS-tran-sistor (45) omvatten, waarbij de eerste en tweede schakelmiddelen de tweede P-kanaal-MOS-transistor (45) en een derde P-20 kanaal-MOS-transistor (42) omvatten, waarbij de vertragings-middelen een vertragingsinverteerder (32, 33) omvatten voor het vertragen van het datasignaal, waarbij: (a) de eerste N-kanaal-MOS-transistor (26) is aangesloten voor het ontladen van een belastingscondensator (C), 25 die op een drain daarvan in reaktie op een datasignaal aan een uitgangsverbreek(OD)-signaal is aangesloten, welke beide aan een poort daarvan via een eerste logisch circuit (22) worden toegevoerd? (b) de tweede p-kanaal-MOS-transistor (45) comple-30 raentair in serie met de eerste N-kanaal-MOS-transistor (26) voor het laden van de belastingscondensator (C) is aangesloten in reaktie op het datasignaal (a) en het uitgangsver-breek(OD)-signaal, welke beide direkt aan een poort daarvan via een tweede logisch circuit (21) worden toegevoerd? en 35 (c) de derde P-kanaal-MOS-transistor (42) parallel met de tweede P-kanaal-MOS-transistor (45) is aangesloten voor het opladen van de belastingscondensator (C) in samenwerking met de tweede P-kanaal-MOS-transistor (45) in reaktie 860 1 83 5 -20- op het datasignaal (a), dat vertraagd is via de vertragings-middelen (32, 33) en het uitgangsverbreek(OD)-signaal, welke beide aan een poort daarvan via een derde logisch circuit (41) zijn toegevoerd. 8601835