FR2680040A1 - Circuit de commande d'amplificateur de lecture d'un dispositif de memoire a semiconducteurs. - Google Patents
Circuit de commande d'amplificateur de lecture d'un dispositif de memoire a semiconducteurs. Download PDFInfo
- Publication number
- FR2680040A1 FR2680040A1 FR9114795A FR9114795A FR2680040A1 FR 2680040 A1 FR2680040 A1 FR 2680040A1 FR 9114795 A FR9114795 A FR 9114795A FR 9114795 A FR9114795 A FR 9114795A FR 2680040 A1 FR2680040 A1 FR 2680040A1
- Authority
- FR
- France
- Prior art keywords
- control circuit
- voltage
- read amplifier
- pmos transistor
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4091—Sense or sense/refresh amplifiers, or associated sense circuitry, e.g. for coupled bit-line precharging, equalising or isolating
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
- G11C7/065—Differential amplifiers of latching type
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
Abstract
Circuit de commande d'amplificateur de lecture (50) pour commander la tension appliquée à un amplificateur de lecture (70) et à une cellule de mémoire en fixant la tension à un niveau donné. Le circuit de commande d'amplificateur de lecture étant alimenté par la tension délivrée à l'amplificateur de lecture (70) et à la cellule de mémoire et produisant la tension de sortie vers la grille du pilote d'amplificateur de lecture (61), comprend: un comparateur (50A), un circuit de changement de niveau (50B), un circuit à déclenchement (50D), un circuit de commande de pilote (50F) et un circuit de polarisation (50E). La tension délivrée à l'amplificateur de lecture (70) et à la cellule de mémoire possède une pente montante appropriée, et après avoir atteint le niveau donné, le circuit de commande commande le niveau pour qu'il soit maintenu en permanence. Par conséquent, le mauvais fonctionnement d'un circuit intégré et le bruit d'alimentation est réduit, pour améliorer ainsi la fiabilité d'un dispositif de mémoire à semiconducteurs.
Description
i
CIRCUIT DE COMMANDE D'AMPLIFICATEUR DE LECTURE
D'UN DISPOSITIF DE MEMOIRE A SEMICONDUCTEURS
La présente invention se rapporte à une mémoire vive dynamique (DRAM), et plus particulièrement à un circuit de commande d'amplificateur de lecture qui stabilise la caractéristique d'une cellule en verrouillant une tension d'alimentation externe comme tension d'alimentation interne. Avec les dispositifs de mémoire à semiconducteurs hautement intégrés, la superficie occupée par un transistor vient à être réduite, pour miniaturiser ainsi la taille du transistor Par conséquent si une tension d'alimentation externe est appliquée à un amplificateur de lecture et à une cellule de mémoire réduits sans aucune conversion, la caractéristique de la cellule de mémoire est distordue Par exemple, un courant de pic est augmenté et un bruit
d'alimentation est engendré pendant l'opération de lecture.
Ceci a pour résultat un mauvais fonctionnement, du point de vue de la stabilité, de l'amplificateur de lecture et de la cellule de mémoire, en tant que dispositif de mémoire De plus, dans un circuit de commande d'amplificateur de lecture, puisque la tension d'alimentation externe est délivrée à l'amplificateur de lecture et à la cellule de mémoire par un signal de restauration actif, par l'intermédiaire d'un transistor pilote d'amplificateur de lecture sans aucune conversion, la caractéristique du circuit de commande d'amplificateur de lecture, comme celle
du dispositif de mémoire, est détériorée.
La figure 1 montre un schéma de circuit représentant un circuit de commande d'amplificateur de lecture classique, la figure 2 montre un chronogramme de fonctionnement de la figure 1 et la figure 3 montre un graphique de caractéristique de la tension appliquée à une cellule de la figure 1 En se référant à la figure 1, lorsqu'un signal d'horloge d'activation d'amplificateur de lecture de type p Osp est élevée au niveau logique "haut" d'un niveau de tension d'alimentation, un signal d'horloge d'activation de pilote d'amplificateur de lecture de type p OPSE est abaissée au niveau logique "bas" d'un niveau de tension de la masse à travers un inverseur 3 Par conséquent, un pilote d'amplificateur de lecture de type p
4 est mis en circuit.
A la figure 2, lorsqu'un signal d'échantillonnage d'adresse de rangée RAS est mis au niveau logique "bas", un signal d'horloge d'activation de pilote d'amplificateur de lecture de type N ONSE est mis au niveau logique "haut" pour effectuer par ce moyen l'opération de lecture dans un amplificateur de lecture de type n En outre, le signal d'horloge d'activation d'amplificateur de lecture de type p Osp est mis au niveau logique "haut", ce dont il résulte, que l'opération de lecture est effectuée dans un amplificateur de lecture de type p Cependant, comme cela est montré à la figure 3, puisque le pilote d'amplificateur de lecture de type p 4 transmet la plus grande partie de la tension d'alimentation externe ext Vcc à l'amplificateur de lecture de type p et à la cellule de mémoire, dans le cas o la tension d'alimentation externe ext Vcc est imposée à un niveau suffisamment élevé, c'est-à-dire le niveau de tension d'alimentation, une tension de seuil de la cellule est modifiée, en détériorant ainsi la caractéristique de la cellule C'est-à-dire que la durée de vie de la cellule devient plus courte et que le courant de pic est augmenté et que le bruit d'alimentation est engendré pendant l'opération de lecture, avec pour résultat que la caractéristique du circuit de commande d'amplificateur de lecture, comme celle du dispositif de mémoire, devient
considérablement instable.
La figure 4 montre un schéma de circuit représentant un autre circuit de commande d'amplificateur de lecture de la technique antérieure, et la figure 5 montre un chronogramme de fonctionnement de la figure 4 Le circuit de la figure 4 est construit de manière à ce qu'une tension abaissée jusqu'à un niveau donné, en utilisant un étage de tension d'alimentation interne, est délivrée à un amplificateur de lecture et à une cellule de mémoire La structure de l'étage de tension d'alimentation interne et sa relation de connexion, de la figure 4 sont décrits en détail dans IEEE Journal of Solid-State Circuits, volume 24, N 05, "A 45-ns 16-M bit DRAM with Triple-Well Structure", publié en octobre 1989 A la figure 4, lorsque la tension d'alimentation externe Ext Vcc est 5 V, une tension d'alimentation interne int Vcc d'approximativement 4 V est sélectionnée pour verrouiller la tension appliquée à la cellule de mémoire et à l'amplificateur de lecture Si un signal d'échantillonnage d'adresse de rangée RAS est abaissé au niveau logique "bas", des transistors NMOS (semiconducteur à grille isolée par oxyde métallique de type N) 17 et 18 sont rendus conducteurs, et ensuite, par une sortie d'un comparateur au niveau logique "bas", un noeud B est mis au niveau logique "bas" et un noeud C est mis au niveau logique "haut" En fonction du noeud C de niveau logique "haut", un transistor NMOS 20 connecté à une source à courant constant 30 est rendu conducteur, un transistor PMOS (semiconducteur à grille isolée par oxyde métallique de type P) 19 est bloqué, et des transistors NMOS 21, 26 et 27 connectés, par l'intermédiaire de leurs
sources, à la tension de la masse sont rendus conducteurs.
De plus, un noeud de sortie D connecté au drain du transistor PMOS 19 est mis au niveau logique "bas" et un pilote d'amplificateur de lecture de type p 29 est rendu conducteur, en élevant par ce moyen la tension d'un signal SAP d'activation d'amplificateur de lecture de type p. Lorsque la tension du signal SAP d'activation d'amplificateur de lecture de type p atteint 4 V, la tension de grille d'un transistor NMOS 25 dans le comparateur est augmentée, et la tension de grille des transistors PMOS 22 et 23 est diminuée Ce dont il résulte que le comparateur produit le niveau logique "haut" Par le niveau logique "haut" du comparateur, le noeud B est mis au niveau logique "haut" et le noeud C est mis au niveau logique "bas" Par le noeud C de niveau logique "bas", le transistor PMOS 19 est rendu conducteur, le transistor NMOS est bloqué, et les transistors NMOS 21, 26 et 27 connectés, par l'intermédiaire de leurs sources, à la tension de la masse sont bloqués Le noeud de sortie D connecté au drain du transistor PMOS 19 est mis au niveau logique "haut" et le pilote d'amplificateur de lecture de type p 29 est bloqué, en maintenant par ce moyen la tension du signal SAP d'activation d'amplificateur de lecture de type p à une tension de 4 V A ce moment, à la condition que pilote d'amplificateur de lecture de type p 29 soit bloqué, la tension du signal SAP d'activation d'amplificateur de lecture de type p est abaissée d'une valeur aussi grande que AV, en raison des courants de fuite de chacun des transistors constituant la cellule de mémoire et l'amplificateur de lecture, comme cela est montré à la figure 5 Cependant, puisque le noeud C est au niveau logique "bas", les transistors NMOS 21, 26 et 27 sont bloqués et le comparateur est incapable de fonctionner Par conséquent, le signal SAP d'activation d'amplificateur de lecture de type p ne peut pas être restauré à une tension normale de 4 V Ceci ne peut pas fournir une tension suffisante à la cellule et à l'amplificateur de lecture, ce qui conduit à une opération de lecture insuffisante de
l'amplificateur de lecture.
C'est par conséquent un objectif de la présente invention que de créer un circuit de commande d'amplificateur de lecture capable d'améliorer la caractéristique d'une cellule de mémoire et d'effectuer de manière suffisante l'opération de lecture de l'amplificateur de lecture, en maintenant la tension appliquée à une cellule de mémoire et à un amplificateur de
lecture à un niveau donné.
La présente invention propose à cet effet un amplificateur de lecture, comprenant un circuit de commande de pilote, un circuit de polarisation, et des moyens pour commander le circuit de commande de pilote et le circuit de polarisation Le circuit de commande de pilote, est connecté par sa ligne de sortie, à une borne de commande d'un premier pilote d'amplificateur de lecture et il sert à maintenir le courant s'écoulant dans le premier pilote d'amplificateur de lecture à un niveau donné Le circuit de polarisation connecté par sa ligne de sortie au circuit de commande de pilote, sert à maintenir le courant s'écoulant dans un dispositif de commande du circuit de commande de pilote à un niveau donné Les moyens de commande reçoivent la sortie du premier pilote d'amplificateur de lecture, et transfèrent la sortie de celui-ci au circuit de commande de pilote et au circuit de polarisation, pour commander par ce moyen le circuit de commande pilote et le circuit de polarisation Et, les moyens comprennent un comparateur pour comparer la tension délivrée à une cellule de mémoire avec une tension de référence donnée et pour produire une sortie de celui-ci en réponse à la commande d'un signal d'horloge donnée, un circuit de changement de niveau pour convertir la tension d'un second étage de tension d'alimentation en la tension d'un premier étage de tension d'alimentation par la commande du signal d'horloge donné, des moyens pour activer ou désactiver la sortie du comparateur par la commande du circuit de changement de niveau, et un circuit à déclenchement pour inverser la
sortie du comparateur.
Les caractéristiques et avantages de l'invention
ressortiront d'ailleurs de la description qui va suivre à
titre d'exemple en référence aux dessins annexés, sur lesquels: la figure 1 montre un schéma de circuit représentant circuit de commande d'amplificateur de lecture classique; la figure 2 montre un chronogramme représentant un fonctionnement du circuit représenté à la figure 1; la figure 3 montre une courbe de caractéristique représentant la tension appliquée à une cellule de la figure 1; la figure 4 montre un schéma de circuit représentant un autre circuit de commande d'amplificateur de lecture de la technique antérieure; la figure 5 montre un chronogramme représentant un fonctionnement du circuit montré à la figure 4; la figure 6 montre un schéma blocs d'un circuit de commande d'amplificateur de lecture selon la présente invention; la figure 7 montre un schéma de circuit d'un circuit de commande d'amplificateur de lecture selon la présente invention; les figures 8 A à 8 C montrent des schémas de circuit des signaux d'horloge de la figure 7; la figure 8 D montre un chronogramme représentant un fonctionnement du circuit montré à la figure 7; la figure 8 E montre un chronogramme partiel, davantage détaillé, de la figure 8 D; la figure 9 montre une courbe de caractéristique représentant la tension appliquée à une cellule de la figure 7; et la figure 10 montre une courbe de caractéristique représentant une tension de sortie en fonction de la température, d'un circuit de polarisation en fonction d'une
tension d'alimentation externe.
En se référant à la figure 6, un circuit de commande d'amplificateur de lecture 50 comprend un comparateur 50 A, un circuit à déclenchement 50 D, un circuit de changement de niveau 50 B, des moyens d'activation de comparateur 50 C, un circuit de polarisation 50 E et un circuit de commande de pilote d'amplificateur de lecture de type p 50 F Le comparateur 50 A compare la tension d'un amplificateur de lecture de type p 70 d'un réseau de cellules de mémoire 100 avec une tension de référence donnée VREF, et il est commandé par un signal Osp d'activation d'amplificateur de lecture de type p pour produire une sortie de celui- ci Le circuit de changement de niveau 50 B convertit une seconde tension d'alimentation du signal Osp d'activation d'amplificateur de lecture de type p en une première tension d'alimentation Dans ce cas, la première tension d'alimentation est issue d'un étage de tension d'alimentation externe ayant une tension habituellement de V et la seconde tension d'alimentation est issue d'un étage de tension d'alimentation interne ayant une tension d'approximativement 4 V Les moyens d'activation de comparateur 50 C activent ou désactivent la sortie du comparateur 50 A par le circuit de changement de niveau 50 B. Le circuit à déclenchement 50 D reçoit les sorties du comparateur 50 A et des moyens d'activation de comparateur C, pour produire une sortie inversée Le circuit de polarisation 50 E reçoit la sortie du circuit à déclenchement 50 D et commande le courant s'écoulant dans un dispositif de commande du circuit de commande de pilote d'amplificateur de lecture de type p 50 F pour maintenir constamment l'écoulement Le circuit de commande de pilote d'amplificateur de lecture de type p 50 F reçoit les sorties du circuit à déclenchement 50 D et du circuit de polarisation 50 E, et il transfère sa sortie vers un pilote d'amplificateur de lecture de type p, pour commander ainsi le courant s'écoulant dans un pilote d'amplificateur de lecture de type p 61 de manière à ce qu'il s'écoule constamment. En se référant à la figure 7, le comparateur 50 A est constitué d'un premier transistor PMOS 31 dont la source est connectée à la tension d'alimentation externe ext VCC et dont la grille et le drain sont connectés en diode, d'un second transistor PMOS 32 connecté par sa source, à la tension d'alimentation externe ext Vcc et par sa grille, à la grille du premier transistor PMOS 31, d'un premier transistor NMOS 33 dont la grille est connectée à un noeud d'activation d'amplificateur de lecture de type p 62 et dont le drain est connecté au drain du premier transistor PMOS 31, d'un second transistor NMOS 34 dont la grille est connectée à la tension de référence donnée VREF et dont le drain est connecté au drain du second transistor PMOS 32, d'un noeud de sortie Nl connecté à la borne commune des seconds transistors PMOS et NMOS 32 et 34 et d'un troisième transistor NMOS 35 dont le drain est connecté aux sources des premier et second transistors NMOS 33 et 34, dont la grille est connectée de manière à recevoir le signal Osp d'activation d'amplificateur de lecture de type p et dont la source est connectée de manière à recevoir la tension de
la masse.
Le circuit de changement de niveau 50 B comprend un premier transistor PMOS 39 connecté, par sa source, à la tension d'alimentation externe ext Vcc, un second transistor PMOS 40 dont la source est connectée à la tension d'alimentation externe ext Vcc, un premier transistor NMOS 41 dont la grille est connectée de manière à recevoir le signal Osp d'activation d'amplificateur de lecture de type p, dont la source est connectée à la tension de la masse et dont le drain est connecté en commun au drain du premier transistor PMOS 39 et à la grille du second transistor PMOS 40, un inverseur 43 connecté par sa borne d'entrée au signal d'horloge donné et commandé par une tension d'alimentation interne int Vcc, un second transistor NMOS 42 connecté, par sa source, à la tension de la masse et par sa grille, à la borne de sortie de l'inverseur 43, et un noeud de sortie N 3 connecté en commun à la grille du premier transistor PMOS 39 et à chacun des
drains des seconds transistors PMOS et NMOS 40 et 42.
Les moyens d'activation de comparateur 50 C sont composés d'un transistor PMOS 36 dont la source est connectée à la tension d'alimentation externe ext Vcc, dont la grille est connectée au noeud de sortie du circuit de changement de niveau 50 B et dont le drain est connecté au noeud de sortie du comparateur 50 A. Le circuit à déclenchement 50 D comprend un transistor PMOS 37 connecté, par sa source, à la tension d'alimentation externe ext Vcc et par sa grille, au noeud de sortie du comparateur 50 A, un transistor NMOS 38 connecté, par sa source, à la tension de la masse et par sa grille, au noeud de sortie du comparateur 50 A, et un noeud de sortie N 2 connecté en commun à chacun des drains des
transistors PMOS et NMOS 37 et 38.
Le circuit de polarisation 50 E est constitué d'un transistor PMOS 44 dont la source est connectée à la tension d'alimentation interne int Vcc et dont la grille est connectée à la tension de la masse, d'un premier transistor NMOS 45 connecté, par son drain, au drain du transistor PMOS 44 et par sa grille, au noeud de sortie du circuit à déclenchement 50 D, d'un noeud de sortie N 4 connecté en commun à chacun des drains du transistor PMOS 44 et du premier transistor NMOS 45, pour produire une tension de polarisation VB, et d'un second transistor NMOS 46 dont le drain et la grille sont connectés en diode à la source du premier transistor NMOS 45 et dont la source est
connectée à la tension de la masse.
Le circuit de commande de pilote d'amplificateur de lecture de type p 50 F comprend un transistor PMOS 47 connecté, par sa source à la tension d'alimentation externe ext Vcc et par sa grille, au noeud de sortie du circuit à déclenchement 50 D, un premier transistor NMOS 48 connecté par sa grille au noeud de sortie du circuit à déclenchement D, une ligne de sortie connectée en commun à la borne commune du transistor PMOS 47 et du premier transistor NMOS 48 et à la borne de commande du pilote d'amplificateur de lecture 61, pour produire un signal d'horloge OPSE d'activation de pilote d'amplificateur de lecture de type p, un second transistor NMOS 49, connecté, par sa grille, au noeud de sortie du circuit de polarisation 50 E, et des moyens connectés entre la tension d'alimentation externe ext Vcc et la ligne de sortie, pour maintenir constamment le courant s'écoulant dans les premier, second transistors NMOS 48 et 49 Dans ce cas, les moyens comprennent des premier, second transistors PMOS 50 et 51 La source du premier transistor PMOS 50 est connectée à la tension d'alimentation externe ext Vcc, sa grille et son drain étant connectés en diode Les bornes du second transistors PMOS 51 sont toutes deux connectées entre le drain du premier transistor PMOS 50 et la ligne de sortie, la grille
étant connectée à la tension de la masse.
Le fonctionnement de la figure 7 va être décrit en se référant aux figures 8 A à 8 E Comme cela est montré à la figure 8 B, un signal d'horloge d'activation de lecture os produit par l'intermédiaire d'un circuit à retard 74 et un signal d'horloge maître OR sont transmis à une porte NON ET et par la suite à un inverseur 76, pour produire un signal d'horloge ONSE d'activation de pilote d'amplificateur de lecture de type n Le signal d'horloge maître PR est un signal produit, à travers trois inverseurs 71, 72 et 73 recevant un signal d'échantillonnage d'adresse de rangée RAS, comme cela est montré à la figure 8 A A la figure 8 C, la sortie produite par l'intermédiaire de trois inverseurs 77, 78 et 79 recevant le signal d'horloge ONSE d'activation de pilote d'amplificateur de lecture de type n, et la sortie produite par l'intermédiaire d'un inverseur recevant le signal d'horloge maître OR sont entrées dans une porte NON OU 81, et ensuite un signal de sortie retardé par l'intermédiaire de deux inverseurs 82 et 83 produit un signal d'horloge Op d'activation d'amplificateur de lecture de type p En se reportant à la figure 7, le signal SAP d'activation d'amplificateur de lecture de type p est initialement préchargé au niveau
moitié de la tension d'alimentation interne int Vcc.
C'est-à-dire que lorsque le signal d'échantillonnage d'adresse de rangée RAS est à l'état préchargé du niveau logique "haut", le signal d'horloge d'activation d'amplificateur de lecture de type p cp 5 est mis au niveau logique "bas", le second transistor NMOS 42 du circuit de changement de niveau 50 B est rendu conducteur, et le circuit de changement de niveau 50 B produit une sortie du niveau logique "bas" Par conséquent, le transistor PMOS 36 des moyens d'activation de comparateur 50 C est rendu conducteur, la sortie du comparateur 50 A vient à l'état désactivé et le signal de niveau logique "haut" est entré dans le circuit à déclenchement 50 D Le circuit à il déclenchement 50 D est mis au niveau logique "bas", et le circuit de polarisation 50 E est mis au niveau logique "haut" puisque le premier transistor NMOS 45 est bloqué Le circuit de commande de pilote d'amplificateur de lecture de type p 50 F produit une sortie de niveau logique "haut", le pilote d'amplificateur de lecture PMOS 61 est bloqué et le signal SAP d'activation d'amplificateur de lecture de type p est préchargé au niveau moitié de la tension
d'alimentation interne int Vcc.
La manière dont fonctionne le circuit de polarisation E va être décrite maintenant La ligne de sortie du circuit de polarisation 50 E est connectée à l'élément de commande du circuit de commande de pilote 50 F, c'est-à-dire, la grille du second transistor NMOS 49, en établissant ainsi de manière constante le courant i B* Comme cela est montré à la figure 10, si la tension d'alimentation externe ext Vcc est augmentée, la tension du noeud N 2 est augmentée Par conséquent, la tension VGS du premier transistor NMOS 45 est augmentée et la tension VB du noeud N 4 est diminuée En outre, puisque la tension Vos du second transistor NMOS 49 du circuit de pilote 50 F est diminuée, l'augmentation du courant i B provoquée par la tension d'alimentation externe ext Vcc augmentée, peut être empêchée A ce moment, puisque la tension VB au noeud N 4 est délivrée de manière continue à la grille du second transistor NMOS 49, il n'y a aucune possibilité pour que le transistor NMOS 49 soit bloqué Au contraire, si la tension d'alimentation externe ext Vcc est diminuée, puisque la tension du noeud N 2 est diminuée, la tension VGS du premier transistor NMOS 45 est diminuée et la tension VB au noeud N 4 est augmentée De plus, puisque la tension VGS du second transistor NMOS 49 du circuit de commande de pilote 50 F est augmentée, la diminution du courant i B provoquée par la tension d'alimentation externe ext Vcc réduite peut être empêchée Par conséquent, le courant i DS entre le drain et la source s'écoulant dans le pilote d'amplificateur de lecture PMOS 61 est constamment imposé, avec comme résultat le fait qu'une pente d'augmentation constante du signal SAP d'activation d'amplificateur de lecture de type p est délivrée, quelle que soit la variation de la tension
d'alimentation externe ext Vcc.
Le fonctionnement du circuit de commande de pilote 50 F va être décrit maintenant Si le noeud N 2 est dans un état de niveau "bas", le signal d'horloge OPSE d'activation de pilote d'amplificateur de lecture de type p est mis au niveau logique "haut" et les pilotes d'amplificateur de lecture de type p 61, 65, sont bloqués Au contraire, si le noeud N 2 est dans un état de niveau logique "haut", le signal d'horloge OPSE d'activation de pilote de commande d'amplificateur de lecture de type p est mis au niveau logique "bas" et les pilotes d'amplificateur de lecture de type p 61, 65, sont rendus conducteurs En outre, puisque le premier transistor NMOS 48 est rendu conducteur, le courant constant i B vient à s'écouler Même lorsque la tension d'alimentation externe ext Vcc est augmentée, puisque le courant i B est constant, la tension du signal d'horloge OPSE d'activation de pilote d'amplificateur de lecture de type p, est augmentée D'une manière plus détaillée, si la tension d'alimentation externe ext Vcc est augmentée, la tension entre le drain et la source des pilotes d'amplificateur de lecture de type p 61, 65, est augmentée Par conséquent, la tension de grille des pilotes d'amplificateur de lecture de type p 61, 65, c'est- à-dire, le signal d'horloge OPSE d'activation de
pilote d'amplificateur de lecture de type p, est augmentée.
Ce dont il résulte que la tension VGS entre la grille et la source est diminuée, pour maintenir constamment ainsi le courant s'écoulant dans les pilotes d'amplificateur de lecture de type p 61, 65, Par conséquent, puisqu'un courant de canal indépendant de la tension d'alimentation externe ext Vcc est fourni, la pente montante du signal SAP d'activation d'amplificateur de lecture de type p est constante dans une fourchette de tension d'alimentation externe ext Vcc de niveau logique "haut" ou de niveau logique "bas", pour résoudre ainsi un problème qui est que le courant de pic, issu de la pente montante rapide du signal SAP d'activation d'amplificateur de lecture de type
p, est augmenté.
Maintenant, le fonctionnement de la figure 7 va être décrit dans le cas o le signal d'échantillonnage d'adresse de rangée RAS est fixé au niveau logique "bas" et o une adresse de rangée est sélectionnée Une ligne de mot quelconque est sélectionnée et la charge se partageant entre une ligne de bit et une cellule est effectuée par le décodage de l'adresse de rangée Puis, un signal d'horloge NSE d'activation de pilote d'amplificateur de lecture de type N est mis au niveau logique "haut" et les pilotes d'amplificateur de lecture NMOS 63, 67, sont rendus conducteurs, en lisant par ce moyen les lignes de bit Le signal d'horloge O, d'activation d'amplificateur de lecture de type p est mis au niveau logique "haut" et le noeud de sortie N 3 du circuit de changement de niveau 50 B atteint la tension d'alimentation externe ext Vcc Ce dont il résulte que le transistor PMOS 36 des moyens d'activation de comparateur 50 C est bloqué et que la sortie du comparateur 50 A est activée Puisque la tension de référence VREF de 4 V est plus grande que la tension du signal SAP d'activation d'amplificateur de lecture de type p, le comparateur 50 A est mis au niveau logique "bas" au
droit du noeud Nl Dans ce cas, le signal d'horloge OP.
d'activation d'amplificateur de lecture de type p est délivré à la grille du troisième transistor NMOS 35 dans le comparateur 50 A Le circuit à déclenchement 50 D détecte l'état de niveau logique "bas" du noeud Nl et il produit le niveau logique "haut" au noeud N 2 La sortie du circuit à déclenchement 50 D dans l'état de niveau logique "haut" active le circuit de polarisation 50 E et le circuit de commande de pilote 50 F. Par conséquent, les pilotes d'amplificateur de lecture de type p 61, 65, sont rendus conducteurs par le signal d'horloge OPSE d'activation de pilote d'amplificateur de lecture de type p, la tension du signal SAP d'activation d'amplificateur de lecture de type p a une pente montante indépendante de la variation de la tension d'alimentation externe ext Vcc De plus, si la tension du signal SAP d'activation d'amplificateur de lecture de type p vient à une tension de 4 V, la tension de grille du premier transistor NMOS 33 du comparateur 50 A est augmentée Par conséquent, le noeud Ni est mis au niveau logique "haut", la sortie du circuit à déclenchement 50 D est mise au niveau logique "bas", et la sortie du circuit de polarisation 50 E
est mise à la tension d'alimentation interne int Vcc.
Puisque le premier transistor NMOS 48 du circuit de commande de pilote 50 F est bloqué, le signal d'horloge OPSE d'activation de pilote d'amplificateur de lecture de type p est mis au niveau logique "haut" et les pilotes d'amplificateur de lecture de type p 61, 65, sont bloqués, ce qui empêche la tension du signal SAP d'activation d'amplification de lecture de type p de s'élever au dessus de 4 V, comme cela est montré à la figure 9 Si la tension du signal SAP d'activation d'amplification de lecture de type p est abaissée à une tension inférieure à 4 V, en raison de la perte de courant de chacun des transistors constituant la cellule de mémoire et l'amplificateur de lecture, à un niveau de A, la tension du signal SAP d'activation d'amplificateur de lecture de type p est élevée à nouveau à un niveau de B, par le fonctionnement du comparateur 50 A comme cela est montré à la figure 8 E Dans un circuit de commande d'amplificateur de lecture classique montré à la figure 4, le comparateur 50 A ne peut pas être à nouveau mis en oeuvre après que la tension dusignal SAP d'activation d'amplificateur de lecture de type p s'est élevé à partir de l'état préchargé jusqu'à une tension de 4 V Cependant, dans le circuit de commande d'amplificateur de lecture selon la présente invention, puisque la tension de commande du comparateur A devient le signal d'horloge d'activation d'amplificateur de lecture de type p Osp et qu'elle est dans un état activé de manière continue, la tension du SAP est maintenue comme tension de 4 V, en détectant la tension du signal SAP d'activation d'amplificateur de lecture de
type p, quand le SAP est abaissé.
Comme cela a été décrit ci-dessus, dans le circuit de commande d'amplificateur de lecture selon la présente invention, puisque la tension appliquée à la cellule de mémoire est verrouillée à un niveau donné (dans ce cas 4 V), la distorsion de la caractéristique des cellules provoquée par le niveau logique "haut" de Vcc peut être empêchée De plus, le courant de pic dû à la lecture de l'amplificateur de lecture de type p est supprimé et le bruit d'alimentation est réduit, en améliorant par ce moyen
la fiabilité d'un dispositif de mémoire à semiconducteurs.
Bien que l'invention ait été particulièrement montrée et décrite en se référant à des modes de réalisation préférés de celle-ci, il sera compris aisément par les personnes expérimentées dans cette technique que des modifications dans la forme et dans des détails peuvent être effectuées sans sortir de l'esprit et du domaine de l'invention.
Claims (15)
1 Circuit de commande d'amplificateur de lecture ( 50) d'un dispositif de mémoire à semiconducteurs ( 100), ledit dispositif de mémoire à semiconducteurs ( 100) comportant un amplificateur de lecture ( 70) et un premier pilote d'amplificateur de lecture ( 61), qui sont mis en oeuvre par un signal de commande donné, caractérisé en ce qu'il comprend: un circuit de commande de pilote ( 50 F) connecté de manière à transférer sa sortie à une borne de commande dudit premier pilote d'amplificateur de lecture ( 61), pour maintenir constamment un écoulement de courant dans ledit premier pilote d'amplificateur de lecture ( 61); un circuit de polarisation ( 50 E) connecté de manière à transférer sa sortie à une borne de commande d'un élément de commande dudit circuit de commande de pilote ( 50 F), pour maintenir de manière constante un écoulement de courant dans ledit élément de commande, quelle que soit l'augmentation et la diminution d'une tension d'alimentation externe (ext Vcc); et des moyens connectés de manière à recevoir une tension appliquée audit amplificateur de lecture ( 70) et à transférer leur sortie audit circuit de commande de pilote ( 50 F) et audit circuit de polarisation ( 50 E), pour commander ledit circuit de commande de pilote ( 50 F) et
ledit circuit de polarisation ( 50 E).
2 Circuit de commande d'amplificateur de lecture ( 50) selon la revendication 1, caractérisé en ce que ledit premier pilote d'amplificateur de lecture ( 61) est
constitué d'un transistor PMOS.
3 Circuit de commande d'amplificateur de lecture ( 50) selon la revendication 1, caractérisé en ce que ledit circuit de commande de pilote ( 50 F) comprend: un premier transistor PMOS ( 47) dont la source est connectée à une première tension d'alimentation et dont la grille est connectée à une première ligne d'entrée; un premier transistor NMOS ( 48) connecté, par sa grille, à ladite première ligne d'entrée; une ligne de sortie connectée en commun à une borne commune dudit premier transistor PMOS ( 47) et dudit premier transistor NMOS ( 48) et connectée à ladite borne de commande dudit premier pilote d'amplificateur de lecture
( 61);
un second transistor NMOS ( 49) dont le canal est connecté entre ledit premier transistor NMOS ( 48) et la tension de la masse (VSS), et dont la grille est connectée à une seconde ligne d'entrée; et des moyens connectés entre ladite première tension d'alimentation (ext Vcc) et ladite ligne de sortie, pour maintenir constamment un écoulement de courant entre
lesdits premier et second transistors NMOS ( 48, 49).
4 Circuit de commande d'amplificateur de lecture ( 50) selon la revendication 3, caractérisé en ce que lesdits moyens pour maintenir comprennent: un second transistor PMOS ( 50) dont la source est connectée à ladite première tension d'alimentation (ext Vcc) et dont la grille et le drain sont connectés en diode; et un troisième transistor PMOS ( 51) dont le canal est connecté entre ledit drain dudit second transistor PMOS ( 50) et ladite ligne de sortie, et dont la grille est
connectée à ladite tension de la masse (VSS).
Circuit de commande d'amplificateur de lecture ( 50) selon la revendication 3 ou la revendication 4, caractérisé en ce que ladite première tension d'alimentation est une tension d'alimentation externe (ext Vcc) ayant un premier
niveau donné.
6 Circuit de commande d'amplificateur de lecture ( 50) selon la revendication 1, caractérisé en ce que ledit circuit de polarisation ( 50 E) est constitué de: un quatrième transistor PMOS ( 44) dont la source est connectée à une seconde tension d'alimentation (int Vcc) et dont la grille est connectée à ladite tension de la masse
(VSS);
un troisième transistor NMOS ( 45) dont le drain est connecté au drain dudit quatrième transistor PMOS ( 44) et dont la grille est connectée à ladite première ligne d'entrée; un premier noeud de sortie connecté en commun à une borne commune dudit quatrième transistor PMOS ( 44) et dudit troisième transistor NMOS ( 45) et à ladite seconde ligne d'entrée; et un quatrième transistor NMOS ( 46) dont le drain et la grille sont connectés en diode à ladite source dudit troisième transistor NMOS ( 45) et dont la source est
connectée à ladite tension de la masse (VSS).
7 Circuit de commande d'amplificateur de lecture ( 50) selon la revendication 6, caractérisé en ce que ladite seconde tension d'alimentation est une tension d'alimentation interne (int Vcc) ayant un second niveau donné. 8 Circuit de commande d'amplificateur de lecture ( 50) selon la revendication 1, caractérisé en ce que lesdits moyens de commande sont constitués de: une troisième ligne d'entrée connectée à un noeud d'activation d'amplificateur de lecture, ledit noeud d'activation d'amplificateur de lecture étant connecté à l'une des bornes du canal dudit premier pilote d'amplificateur de lecture ( 70); une quatrième ligne d'entrée pour délivrer une tension de référence donnée (VREF); une cinquième ligne d'entrée pour délivrer un signal d'horloge donné (op); un comparateur ( 50 A) comportant un second noeud de sortie; et un circuit à déclenchement ( 50 D) ayant un noeud d'entrée connecté audit second noeud de sortie dudit comparateur ( 50 A) et ayant un troisième noeud de sortie connecté en commun à ladite première ligne d'entrée dudit circuit de polarisation ( 50 E) et audit circuit de commande
de pilote ( 50 F).
9 Circuit de commande d'amplificateur de lecture ( 50) selon la revendication 8, caractérisé en ce que ladite tension de référence (VREF) est un niveau de ladite seconde
tension d'alimentation (int Vcc).
10 Circuit de commande d'amplificateur de lecture ( 50) selon la revendication 8, caractérisé en ce que ledit signal d'horloge est produit après qu'un second pilote
d'amplificateur de lecture a été commandé.
11 Circuit de commande d'amplificateur de lecture ( 50) selon la revendication 10, caractérisé en ce que ledit second pilote d'amplificateur de lecture est un pilote
d'amplificateur de lecture NMOS.
12 Circuit de commande d'amplificateur de lecture ( 50) selon la revendication 8, caractérisé en ce que ledit comparateur ( 50 A) est constitué de: un cinquième transistor PMOS ( 31) dont la source est connectée à ladite première tension d'alimentation (ext Vcc) et dont la grille et le drain sont connectés en diode; un sixième transistor PMOS ( 32) dont la source est connectée à ladite première tension d'alimentation (ext Vcc) et dont la grille est connectée à ladite grille dudit cinquième transistor PMOS ( 31); un cinquième transistor NMOS ( 33) dont la grille est connectée à ladite troisième ligne d'entrée et dont le drain est connecté audit drain dudit cinquième transistor
PMOS ( 31);
un sixième transistor NMOS ( 34) dont la grille est connectée à ladite quatrième ligne d'entrée et dont le drain est connecté au drain dudit cinquième transistor PMOS
( 33);
ledit second noeud de sortie étant connecté à une borne commune dudit sixième transistor PMOS ( 32) et dudit sixième transistor NMOS ( 34); et un septième transistor NMOS ( 35) dont le drain est connecté en commun à chacune des sources dudit cinquième et sixième transistor NMOS ( 33, 34), dont la grille est connectée à ladite cinquième ligne d'entrée et dont la
source est connectée à ladite tension de la masse (VSS).
13 Circuit de commande d'amplificateur de lecture ( 50) selon la revendication 8, caractérisé en ce que ledit circuit à déclenchement ( 50 D) comprend: un septième transistor PMOS ( 37) dont la source est connectée à ladite première tension d'alimentation (ext Vcc) et dont la grille est connectée audit noeud d'entrée; un huitième transistor NMOS ( 38) dont la source est connectée à ladite tension de la masse (VSS) et dont la grille est connectée audit noeud d'entrée; et ledit troisième noeud de sortie connecté en commun à chacun des drains desdits septième transistor PMOS ( 37) et
huitième transistor NMOS ( 38).
14 Circuit de commande d'amplificateur de lecture ( 50) capable d'améliorer la caractéristique d'une cellule, en ajustant une tension d'une première tension d'alimentation (ext Vcc) à un niveau donné, et en délivrant la tension dudit niveau donné à ladite cellule, caractérisé en ce qu'il comprend: un comparateur ( 50 A) pour comparer ladite tension appliquée à ladite cellule avec une tension de référence (VREF) donnée et pour produire une sortie de celui-ci par une commande d'un signal d'horloge (Osp) donné; un circuit de changement de niveau ( 50 B) pour convertir une tension d'une seconde tension d'alimentation (int Vcc) en la tension d'une première tension d'alimentation (ext Vcc) par la commande dudit signal d'horloge (çs P); des moyens commandés par une sortie dudit circuit de changement de niveau ( 50 B), pour activer ou désactiver ladite sortie dudit comparateur ( 50 A); un circuit à déclenchement ( 50 D) pour inverser ladite sortie dudit comparateur ( 50 A); un circuit de commande de pilote ( 50 F) recevant une sortie dudit circuit de déclenchement ( 50 D) pour maintenir un courant s'écoulant dans ledit pilote d'amplificateur ( 61) de lecture à un niveau donné, une ligne de sortie dudit circuit de commande de pilote ( 50 F) étant connectée à une borne de commande d'un premier pilote d'amplificateur de lecture ( 61); et un circuit de polarisation ( 50 E) pour maintenir un courant s'écoulant dans un élément de commande dudit
circuit de commande de pilote ( 50 F).
Circuit de commande d'amplificateur de lecture ( 50) selon la revendication 14, caractérisé en ce que ladite première et ladite seconde tensions d'alimentation (ext Vcc, int Vcc)) sont respectivement 5 V et 4 V, et ladite tension de référence (VREF) est 4 V. 16 Circuit de commande d'amplificateur de lecture ( 50) selon la revendication 14, caractérisé en ce que ledit signal d'horloge (op) est produit après qu'un second
pilote d'amplificateur de lecture a été commandé.
17 Circuit de commande d'amplificateur de lecture ( 50) selon la revendication 16, caractérisé en ce que ledit second pilote d'amplificateur de lecture est constitué d'un
pilote d'amplificateur de lecture NMOS.
18 Circuit de commande d'amplificateur de lecture ( 50) selon la revendication 14, caractérisé en ce que ledit circuit de changement de niveau ( 50 B) est constitué de: un premier transistor PMOS ( 39) dont la source est connectée à ladite première tension d'alimentation (ext Vcc); un second transistor PMOS ( 40) dont la source est connectée à ladite première tension d'alimentation (ext Vcc); un premier transistor NMOS ( 41) dont la grille est connectée audit signal d'horloge (Osp), dont la source est connectée à la tension de la masse (VSS) et dont le drain est connecté en commun au drain dudit premier transistor PMOS ( 39) et à la grille dudit second transistor PMOS ( 40); un inverseur ( 43) comportant une borne d'entrée connectée audit signal d'horloge (OSP) et une borne d'entrée de commande connectée à ladite seconde tension d'alimentation (int Vcc); un second transistor NMOS ( 42) dont la source est connectée à ladite tension de la masse (VSS) et dont la grille est connectée à une borne de sortie dudit inverseur ( 43); et un noeud de sortie connecté en commun à la grille dudit premier transistor PMOS ( 39) et à chacun des drains dudit second transistor PMOS ( 40) et dudit second
transistor NMOS ( 42).
19 Circuit de commande d'amplificateur de lecture ( 50) selon la revendication 14, caractérisé en ce que lesdits moyens pour activer ou désactiver sont constitués d'un transistor PMOS ( 36) dont la source est connectée à ladite première tension d'alimentation (ext Vcc), dont la grille est connectée audit noeud de sortie dudit circuit de changement de niveau ( 50 B), et dont le drain est connecté à
un noeud de sortie dudit comparateur ( 50 A).
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019910013279A KR940003409B1 (ko) | 1991-07-31 | 1991-07-31 | 반도체 메모리 장치의 센스앰프 제어회로 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| FR2680040A1 true FR2680040A1 (fr) | 1993-02-05 |
| FR2680040B1 FR2680040B1 (fr) | 1994-05-13 |
Family
ID=19318120
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| FR9114795A Expired - Fee Related FR2680040B1 (fr) | 1991-07-31 | 1991-11-29 | Circuit de commande d'amplificateur de lecture d'un dispositif de memoire a semiconducteurs. |
Country Status (8)
| Country | Link |
|---|---|
| US (1) | US5267203A (fr) |
| JP (1) | JPH0756752B2 (fr) |
| KR (1) | KR940003409B1 (fr) |
| DE (1) | DE4142065C2 (fr) |
| FR (1) | FR2680040B1 (fr) |
| GB (1) | GB2258329B (fr) |
| IT (1) | IT1252592B (fr) |
| TW (1) | TW250589B (fr) |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06267275A (ja) * | 1993-03-10 | 1994-09-22 | Fujitsu Ltd | センスアンプ制御回路及びセンスアンプ制御方法 |
| KR960009953B1 (ko) * | 1994-01-27 | 1996-07-25 | 삼성전자 주식회사 | 반도체 메모리 장치의 센스앰프 제어회로 |
| EP0688772B1 (fr) * | 1994-06-16 | 1999-05-06 | LG Chemical Limited | Dérivés de l'acide quinolinecarboxylique ayant des substituants 7-(4-amino-méthyl-3-oxime)-pyrrolidine et procédé pour leur préparation |
| KR0121137B1 (ko) * | 1994-12-31 | 1997-12-04 | 문정환 | 센스 앰프의 구동 신호 발생 회로 |
| US5561629A (en) * | 1995-03-10 | 1996-10-01 | Xilinx, Inc. | Latching sense amplifier for a programmable logic device |
| KR0166505B1 (ko) * | 1995-08-18 | 1999-02-01 | 김주용 | 분리된 다수의 내부 전원전압을 사용하는 디램 및 감지증폭기 어레이 |
| JP3672384B2 (ja) * | 1996-07-24 | 2005-07-20 | 沖電気工業株式会社 | センス回路 |
| KR100223849B1 (ko) * | 1996-10-24 | 1999-10-15 | 구본준 | 반도체 메모리장치 |
| JP3742191B2 (ja) * | 1997-06-06 | 2006-02-01 | 株式会社東芝 | 半導体集積回路装置 |
| KR100300026B1 (ko) * | 1997-11-08 | 2001-09-03 | 김영환 | 블록디코드칼럼선택장치 |
| US6009031A (en) * | 1998-08-18 | 1999-12-28 | Advanced Array Corp | Supply line controlled sense amplifier |
| US6535426B2 (en) * | 2001-08-02 | 2003-03-18 | Stmicroelectronics, Inc. | Sense amplifier circuit and method for nonvolatile memory devices |
| KR100550632B1 (ko) * | 2003-04-30 | 2006-02-10 | 주식회사 하이닉스반도체 | 외부 전원전압의 변화에 무관하게 균일한 센싱마진시간을갖는비트라인 센싱 방법 및 그를 위한 메모리 장치 |
| JP2009199675A (ja) * | 2008-02-22 | 2009-09-03 | Seiko Instruments Inc | 不揮発性半導体記憶装置 |
| KR101855295B1 (ko) * | 2011-09-08 | 2018-05-09 | 삼성전자주식회사 | 데이터 리드회로, 이를 포함하는 불휘발성 메모리 장치 및 불휘발성 메모리 장치의 데이터 리드 방법 |
| JP2023142225A (ja) * | 2022-03-24 | 2023-10-05 | 株式会社東芝 | センスタイミング生成回路および半導体記憶装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4888503A (en) * | 1987-10-13 | 1989-12-19 | Intel Corporation | Constant current biased common gate differential sense amplifier |
| US4984207A (en) * | 1987-07-10 | 1991-01-08 | Hitachi, Ltd. | Semiconductor memory device |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4104734A (en) * | 1977-06-30 | 1978-08-01 | Fairchild Camera And Instrument Corporation | Low voltage data retention bias circuitry for volatile memories |
| US4585955B1 (en) * | 1982-12-15 | 2000-11-21 | Tokyo Shibaura Electric Co | Internally regulated power voltage circuit for mis semiconductor integrated circuit |
| JPS59218696A (ja) * | 1983-05-26 | 1984-12-08 | Toshiba Corp | 半導体メモリ |
| US4903237A (en) * | 1988-08-02 | 1990-02-20 | Catalyst Semiconductor, Inc. | Differential sense amplifier circuit for high speed ROMS, and flash memory devices |
| JP2883625B2 (ja) * | 1989-03-30 | 1999-04-19 | 株式会社東芝 | Ｍｏｓ型充電回路 |
| JP2789779B2 (ja) * | 1990-04-14 | 1998-08-20 | 日本電気株式会社 | メモリ装置 |
| JP3037377B2 (ja) * | 1990-08-27 | 2000-04-24 | 沖電気工業株式会社 | 半導体記憶装置 |
| US5175451A (en) * | 1990-10-08 | 1992-12-29 | Sharp Kabushiki Kaisha | Biasing circuit for sense amplifier |
-
1991
- 1991-07-31 KR KR1019910013279A patent/KR940003409B1/ko not_active IP Right Cessation
- 1991-11-15 US US07/792,588 patent/US5267203A/en not_active Expired - Lifetime
- 1991-11-22 TW TW080109176A patent/TW250589B/zh active
- 1991-11-29 FR FR9114795A patent/FR2680040B1/fr not_active Expired - Fee Related
- 1991-12-19 DE DE4142065A patent/DE4142065C2/de not_active Expired - Fee Related
- 1991-12-19 JP JP3336770A patent/JPH0756752B2/ja not_active Expired - Fee Related
- 1991-12-27 IT ITMI913496A patent/IT1252592B/it active IP Right Grant
- 1991-12-31 GB GB9127519A patent/GB2258329B/en not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4984207A (en) * | 1987-07-10 | 1991-01-08 | Hitachi, Ltd. | Semiconductor memory device |
| US4888503A (en) * | 1987-10-13 | 1989-12-19 | Intel Corporation | Constant current biased common gate differential sense amplifier |
Also Published As
| Publication number | Publication date |
|---|---|
| IT1252592B (it) | 1995-06-19 |
| ITMI913496A1 (it) | 1993-06-27 |
| ITMI913496A0 (it) | 1991-12-27 |
| DE4142065A1 (de) | 1993-02-04 |
| KR940003409B1 (ko) | 1994-04-21 |
| JPH0756752B2 (ja) | 1995-06-14 |
| KR930003147A (ko) | 1993-02-24 |
| GB2258329A (en) | 1993-02-03 |
| FR2680040B1 (fr) | 1994-05-13 |
| GB2258329B (en) | 1995-08-16 |
| TW250589B (fr) | 1995-07-01 |
| GB9127519D0 (en) | 1992-02-19 |
| US5267203A (en) | 1993-11-30 |
| JPH0541086A (ja) | 1993-02-19 |
| DE4142065C2 (de) | 1996-04-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| FR2680040A1 (fr) | Circuit de commande d'amplificateur de lecture d'un dispositif de memoire a semiconducteurs. | |
| FR2677793A1 (fr) | Circuit pour produire une tension d'alimentation interne. | |
| EP0743650B1 (fr) | Circuit de détection de courant pour la lecture d'une mémoire en circuit intégré | |
| FR2667409A1 (fr) | Circuit de commande de tension de source. | |
| FR2536607A1 (fr) | Circuit d'interface | |
| EP0594834A1 (fr) | Circuit intermediaire entre un circuit logique a basse tension et un etage de sortie a haute tension realises dans une technologie cmos standard | |
| FR2637703A1 (fr) | Circuit regulateur stabilise a faible tension de mise hors fonction | |
| FR2647250A1 (fr) | Circuit de conversion de tension d'alimentation pour une memoire a semiconducteurs a densite elevee | |
| FR2634311A1 (fr) | Circuit tampon de sortie de donnees pour une memoire d'octets | |
| EP0181664A1 (fr) | Comparateur synchronisé | |
| FR2690293A1 (fr) | Amplificateur numérique Bicmos. | |
| FR3050307A1 (fr) | Circuit amplificateur de lecture perfectionne pour un dispositif de memoire, en particulier un dispositif de memoire non volatile | |
| FR2680025A1 (fr) | Circuit de transmission de donnees comportant une ligne d'entree/sortie commune. | |
| FR2676578A1 (fr) | Dispositif de memoire a semiconducteurs capable d'executer des operations de regeneration non periodiques. | |
| FR2687003A1 (fr) | Circuit de sortie de donnees pour un dispositif de memoire a semi-conducteur. | |
| EP0649079B1 (fr) | Circuit générateur de tension stabilisée du type bandgap | |
| FR3072841A1 (fr) | Circuit electronique avec dispositif de surveillance de l'alimentation utilisant un seuil de declenchement choisi dans une plage de tensions autour d'une tension de bande interdite | |
| EP3806162B1 (fr) | Extinction d'une spad | |
| US7312450B2 (en) | Infrared detecting device | |
| FR2822956A1 (fr) | Dispositif de detection d'alimentation | |
| FR2682801A1 (fr) | Circuit pour produire une tension d'alimentation en courant interne dans un dispositif de memoire a semiconducteurs. | |
| FR2729020A1 (fr) | Circuit de survoltage utilise dans un etat actif d'un dispositif de memoire a semi-conducteurs | |
| FR2572574A1 (fr) | Cellule de memoire de registre a decalage | |
| FR2677771A1 (fr) | Circuit de detection de niveau de polarisation inverse dans un dispositif de memoire a semiconducteurs. | |
| US7995449B2 (en) | System of sampling interface for an optical pick-up head |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| ST | Notification of lapse |
Effective date: 20090731 |