JPH0541086A - 半導体メモリー装置のセンスアンプ制御回路 - Google Patents
半導体メモリー装置のセンスアンプ制御回路Info
- Publication number
- JPH0541086A JPH0541086A JP3336770A JP33677091A JPH0541086A JP H0541086 A JPH0541086 A JP H0541086A JP 3336770 A JP3336770 A JP 3336770A JP 33677091 A JP33677091 A JP 33677091A JP H0541086 A JPH0541086 A JP H0541086A
- Authority
- JP
- Japan
- Prior art keywords
- sense amplifier
- power supply
- supply voltage
- output
- control circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4091—Sense or sense/refresh amplifiers, or associated sense circuitry, e.g. for coupled bit-line precharging, equalising or isolating
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
- G11C7/065—Differential amplifiers of latching type
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
Abstract
(57)【要約】
【目的】 ＤＲＡＭ等のメモリーセルとセンスアンプに
印加される電圧が外部電源電圧の変化に影響を受けずに
一定に維持されるようにし、メモリーセルのデバイス特
性を改善すると共にセンスアンプのセンシング動作が十
分行なわれるようにする。 【構成】 センスアンプドライバー内を流れる電流を一
定に維持するよう制御するセンスアンプドライバー制御
回路５０Ｆと、センスアンプドライバー制御回路の駆動
素子に流れる電流を外部電源電圧の変化に関係なく一定
に維持するよう制御するバイアス回路５０Ｅと、センス
アンプに印加される電圧を入力とし、センスアンプに印
加される電圧が変化する毎に作動してセンスアンプドラ
イバー制御回路及びバイアス回路を駆動する手段（５０
Ａ、５０Ｂ、５０Ｃ、５０Ｄ）と、から構成されるセン
スアンプ制御回路を設けるものとしている。
印加される電圧が外部電源電圧の変化に影響を受けずに
一定に維持されるようにし、メモリーセルのデバイス特
性を改善すると共にセンスアンプのセンシング動作が十
分行なわれるようにする。 【構成】 センスアンプドライバー内を流れる電流を一
定に維持するよう制御するセンスアンプドライバー制御
回路５０Ｆと、センスアンプドライバー制御回路の駆動
素子に流れる電流を外部電源電圧の変化に関係なく一定
に維持するよう制御するバイアス回路５０Ｅと、センス
アンプに印加される電圧を入力とし、センスアンプに印
加される電圧が変化する毎に作動してセンスアンプドラ
イバー制御回路及びバイアス回路を駆動する手段（５０
Ａ、５０Ｂ、５０Ｃ、５０Ｄ）と、から構成されるセン
スアンプ制御回路を設けるものとしている。
Description
【０００１】
【産業上の利用分野】本発明はＤＲＡＭ（ダイナミック
ランダムアクセスメモリー）に関するもので、特に外部
電源電圧を内部電源電圧でクランプ（clamp ）してメモ
リーセルのデバイス特性を安定させたセンスアンプ制御
回路に関するものである。
ランダムアクセスメモリー）に関するもので、特に外部
電源電圧を内部電源電圧でクランプ（clamp ）してメモ
リーセルのデバイス特性を安定させたセンスアンプ制御
回路に関するものである。
【０００２】
【従来の技術】半導体メモリー装置の高集積化にともな
って一つのトランジスタの占有可能面積も減少してお
り、したがってトランジスタの大きさは益々小形化の傾
向にある。このような傾向により小さくなったセンスア
ンプ及びメモリーセルに外部電源電圧をそのまま印加す
ると、メモリーセルのデバイス特性歪曲が発生し、セン
シング（sensing ）動作時にピーク電流（peak curren
t）が増加する。同時に、パワーノイズ（power noise
）も発生してメモリー素子として安定した動作をする
ことができないことはこの分野によく知られている事実
である。一方、センスアンプ制御回路においても、外部
電源電圧が、センスアンプドライブトランジスタを通し
てアクティブリストア（active restore）信号としてそ
のままセンスアンプ及びメモリーセルに印加されると、
メモリー素子としての特性が不良になる。
って一つのトランジスタの占有可能面積も減少してお
り、したがってトランジスタの大きさは益々小形化の傾
向にある。このような傾向により小さくなったセンスア
ンプ及びメモリーセルに外部電源電圧をそのまま印加す
ると、メモリーセルのデバイス特性歪曲が発生し、セン
シング（sensing ）動作時にピーク電流（peak curren
t）が増加する。同時に、パワーノイズ（power noise
）も発生してメモリー素子として安定した動作をする
ことができないことはこの分野によく知られている事実
である。一方、センスアンプ制御回路においても、外部
電源電圧が、センスアンプドライブトランジスタを通し
てアクティブリストア（active restore）信号としてそ
のままセンスアンプ及びメモリーセルに印加されると、
メモリー素子としての特性が不良になる。
【０００３】図１０〜図１４に、従来のセンスアンプ制
御回路とその特性を示す。図１０は従来のセンスアンプ
制御回路の一般的な例を示し、図１１は図１０の回路の
動作タイミング図、図１２は図１０の回路のメモリーセ
ルに印加される電圧の特性を示すグラフである。
御回路とその特性を示す。図１０は従来のセンスアンプ
制御回路の一般的な例を示し、図１１は図１０の回路の
動作タイミング図、図１２は図１０の回路のメモリーセ
ルに印加される電圧の特性を示すグラフである。
【０００４】図１０のセンスアンプ制御回路は、Ｐ形セ
ンスアンプエネイブルクロックであるφＳＰが電源電圧
レベルである“ハイ”になると、インバーター３によっ
てＰ形センスアンプドライバーエネイブルクロックであ
るφＰＳＥが接地電圧レベルである“ロウ”になり、Ｐ
形センスアンプドライバー４がターンオンする。
ンスアンプエネイブルクロックであるφＳＰが電源電圧
レベルである“ハイ”になると、インバーター３によっ
てＰ形センスアンプドライバーエネイブルクロックであ
るφＰＳＥが接地電圧レベルである“ロウ”になり、Ｐ
形センスアンプドライバー４がターンオンする。
【０００５】図１１でその動作タイミングを見てみる
と、ロウアドレスストローブ信号であるＲＡＳが“ロ
ウ”になると、Ｎ形センスアンプドライバーエネイブル
クロックであるφＮＳＥが“ハイ”になってＮ形センス
アンプのセンシング動作が実行され、同時にφＳＰが
“ハイ”になってＰ形センスアンプのセンシング動作が
実行される。
と、ロウアドレスストローブ信号であるＲＡＳが“ロ
ウ”になると、Ｎ形センスアンプドライバーエネイブル
クロックであるφＮＳＥが“ハイ”になってＮ形センス
アンプのセンシング動作が実行され、同時にφＳＰが
“ハイ”になってＰ形センスアンプのセンシング動作が
実行される。
【０００６】しかし、図１２に示すように、Ｐ形センス
アンプドライバー４が外部電源電圧であるｅｘｔ．Ｖｃ
ｃの大部分をＰ形センスアンプ及びメモリーセルにその
まま伝達するので、ｅｘｔ．Ｖｃｃが“ハイ”（即ち電
源電圧レベル）としてセットされる場合、しきい電圧の
変化等によりメモリーセルのデバイス特性が悪くなっ
て、メモリーセルの寿命が短くなったり、また、センシ
ング動作時にピーク電流が増加してパワーノイズが発生
するようになる。そして結果的にメモリー素子としての
特性が相当に不安定になる。
アンプドライバー４が外部電源電圧であるｅｘｔ．Ｖｃ
ｃの大部分をＰ形センスアンプ及びメモリーセルにその
まま伝達するので、ｅｘｔ．Ｖｃｃが“ハイ”（即ち電
源電圧レベル）としてセットされる場合、しきい電圧の
変化等によりメモリーセルのデバイス特性が悪くなっ
て、メモリーセルの寿命が短くなったり、また、センシ
ング動作時にピーク電流が増加してパワーノイズが発生
するようになる。そして結果的にメモリー素子としての
特性が相当に不安定になる。
【０００７】このような図１０の回路の不具合を補うよ
うにしたのが図１３に開示の回路である。図１３の回路
は内部電源電圧ステージを使用してメモリーセルに印加
される電圧を所定のレベルに低めるように構成された回
路である。この図１３の内部電源電圧ステージの構成及
び接続関係は１９８９年１０月に発刊されたIEEE JOURN
AL OF SOLID −STATE CIRCUITS VOL ２４ No. ５に記
載の論文“Ａ ４５−ｎｓ １６−Mbit DRAM with Tri
ple −Well Structure" に開示されているので、必要以
外の説明はここでは省略する。
うにしたのが図１３に開示の回路である。図１３の回路
は内部電源電圧ステージを使用してメモリーセルに印加
される電圧を所定のレベルに低めるように構成された回
路である。この図１３の内部電源電圧ステージの構成及
び接続関係は１９８９年１０月に発刊されたIEEE JOURN
AL OF SOLID −STATE CIRCUITS VOL ２４ No. ５に記
載の論文“Ａ ４５−ｎｓ １６−Mbit DRAM with Tri
ple −Well Structure" に開示されているので、必要以
外の説明はここでは省略する。
【０００８】この回路では、ｅｘｔ．Ｖｃｃが５Ｖのと
き内部電源電圧（ｉｎｔ．Ｖｃｃ）を４Ｖ程度に選択し
てメモリーセル及びセンスアンプに印加される電圧を４
Ｖにクランプする。その動作を簡単に説明すると、ＲＡ
Ｓが“ロウ”になるとＮＭＯＳトランジスタ１７、１８
がターンオンし、そして比較器の出力“ロウ”によって
ノードＢに“ロウ”、ノードＣに“ハイ”の電圧がセッ
トされる。ノードＣの“ハイ”状態は、定電流源３０に
連結されたＮＭＯＳトランジスタ２０をターンオン、Ｐ
ＭＯＳトランジスタ１９をターンオフ、接地電圧端に各
ソースが接続されたＮＭＯＳトランジスタ２１、２６、
２７をターンオンさせる。ターンオフしたＰＭＯＳトラ
ンジスタ１９のドレインが接続された出力ノードＤは
“ロウ”を出力してＰ形センスアンプドライバー２９を
ターンオンさせ、その結果、Ｐ形センスアンプエネイブ
ル信号であるＳＡＰの電圧は上昇する。ＳＡＰの電圧が
上昇して４Ｖに到達するのにともなって、比較器のＮＭ
ＯＳトランジスタ２５のゲート電圧も増加し、これによ
り比較器の負荷用ＰＭＯＳトランジスタ２２、２３のゲ
ート電圧は減少して比較器の出力は“ハイ”になる。比
較器の出力が“ハイ”になると、ノードＢは“ハイ”、
ノードＣは“ロウ”となる。ノードＣが“ロウ”になる
とＰＭＯＳトランジスタ１９はターンオン、ＮＭＯＳト
ランジスタ２０はターンオフ、ＮＭＯＳトランジスタ２
１、２６、２７はターンオフする。すると、ターンオン
したＰＭＯＳトランジスタ１９のドレインが接続された
出力ノードＤは“ハイ”を出力してＰ形センスアンプド
ライバー２９をターンオフさせ、ＳＡＰの電圧を４Ｖに
維持する。
き内部電源電圧（ｉｎｔ．Ｖｃｃ）を４Ｖ程度に選択し
てメモリーセル及びセンスアンプに印加される電圧を４
Ｖにクランプする。その動作を簡単に説明すると、ＲＡ
Ｓが“ロウ”になるとＮＭＯＳトランジスタ１７、１８
がターンオンし、そして比較器の出力“ロウ”によって
ノードＢに“ロウ”、ノードＣに“ハイ”の電圧がセッ
トされる。ノードＣの“ハイ”状態は、定電流源３０に
連結されたＮＭＯＳトランジスタ２０をターンオン、Ｐ
ＭＯＳトランジスタ１９をターンオフ、接地電圧端に各
ソースが接続されたＮＭＯＳトランジスタ２１、２６、
２７をターンオンさせる。ターンオフしたＰＭＯＳトラ
ンジスタ１９のドレインが接続された出力ノードＤは
“ロウ”を出力してＰ形センスアンプドライバー２９を
ターンオンさせ、その結果、Ｐ形センスアンプエネイブ
ル信号であるＳＡＰの電圧は上昇する。ＳＡＰの電圧が
上昇して４Ｖに到達するのにともなって、比較器のＮＭ
ＯＳトランジスタ２５のゲート電圧も増加し、これによ
り比較器の負荷用ＰＭＯＳトランジスタ２２、２３のゲ
ート電圧は減少して比較器の出力は“ハイ”になる。比
較器の出力が“ハイ”になると、ノードＢは“ハイ”、
ノードＣは“ロウ”となる。ノードＣが“ロウ”になる
とＰＭＯＳトランジスタ１９はターンオン、ＮＭＯＳト
ランジスタ２０はターンオフ、ＮＭＯＳトランジスタ２
１、２６、２７はターンオフする。すると、ターンオン
したＰＭＯＳトランジスタ１９のドレインが接続された
出力ノードＤは“ハイ”を出力してＰ形センスアンプド
ライバー２９をターンオフさせ、ＳＡＰの電圧を４Ｖに
維持する。
【０００９】このとき、メモリーセルとセンスアンプの
構成素子である各トランジスタの漏洩電流が原因とな
り、Ｐ形センスアンプドライバー２９がターンオフした
状態において、ＳＡＰの電圧は図１３の動作タイミング
を示す図１４に図示のように△Ｖ程低くなる。しかし、
ノードＣが“ロウ”となっているのでＮＭＯＳトランジ
スタ２１、２６、２７はターンオフしており、したがっ
て比較器は動作せず、ＳＡＰは正常な４Ｖを維持できな
い。これは、メモリーセル及びセンスアンプに十分な電
圧が印加されないことになるので、センスアンプのセン
シング動作が十分に行われない結果を招来する。
構成素子である各トランジスタの漏洩電流が原因とな
り、Ｐ形センスアンプドライバー２９がターンオフした
状態において、ＳＡＰの電圧は図１３の動作タイミング
を示す図１４に図示のように△Ｖ程低くなる。しかし、
ノードＣが“ロウ”となっているのでＮＭＯＳトランジ
スタ２１、２６、２７はターンオフしており、したがっ
て比較器は動作せず、ＳＡＰは正常な４Ｖを維持できな
い。これは、メモリーセル及びセンスアンプに十分な電
圧が印加されないことになるので、センスアンプのセン
シング動作が十分に行われない結果を招来する。
【００１０】
【発明が解決しようとする課題】したがって本発明の目
的は、メモリーセル及びセンスアンプに印加される電圧
を所定のレベルで維持してメモリーセルのデバイス特性
を改善すると共に、センスアンプのセンシング動作が十
分行なわれるようにするセンスアンプ制御回路を提供す
ることにある。
的は、メモリーセル及びセンスアンプに印加される電圧
を所定のレベルで維持してメモリーセルのデバイス特性
を改善すると共に、センスアンプのセンシング動作が十
分行なわれるようにするセンスアンプ制御回路を提供す
ることにある。
【００１１】
【課題を解決するための手段】このような目的を達成す
るために本発明によるセンスアンプ制御回路は、出力線
がセンスアンプドライバーの制御端子に接続されてセン
スアンプドライバー内を流れる電流を所定のレベルに維
持するセンスアンプドライバー制御回路と、出力線がセ
ンスアンプドライバー制御回路に接続されてセンスアン
プドライバー制御回路の駆動素子に流れる電流を一定に
維持するバイアス回路と、センスアンプドライバーの出
力電圧を入力とすると共に、出力がセンスアンプドライ
バー制御回路とバイアス回路の入力となり、センスアン
プドライバー制御回路及びバイアス回路を駆動する手段
と、を具備したことを特徴とする。また、センスアンプ
ドライバー制御回路及びバイアス回路を駆動する手段
が、メモリーセルに印加される電圧と所定の基準電圧と
を比較し、その結果にしたがった信号を所定のクロック
信号の制御によって出力する比較器と、前記クロック信
号の制御によって入力された電圧を変換して出力するレ
ベル変換回路と、レベル変換回路の出力の制御を受けて
比較器の出力をエネイブル又はディスエーブルさせる手
段と、比較器の出力を反転して出力するトリガー回路
と、から成ることを特徴とする。
るために本発明によるセンスアンプ制御回路は、出力線
がセンスアンプドライバーの制御端子に接続されてセン
スアンプドライバー内を流れる電流を所定のレベルに維
持するセンスアンプドライバー制御回路と、出力線がセ
ンスアンプドライバー制御回路に接続されてセンスアン
プドライバー制御回路の駆動素子に流れる電流を一定に
維持するバイアス回路と、センスアンプドライバーの出
力電圧を入力とすると共に、出力がセンスアンプドライ
バー制御回路とバイアス回路の入力となり、センスアン
プドライバー制御回路及びバイアス回路を駆動する手段
と、を具備したことを特徴とする。また、センスアンプ
ドライバー制御回路及びバイアス回路を駆動する手段
が、メモリーセルに印加される電圧と所定の基準電圧と
を比較し、その結果にしたがった信号を所定のクロック
信号の制御によって出力する比較器と、前記クロック信
号の制御によって入力された電圧を変換して出力するレ
ベル変換回路と、レベル変換回路の出力の制御を受けて
比較器の出力をエネイブル又はディスエーブルさせる手
段と、比較器の出力を反転して出力するトリガー回路
と、から成ることを特徴とする。
【００１２】
【作用】上述のような構成により、センスアンプドライ
バーに流れる電流が一定になり、外部電源電圧の変化に
無関係なＳＡＰの上昇傾きが得られ、しかも、ＳＡＰの
上昇傾きが常に一定となり、その結果、ＳＡＰの上昇傾
きが急なために起こるピーク電流を抑制することができ
る。また、ＳＡＰの電圧が低下する毎に直ちにこれを検
出し、ＳＡＰの電圧を一定に維持できるようになり、セ
ンスアンプのセンシング動作に支障をきたすことがなく
なる。
バーに流れる電流が一定になり、外部電源電圧の変化に
無関係なＳＡＰの上昇傾きが得られ、しかも、ＳＡＰの
上昇傾きが常に一定となり、その結果、ＳＡＰの上昇傾
きが急なために起こるピーク電流を抑制することができ
る。また、ＳＡＰの電圧が低下する毎に直ちにこれを検
出し、ＳＡＰの電圧を一定に維持できるようになり、セ
ンスアンプのセンシング動作に支障をきたすことがなく
なる。
【００１３】
【実施例】以下、本発明を添付の図面を参照して詳細に
説明する。図１は本発明によるセンスアンプ制御回路を
各機能別に分類したブロック図である。図１で、点線で
示すブロックがセンスアンプ制御回路５０であり、その
構成は、比較器５０Ａと、レベル変換回路５０Ｂと、比
較器エネイブル手段５０Ｃと、トリガー回路５０Ｄと、
バイアス回路５０Ｅと、Ｐ形センスアンプドライバー制
御回路５０Ｆと、からなっている。
説明する。図１は本発明によるセンスアンプ制御回路を
各機能別に分類したブロック図である。図１で、点線で
示すブロックがセンスアンプ制御回路５０であり、その
構成は、比較器５０Ａと、レベル変換回路５０Ｂと、比
較器エネイブル手段５０Ｃと、トリガー回路５０Ｄと、
バイアス回路５０Ｅと、Ｐ形センスアンプドライバー制
御回路５０Ｆと、からなっている。
【００１４】比較器５０Ａは、メモリーセルアレイ１０
０のＰ形センスアンプ７０の電圧と所定の基準電圧Ｖre
f とを比較し、その結果にしたがった信号をＰ形センス
アンプ制御回路エネイブル信号φＳＰの制御にしたがっ
て出力する。レベル変換回路５０Ｂは、φＳＰの第２電
源電圧を第１電源電圧へ変換して出力する。ここで、第
１電源電圧は通常の５Ｖの外部電源電圧であり、第２電
源電圧は４Ｖ程度の内部電源電圧である。比較器エネイ
ブル手段５０Ｃは、レベル変換回路５０Ｂの出力にした
がって比較器５０Ａの出力をエネイブル又はディスエー
ブルする。トリガー回路５０Ｄは、比較器５０Ａ及び比
較器エネイブル手段５０Ｃの出力を入力とし、これを反
転して出力する。バイアス回路５０Ｅは、トリガー回路
５０Ｄの出力を入力とし、Ｐ形センスアンプドライバー
制御回路５０Ｆの駆動素子に流れる電流が一定になるよ
う制御する。Ｐ形センスアンプドライバー制御回路５０
Ｆはトリガー回路５０Ｄの出力とバイアス回路５０Ｅの
出力とを入力とし、その出力はＰ形センスアンプドライ
バー６１に印加され、これによりＰ形センスアンプドラ
イバー６１内を流れる電流が一定になるように制御す
る。
０のＰ形センスアンプ７０の電圧と所定の基準電圧Ｖre
f とを比較し、その結果にしたがった信号をＰ形センス
アンプ制御回路エネイブル信号φＳＰの制御にしたがっ
て出力する。レベル変換回路５０Ｂは、φＳＰの第２電
源電圧を第１電源電圧へ変換して出力する。ここで、第
１電源電圧は通常の５Ｖの外部電源電圧であり、第２電
源電圧は４Ｖ程度の内部電源電圧である。比較器エネイ
ブル手段５０Ｃは、レベル変換回路５０Ｂの出力にした
がって比較器５０Ａの出力をエネイブル又はディスエー
ブルする。トリガー回路５０Ｄは、比較器５０Ａ及び比
較器エネイブル手段５０Ｃの出力を入力とし、これを反
転して出力する。バイアス回路５０Ｅは、トリガー回路
５０Ｄの出力を入力とし、Ｐ形センスアンプドライバー
制御回路５０Ｆの駆動素子に流れる電流が一定になるよ
う制御する。Ｐ形センスアンプドライバー制御回路５０
Ｆはトリガー回路５０Ｄの出力とバイアス回路５０Ｅの
出力とを入力とし、その出力はＰ形センスアンプドライ
バー６１に印加され、これによりＰ形センスアンプドラ
イバー６１内を流れる電流が一定になるように制御す
る。
【００１５】図２は図１のブロック図に基づいた回路の
実施例を示す。図３、図４、図５は図２の回路で使用さ
れるクロック信号を発生する回路を示し、図６は図２の
回路の動作タイミング図であり、図７は図６に示した動
作タイミングの一部分詳細図である。図８は図２中のメ
モリーセルに印加される電圧の特性を表すグラフであ
り、図９は、バイアス回路５０Ｅの出力電圧と外部電源
電圧との関係の温度による特性を表すグラフである。
実施例を示す。図３、図４、図５は図２の回路で使用さ
れるクロック信号を発生する回路を示し、図６は図２の
回路の動作タイミング図であり、図７は図６に示した動
作タイミングの一部分詳細図である。図８は図２中のメ
モリーセルに印加される電圧の特性を表すグラフであ
り、図９は、バイアス回路５０Ｅの出力電圧と外部電源
電圧との関係の温度による特性を表すグラフである。
【００１６】では、図２の回路の構成を説明する。比較
器５０Ａは、外部電源電圧端にソースが接続されると共
にゲート及びドレインがダイオード接続されたＰＭＯＳ
トランジスタ３１と、外部電源電圧端にソースが接続さ
れると共にゲートがＰＭＯＳトランジスタ３１のゲート
に接続されたＰＭＯＳトランジスタ３２と、Ｐ形センス
アンプエネイブルノード６２にゲートが接続されると共
にドレインがＰＭＯＳトランジスタ３１のドレインに接
続されたＮＭＯＳトランジスタ３３と、基準電圧Ｖref
にゲートが接続されると共にＰＭＯＳトランジスタ３２
のドレインにドレインが接続されたＮＭＯＳトランジス
タ３４と、ＰＭＯＳトランジスタ３２及びＮＭＯＳトラ
ンジスタ３４の共通接続端に接続された出力ノードＮ１
と、ＮＭＯＳトランジスタ３３、３４の各ソースがドレ
インに共通接続されると共にφＳＰがゲートに印加さ
れ、そして接地電圧端にソースが接続されたＮＭＯＳト
ランジスタ３５と、から構成される。
器５０Ａは、外部電源電圧端にソースが接続されると共
にゲート及びドレインがダイオード接続されたＰＭＯＳ
トランジスタ３１と、外部電源電圧端にソースが接続さ
れると共にゲートがＰＭＯＳトランジスタ３１のゲート
に接続されたＰＭＯＳトランジスタ３２と、Ｐ形センス
アンプエネイブルノード６２にゲートが接続されると共
にドレインがＰＭＯＳトランジスタ３１のドレインに接
続されたＮＭＯＳトランジスタ３３と、基準電圧Ｖref
にゲートが接続されると共にＰＭＯＳトランジスタ３２
のドレインにドレインが接続されたＮＭＯＳトランジス
タ３４と、ＰＭＯＳトランジスタ３２及びＮＭＯＳトラ
ンジスタ３４の共通接続端に接続された出力ノードＮ１
と、ＮＭＯＳトランジスタ３３、３４の各ソースがドレ
インに共通接続されると共にφＳＰがゲートに印加さ
れ、そして接地電圧端にソースが接続されたＮＭＯＳト
ランジスタ３５と、から構成される。
【００１７】レベル変換回路５０Ｂは、外部電源電圧端
にソースが接続されたＰＭＯＳトランジスタ３９、４０
と、φＳＰがゲートに印加されると共にソースが接地電
圧端に接続され、ドレインにＰＭＯＳトランジスタ３９
のドレイン及びＰＭＯＳトランジスタ４０のゲートが共
通接続されたＮＭＯＳトランジスタ４１と、φＳＰが入
力端子に印加されると共に内部電源電圧端に制御入力端
子が接続されたインバーター４３と、接地電圧端にソー
スが接続されると共にインバーター４３の出力端子にゲ
ートが接続されたＮＭＯＳトランジスタ４２と、ＰＭＯ
Ｓトランジスタ３９のゲート及びＰＭＯＳトランジスタ
４０のドレイン及びＮＭＯＳトランジスタ４２のドレイ
ンが共通接続された出力ノードＮ３と、から構成され
る。
にソースが接続されたＰＭＯＳトランジスタ３９、４０
と、φＳＰがゲートに印加されると共にソースが接地電
圧端に接続され、ドレインにＰＭＯＳトランジスタ３９
のドレイン及びＰＭＯＳトランジスタ４０のゲートが共
通接続されたＮＭＯＳトランジスタ４１と、φＳＰが入
力端子に印加されると共に内部電源電圧端に制御入力端
子が接続されたインバーター４３と、接地電圧端にソー
スが接続されると共にインバーター４３の出力端子にゲ
ートが接続されたＮＭＯＳトランジスタ４２と、ＰＭＯ
Ｓトランジスタ３９のゲート及びＰＭＯＳトランジスタ
４０のドレイン及びＮＭＯＳトランジスタ４２のドレイ
ンが共通接続された出力ノードＮ３と、から構成され
る。
【００１８】比較器エネイブル手段５０Ｃは、外部電源
電圧端にソースが接続されると共に比較器５０Ａの出力
ノードＮ１にドレインが接続され、そしてレベル変換回
路５０Ｂの出力ノードＮ３にゲートが接続されたＰＭＯ
Ｓトランジスタ３６から構成される。
電圧端にソースが接続されると共に比較器５０Ａの出力
ノードＮ１にドレインが接続され、そしてレベル変換回
路５０Ｂの出力ノードＮ３にゲートが接続されたＰＭＯ
Ｓトランジスタ３６から構成される。
【００１９】トリガー回路５０Ｄは、外部電源電圧端に
ソースが接続されると共に比較器５０Ａの出力ノードＮ
１にゲートが接続されたＰＭＯＳトランジスタ３７と、
接地電圧端にソースが接続されると共に比較器５０Ａの
出力ノードＮ１にゲートが接続されたＮＭＯＳトランジ
スタ３８と、ＰＭＯＳトランジスタ３７及びＮＭＯＳト
ランジスタ３８の各ドレインが共通接続された出力ノー
ドＮ２と、から構成される。
ソースが接続されると共に比較器５０Ａの出力ノードＮ
１にゲートが接続されたＰＭＯＳトランジスタ３７と、
接地電圧端にソースが接続されると共に比較器５０Ａの
出力ノードＮ１にゲートが接続されたＮＭＯＳトランジ
スタ３８と、ＰＭＯＳトランジスタ３７及びＮＭＯＳト
ランジスタ３８の各ドレインが共通接続された出力ノー
ドＮ２と、から構成される。
【００２０】バイアス回路５０Ｅは、内部電源電圧端に
ソースが接続されると共に接地電圧端にゲートが接続さ
れたＰＭＯＳトランジスタ４４と、ＰＭＯＳトランジス
タ４４のドレインにドレインが接続されると共にトリガ
ー回路５０Ｄの出力ノードＮ２にゲートが接続されたＮ
ＭＯＳトランジスタ４５と、ＰＭＯＳトランジスタ４４
及びＮＭＯＳトランジスタ４５の共通接続端であり、電
圧ＶBを出力する出力ノードＮ４と、ＮＭＯＳトランジ
スタ４５のソースにドレイン及びゲートがダイオード接
続されると共に接地電圧端にソースが接続されたＮＭＯ
Ｓトランジスタ４６と、から構成される。
ソースが接続されると共に接地電圧端にゲートが接続さ
れたＰＭＯＳトランジスタ４４と、ＰＭＯＳトランジス
タ４４のドレインにドレインが接続されると共にトリガ
ー回路５０Ｄの出力ノードＮ２にゲートが接続されたＮ
ＭＯＳトランジスタ４５と、ＰＭＯＳトランジスタ４４
及びＮＭＯＳトランジスタ４５の共通接続端であり、電
圧ＶBを出力する出力ノードＮ４と、ＮＭＯＳトランジ
スタ４５のソースにドレイン及びゲートがダイオード接
続されると共に接地電圧端にソースが接続されたＮＭＯ
Ｓトランジスタ４６と、から構成される。
【００２１】Ｐ形センスアンプドライバー制御回路５０
Ｆは、外部電源電圧端にソースが接続されると共にトリ
ガー回路５０Ｄの出力ノードＮ２にゲートが接続された
ＰＭＯＳトランジスタ４７と、出力ノードＮ２にゲート
が接続されたＮＭＯＳトランジスタ４８と、ＰＭＯＳト
ランジスタ４７及びＮＭＯＳトランジスタ４８の共通接
続端とＰ形センスアンプドライバー６１の制御端子との
間を接続し、Ｐ形センスアンプドライバーエネイブルク
ロックであるφＰＳＥを発生する出力線と、ＮＭＯＳト
ランジスタ４８と接地電圧端との間に接続されると共に
バイアス回路５０Ｅの出力ノードＮ４にゲートが接続さ
れたＮＭＯＳトランジスタ４９と、外部電源電圧端と前
記出力線との間に接続されてＮＭＯＳトランジスタ４
８、４９に流れる電流が一定になるようにする定電流手
段と、より構成される。本実施例の場合、前記電流制御
手段は、外部電源電圧端にソースが接続されると共にゲ
ートとレインがダイオード接続された第１ＰＭＯＳトラ
ンジスタ９０と、第１ＰＭＯＳトランジスタ９０のドレ
インと前記出力線との間に接続されると共に接地電圧端
にゲートが接続された第２ＰＭＯＳトランジスタ９１
と、より成っている。
Ｆは、外部電源電圧端にソースが接続されると共にトリ
ガー回路５０Ｄの出力ノードＮ２にゲートが接続された
ＰＭＯＳトランジスタ４７と、出力ノードＮ２にゲート
が接続されたＮＭＯＳトランジスタ４８と、ＰＭＯＳト
ランジスタ４７及びＮＭＯＳトランジスタ４８の共通接
続端とＰ形センスアンプドライバー６１の制御端子との
間を接続し、Ｐ形センスアンプドライバーエネイブルク
ロックであるφＰＳＥを発生する出力線と、ＮＭＯＳト
ランジスタ４８と接地電圧端との間に接続されると共に
バイアス回路５０Ｅの出力ノードＮ４にゲートが接続さ
れたＮＭＯＳトランジスタ４９と、外部電源電圧端と前
記出力線との間に接続されてＮＭＯＳトランジスタ４
８、４９に流れる電流が一定になるようにする定電流手
段と、より構成される。本実施例の場合、前記電流制御
手段は、外部電源電圧端にソースが接続されると共にゲ
ートとレインがダイオード接続された第１ＰＭＯＳトラ
ンジスタ９０と、第１ＰＭＯＳトランジスタ９０のドレ
インと前記出力線との間に接続されると共に接地電圧端
にゲートが接続された第２ＰＭＯＳトランジスタ９１
と、より成っている。
【００２２】以上の説明中、外部電源電圧端は外部電源
電圧ｅｘｔ．Ｖｃｃを出力し、内部電源電圧端は内部電
源電圧ｉｎｔ．Ｖｃｃを出力する。
電圧ｅｘｔ．Ｖｃｃを出力し、内部電源電圧端は内部電
源電圧ｉｎｔ．Ｖｃｃを出力する。
【００２３】図２の回路の動作を図３、図４、図５、図
６、図７を参照して説明する。先ず、各クロック信号の
発生を図３、図４、図５を参照して説明する。Ｎ形セン
スアンプドライバーエネイブルクロックであるφＮＳＥ
は、図４に図示のように、遅延回路７４から発生する信
号φＳとマスタークロックであるφＲとがＮＡＮＤゲー
ト７５、インバーター７６を経た後の信号である。φＳ
はセンシングエネイブルクロックであり、φＲは図３に
示すようにロウアドレスストローブ信号であるＲＡＳが
３個のインバーター７１、７２、７３を経た後の信号で
ある。φＳＰは、図５に示すように、φＮＳＥが３個の
インバーター７７、７８、７９を経た後の信号及びφＲ
がインバーター８０を経た後の信号がＮＯＲゲート８１
を経た後に、２個のインバーター８２、８３を通して遅
延されて発生する信号である。
６、図７を参照して説明する。先ず、各クロック信号の
発生を図３、図４、図５を参照して説明する。Ｎ形セン
スアンプドライバーエネイブルクロックであるφＮＳＥ
は、図４に図示のように、遅延回路７４から発生する信
号φＳとマスタークロックであるφＲとがＮＡＮＤゲー
ト７５、インバーター７６を経た後の信号である。φＳ
はセンシングエネイブルクロックであり、φＲは図３に
示すようにロウアドレスストローブ信号であるＲＡＳが
３個のインバーター７１、７２、７３を経た後の信号で
ある。φＳＰは、図５に示すように、φＮＳＥが３個の
インバーター７７、７８、７９を経た後の信号及びφＲ
がインバーター８０を経た後の信号がＮＯＲゲート８１
を経た後に、２個のインバーター８２、８３を通して遅
延されて発生する信号である。
【００２４】図２の回路のＰ形センスアンプエネイブル
信号であるＳＡＰは、初期段階でｉｎｔ．Ｖｃｃ／２に
プリチャージされている。即ち、ＲＡＳが“ハイ”のプ
リチャージ状態であるとき、φＳＰは“ロウ”であり、
レベル変換回路５０ＢのＮＭＯＳトランジスタ４２がタ
ーンオンする。したがってレベル変換回路５０Ｂは出力
ノードＮ３より“ロウ”を出力する。すると、比較器エ
ネイブル手段５０ＣのＰＭＯＳトランジスタ３６がター
ンオンして比較器５０Ａの出力はディスエーブルされ、
これによりトリガー回路５０Ｄには“ハイ”が入力され
る。その結果、トリガー回路５０Ｄは出力ノードＮ２よ
り“ロウ”を出力するので、バイアス回路５０ＥのＮＭ
ＯＳトランジスタ４５がターンオフしてバイアス回路５
０Ｅは出力ノードＮ４より“ハイ”を出力する。する
と、Ｐ形センスアンプドライバー制御回路５０Ｆは出力
線に“ハイ”を出力し（即ちφＰＳＥが“ハイ”）、し
たがってＰＭＯＳセンスアンプドライバー６１がターン
オフしてＳＡＰはｉｎｔ．Ｖｃｃ／２にプリチャージさ
れる。
信号であるＳＡＰは、初期段階でｉｎｔ．Ｖｃｃ／２に
プリチャージされている。即ち、ＲＡＳが“ハイ”のプ
リチャージ状態であるとき、φＳＰは“ロウ”であり、
レベル変換回路５０ＢのＮＭＯＳトランジスタ４２がタ
ーンオンする。したがってレベル変換回路５０Ｂは出力
ノードＮ３より“ロウ”を出力する。すると、比較器エ
ネイブル手段５０ＣのＰＭＯＳトランジスタ３６がター
ンオンして比較器５０Ａの出力はディスエーブルされ、
これによりトリガー回路５０Ｄには“ハイ”が入力され
る。その結果、トリガー回路５０Ｄは出力ノードＮ２よ
り“ロウ”を出力するので、バイアス回路５０ＥのＮＭ
ＯＳトランジスタ４５がターンオフしてバイアス回路５
０Ｅは出力ノードＮ４より“ハイ”を出力する。する
と、Ｐ形センスアンプドライバー制御回路５０Ｆは出力
線に“ハイ”を出力し（即ちφＰＳＥが“ハイ”）、し
たがってＰＭＯＳセンスアンプドライバー６１がターン
オフしてＳＡＰはｉｎｔ．Ｖｃｃ／２にプリチャージさ
れる。
【００２５】次に、バイアス回路５０Ｅ及びＰ形センス
アンプドライバー制御回路５０Ｆの機能と動作特性を詳
細に説明する。
アンプドライバー制御回路５０Ｆの機能と動作特性を詳
細に説明する。
【００２６】先ず、バイアス回路５０Ｅについて説明す
る。バイアス回路５０Ｅは、出力ノードＮ４がＰ形セン
スアンプドライバー制御回路５０Ｆの駆動素子であるＮ
ＭＯＳトランジスタ４９のゲートに接続されており、回
路を流れる電流ｉＢを一定に保つ。この出力ノードＮ４
の出力特性を図９に示す。即ち、出力ノードＮ２が“ハ
イ”のとき、ｅｘｔ．Ｖｃｃが増加すると、これにとも
ない出力ノードＮ２の電圧も増加するので、ＮＭＯＳト
ランジスタ４５のＶｇｓが増加して電圧ＶB は減少す
る。したがって、Ｐ形センスアンプドライバー回路５０
ＦのＮＭＯＳトランジスタ４９のＶｇｓが減少するの
で、ｅｘｔ．Ｖｃｃの増加による電流ｉＢの増加が抑制
される。尚、ＮＭＯＳトランジスタ４９はゲートに電圧
ＶB が常に印加されているのでターンオフすることはな
い。反対にｅｘｔ．Ｖｃｃが減少すると、これにともな
い出力ノードＮ２の電圧も減少するので、ＮＭＯＳトラ
ンジスタ４５のＶｇｓが減少して電圧ＶB は増加する。
したがって、Ｐ形センスアンプドライバー回路５０Ｆの
ＮＭＯＳトランジスタ４９のＶｇｓが増加するので、ｅ
ｘｔ．Ｖｃｃの減少による電流ｉＢの減少が抑制され
る。以上の結果、Ｐ形センスアンプドライバー６１に流
れるドレイン−ソース間の電流ＩDSが一定になり、ｅｘ
ｔ．Ｖｃｃの変化に無関係なＳＡＰの上昇傾きが提供で
きる。
る。バイアス回路５０Ｅは、出力ノードＮ４がＰ形セン
スアンプドライバー制御回路５０Ｆの駆動素子であるＮ
ＭＯＳトランジスタ４９のゲートに接続されており、回
路を流れる電流ｉＢを一定に保つ。この出力ノードＮ４
の出力特性を図９に示す。即ち、出力ノードＮ２が“ハ
イ”のとき、ｅｘｔ．Ｖｃｃが増加すると、これにとも
ない出力ノードＮ２の電圧も増加するので、ＮＭＯＳト
ランジスタ４５のＶｇｓが増加して電圧ＶB は減少す
る。したがって、Ｐ形センスアンプドライバー回路５０
ＦのＮＭＯＳトランジスタ４９のＶｇｓが減少するの
で、ｅｘｔ．Ｖｃｃの増加による電流ｉＢの増加が抑制
される。尚、ＮＭＯＳトランジスタ４９はゲートに電圧
ＶB が常に印加されているのでターンオフすることはな
い。反対にｅｘｔ．Ｖｃｃが減少すると、これにともな
い出力ノードＮ２の電圧も減少するので、ＮＭＯＳトラ
ンジスタ４５のＶｇｓが減少して電圧ＶB は増加する。
したがって、Ｐ形センスアンプドライバー回路５０Ｆの
ＮＭＯＳトランジスタ４９のＶｇｓが増加するので、ｅ
ｘｔ．Ｖｃｃの減少による電流ｉＢの減少が抑制され
る。以上の結果、Ｐ形センスアンプドライバー６１に流
れるドレイン−ソース間の電流ＩDSが一定になり、ｅｘ
ｔ．Ｖｃｃの変化に無関係なＳＡＰの上昇傾きが提供で
きる。
【００２７】次に、Ｐ形センスアンプドライバー制御回
路５０Ｆについて説明する。上述のように、出力ノード
Ｎ２が“ロウ”であると、φＰＳＥが“ハイ”となって
Ｐ形センスアンプドライバー６１、６５、…はターンオ
フする。反対に、出力ノードＮ２が“ハイ”であると、
φＰＳＥが“ロウ”となってＰ形センスアンプドライバ
ー６１、６５、…はターンオンする。同時に、ＮＭＯＳ
トランジスタ４８がターンオンするので、先のようにし
て一定の電流ｉＢが流れる。このとき、ｅｘｔ．Ｖｃｃ
が増加した場合、上述した通り電流ｉＢは一定であるの
で、φＰＳＥの電圧は増加する。一方、ｅｘｔ．Ｖｃｃ
が増加すると、Ｐ形センスアンプドライバー６１、６
５、…のドレイン−ソース間の電圧も増加するが、その
チャネルに流れる電流を一定にするようにＰ形センスア
ンプドライバー６１、６５、…のゲート電圧であるφＰ
ＳＥが前記のように増加してＶｇｓを減少させるように
働くので、Ｐ形センスアンプドライバー６１、６５、…
に流れる電流は一定になる。したがって、ｅｘｔ．Ｖｃ
ｃの変化に無関係なチャネル電流が提供できるため、Ｓ
ＡＰの上昇傾きが“ロウ”や“ハイ”のｅｘｔ．Ｖｃｃ
の領域ですべて一定となり、その結果、ＳＡＰの上昇傾
きが急なために起こるピーク電流の増加という従来の問
題点を解決することができる。
路５０Ｆについて説明する。上述のように、出力ノード
Ｎ２が“ロウ”であると、φＰＳＥが“ハイ”となって
Ｐ形センスアンプドライバー６１、６５、…はターンオ
フする。反対に、出力ノードＮ２が“ハイ”であると、
φＰＳＥが“ロウ”となってＰ形センスアンプドライバ
ー６１、６５、…はターンオンする。同時に、ＮＭＯＳ
トランジスタ４８がターンオンするので、先のようにし
て一定の電流ｉＢが流れる。このとき、ｅｘｔ．Ｖｃｃ
が増加した場合、上述した通り電流ｉＢは一定であるの
で、φＰＳＥの電圧は増加する。一方、ｅｘｔ．Ｖｃｃ
が増加すると、Ｐ形センスアンプドライバー６１、６
５、…のドレイン−ソース間の電圧も増加するが、その
チャネルに流れる電流を一定にするようにＰ形センスア
ンプドライバー６１、６５、…のゲート電圧であるφＰ
ＳＥが前記のように増加してＶｇｓを減少させるように
働くので、Ｐ形センスアンプドライバー６１、６５、…
に流れる電流は一定になる。したがって、ｅｘｔ．Ｖｃ
ｃの変化に無関係なチャネル電流が提供できるため、Ｓ
ＡＰの上昇傾きが“ロウ”や“ハイ”のｅｘｔ．Ｖｃｃ
の領域ですべて一定となり、その結果、ＳＡＰの上昇傾
きが急なために起こるピーク電流の増加という従来の問
題点を解決することができる。
【００２８】では、ＲＡＳが“ロウ”となってロウ（ro
w ）アドレスが指定されたときの図２の回路の動作を観
察して見る。先ず、ロウアドレスデコーディングによっ
て任意のワード線が選択され、ビット線とメモリーセル
との間の電荷分配（charge sharing）が行なわれる。そ
してＮ形センスアンプドライバーエネイブルクロックで
あるφＮＳＥが“ハイ”となってＮＭＯＳセンスアンプ
ドライバー６３、６７、…がターンオンしてビット線の
センシング動作をする。さらに、φＳＰが“ハイ”とな
ってレベル変換回路５０Ｂの出力ノードＮ３がｅｘｔ．
Ｖｃｃになり、比較器エネイブル手段５０ＣのＰＭＯＳ
トランジスタ３６をターンオフして比較器５０Ａの出力
をエネイブルする。比較器５０Ａは、ＳＡＰの電圧より
基準電圧Ｖｒｅｆの４Ｖの方が大きいので、ノードＮ１
から“ロウ”を出力する。尚、比較器５０ＡのＮＭＯＳ
トランジスタ３５のゲートにはφＳＰが印加されてい
る。トリガー回路５０ＤはノードＮ１の“ロウ”を検出
してノードＮ２に“ハイ”を出力する。この“ハイ”状
態のトリガー回路５０Ｄの出力は、バイアス回路５０Ｅ
及びセンスアンプドライバー制御回路５０Ｆをエネイブ
ルさせる。すると、バイアス回路５０Ｅ及びセンスアン
プドライバー制御回路５０Ｆは上述のように動作して、
φＰＳＥがＰ形センスアンプドライバー６１、６５、…
をターンオンさせるので、ＳＡＰの電圧はｅｘｔ．Ｖｃ
ｃの変化に関係なく一定の上昇傾きを維持する。
w ）アドレスが指定されたときの図２の回路の動作を観
察して見る。先ず、ロウアドレスデコーディングによっ
て任意のワード線が選択され、ビット線とメモリーセル
との間の電荷分配（charge sharing）が行なわれる。そ
してＮ形センスアンプドライバーエネイブルクロックで
あるφＮＳＥが“ハイ”となってＮＭＯＳセンスアンプ
ドライバー６３、６７、…がターンオンしてビット線の
センシング動作をする。さらに、φＳＰが“ハイ”とな
ってレベル変換回路５０Ｂの出力ノードＮ３がｅｘｔ．
Ｖｃｃになり、比較器エネイブル手段５０ＣのＰＭＯＳ
トランジスタ３６をターンオフして比較器５０Ａの出力
をエネイブルする。比較器５０Ａは、ＳＡＰの電圧より
基準電圧Ｖｒｅｆの４Ｖの方が大きいので、ノードＮ１
から“ロウ”を出力する。尚、比較器５０ＡのＮＭＯＳ
トランジスタ３５のゲートにはφＳＰが印加されてい
る。トリガー回路５０ＤはノードＮ１の“ロウ”を検出
してノードＮ２に“ハイ”を出力する。この“ハイ”状
態のトリガー回路５０Ｄの出力は、バイアス回路５０Ｅ
及びセンスアンプドライバー制御回路５０Ｆをエネイブ
ルさせる。すると、バイアス回路５０Ｅ及びセンスアン
プドライバー制御回路５０Ｆは上述のように動作して、
φＰＳＥがＰ形センスアンプドライバー６１、６５、…
をターンオンさせるので、ＳＡＰの電圧はｅｘｔ．Ｖｃ
ｃの変化に関係なく一定の上昇傾きを維持する。
【００２９】ここで、ＳＡＰの電圧が上昇し４Ｖに到達
すると、比較器５０ＡのＮＭＯＳトランジスタ３３のゲ
ート電圧が増加するのでノードＮ１は“ハイ”となり、
したがってトリガー回路５０Ｄの出力は“ロウ”となっ
て、バイアス回路５０Ｅの出力はｉｎｔ．Ｖｃｃとな
る。一方、センスアンプドライバー制御回路５０ＦのＮ
ＭＯＳトランジスタ４８がターンオフするので、φＰＳ
Ｅが“ハイ”となってＰ形センスアンプドライバー６
１、６５、…をターンオフさせ、ＳＡＰの電圧が図８に
示すように４Ｖ以上になるのを防止する。
すると、比較器５０ＡのＮＭＯＳトランジスタ３３のゲ
ート電圧が増加するのでノードＮ１は“ハイ”となり、
したがってトリガー回路５０Ｄの出力は“ロウ”となっ
て、バイアス回路５０Ｅの出力はｉｎｔ．Ｖｃｃとな
る。一方、センスアンプドライバー制御回路５０ＦのＮ
ＭＯＳトランジスタ４８がターンオフするので、φＰＳ
Ｅが“ハイ”となってＰ形センスアンプドライバー６
１、６５、…をターンオフさせ、ＳＡＰの電圧が図８に
示すように４Ｖ以上になるのを防止する。
【００３０】ＳＡＰの電圧が４Ｖに維持された後、図７
に示すように、メモリーセルとセンスアンプの構成素子
である各トランジスタの漏洩電流によってＳＡＰの電圧
がＡ地点で４Ｖ以下に降下し始めると、直ちに比較器５
０Ａが作動してＳＡＰの電圧を上昇させ、Ｂ地点で再び
もとに戻ることが分かる。図１３に図示の従来のセンス
アンプ制御回路では、ＳＡＰの電圧がプリチャージ状態
(＝Ｖｃｃ／２）から４Ｖに上昇した後に再び比較器が
動作することはできないが、本発明によるセンスアンプ
制御回路では、比較器５０Ａの制御電圧がφＳＰによっ
て継続してエネイブルされた状態であるので、ＳＡＰの
電圧が低下する毎に直ちにこれを検出し、ＳＡＰの電圧
を４Ｖに維持できるようになり従来の問題点を解決する
ことができる。
に示すように、メモリーセルとセンスアンプの構成素子
である各トランジスタの漏洩電流によってＳＡＰの電圧
がＡ地点で４Ｖ以下に降下し始めると、直ちに比較器５
０Ａが作動してＳＡＰの電圧を上昇させ、Ｂ地点で再び
もとに戻ることが分かる。図１３に図示の従来のセンス
アンプ制御回路では、ＳＡＰの電圧がプリチャージ状態
(＝Ｖｃｃ／２）から４Ｖに上昇した後に再び比較器が
動作することはできないが、本発明によるセンスアンプ
制御回路では、比較器５０Ａの制御電圧がφＳＰによっ
て継続してエネイブルされた状態であるので、ＳＡＰの
電圧が低下する毎に直ちにこれを検出し、ＳＡＰの電圧
を４Ｖに維持できるようになり従来の問題点を解決する
ことができる。
【００３１】図２に示した回路図は本発明の思想を実現
した一実施例であり、本発明の思想を外れない限り各回
路の構成要素を変更することが可能であることはこの分
野に通常の知識をもつ者であれば容易に理解できるであ
ろう。
した一実施例であり、本発明の思想を外れない限り各回
路の構成要素を変更することが可能であることはこの分
野に通常の知識をもつ者であれば容易に理解できるであ
ろう。
【００３２】
【発明の効果】以上述べてきたように本発明によるセン
スアンプ制御回路は、メモリーセルに係る電圧が所定の
レベル（実施例においては４Ｖ）でクランプされるの
で、メモリーセルのデバイス特性の歪曲を防止でき、さ
らに、センスアンプのセンシング動作時のピーク電流を
抑制してパワーノイズを減少させることが可能となる。
その結果、半導体メモリー素子の信頼性の向上に大きく
寄与できる。
スアンプ制御回路は、メモリーセルに係る電圧が所定の
レベル（実施例においては４Ｖ）でクランプされるの
で、メモリーセルのデバイス特性の歪曲を防止でき、さ
らに、センスアンプのセンシング動作時のピーク電流を
抑制してパワーノイズを減少させることが可能となる。
その結果、半導体メモリー素子の信頼性の向上に大きく
寄与できる。
【図１】本発明によるセンスアンプ制御回路のブロック
図。
図。
【図２】本発明によるセンスアンプ制御回路の実施例を
示す回路図。
示す回路図。
【図３】本発明によるセンスアンプ制御回路におけるク
ロック信号を発生する回路の実施例を示す回路図。
ロック信号を発生する回路の実施例を示す回路図。
【図４】本発明によるセンスアンプ制御回路におけるク
ロック信号を発生する回路の実施例を示す回路図。
ロック信号を発生する回路の実施例を示す回路図。
【図５】本発明によるセンスアンプ制御回路におけるク
ロック信号を発生する回路の実施例を示す回路図。
ロック信号を発生する回路の実施例を示す回路図。
【図６】本発明によるセンスアンプ制御回路の実施例の
動作タイミング図。
動作タイミング図。
【図７】図６の動作タイミング図の部分詳細図。
【図８】本発明によるセンスアンプ制御回路の実施例に
おけるメモリーセルに印加される電圧の特性図。
おけるメモリーセルに印加される電圧の特性図。
【図９】本発明によるセンスアンプ制御回路におけるバ
イアス回路の出力電圧と外部電源電圧との関係の温度に
よる特性図。
イアス回路の出力電圧と外部電源電圧との関係の温度に
よる特性図。
【図１０】従来のセンスアンプ制御回路の一例を示す回
路図。
路図。
【図１１】図１０の回路の動作タイミング図。
【図１２】図１０の回路のメモリーセルに印加される電
圧の特性図。
圧の特性図。
【図１３】従来のセンスアンプ制御回路の他の例を示す
回路図。
回路図。
【図１４】図１３の回路の動作タイミング図。
ＳＡＰ Ｐ形センスアンプエネイブル信号 ＳＡＮ Ｎ形センスアンプエネイブル信号 φＳ センシングエネイブルクロック φＳＰ Ｐ形センスアンプ制御回路エネイブル信号 ｅｘｔ．Ｖｃｃ 外部電源電圧 ｉｎｔ．Ｖｃｃ 内部電源電圧 Ｖｒｅｆ 基準電圧 φＰＳＥ Ｐ形センスアンプドライバーエネイブルクロ
ック φＮＳＥ Ｎ形センスアンプドライバーエネイブルクロ
ック ＷＬ ワード線 ＢＬ ビット線 φＲ マスタークロック Ｖｐ セルプレート電圧 Ｖｓｓ 接地電圧端
ック φＮＳＥ Ｎ形センスアンプドライバーエネイブルクロ
ック ＷＬ ワード線 ＢＬ ビット線 φＲ マスタークロック Ｖｐ セルプレート電圧 Ｖｓｓ 接地電圧端
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジヨン−ヒユン チヨイ 大韓民国 ソウル ノウオン−グ サンギ エ−ドン サンギエ ９−ダンジ アパー ト 950−1002
Claims (19)
- 【請求項１】 メモリーセルのセンスアンプ及びこれを
駆動するセンスアンプドライバーを有する半導体メモリ
ー装置において、 出力をセンスアンプドライバーの制御端子に印加するこ
とで、センスアンプドライバー内を流れる電流を一定に
維持するよう制御するセンスアンプドライバー制御回路
と、 出力をセンスアンプドライバー制御回路の駆動素子の制
御端子に印加することで、その駆動素子に流れる電流を
外部電源電圧の変化に関係なく一定に維持するよう制御
するバイアス回路と、 センスアンプに印加される電圧を入力とすると共に、出
力がセンスアンプドライバー制御回路及びバイアス回路
の入力となって、センスアンプドライバー制御回路及び
バイアス回路を駆動する手段と、 から成るセンスアンプ制御回路を備えたことを特徴とす
る半導体メモリー装置。 - 【請求項２】 センスアンプドライバーがＰＭＯＳトラ
ンジスタである請求項１記載の半導体メモリー装置。 - 【請求項３】 センスアンプドライバー制御回路が、 第１電源電圧端にソースが接続されると共に第１入力線
にゲートが接続されたＰＭＯＳトランジスタ（４７）
と、 第１入力線にゲートが接続されたＮＭＯＳトランジスタ
（４８）と、 前記ＰＭＯＳトランジスタ（４７）及び前記ＮＭＯＳト
ランジスタ（４８）の共通接続端とセンスアンプドライ
バーの制御端子との間を接続する出力線と、 前記ＮＭＯＳトランジスタ（４８）と接地電圧端との間
に設置されると共に第２入力線にゲートが接続されたＮ
ＭＯＳトランジスタ（４９）と、 第１電源電圧端と出力線との間に接続されて、前記２個
のＮＭＯＳトランジスタ（４８、４９）に流れる電流を
一定にする定電流手段と、 から成る請求項１記載の半導体メモリー装置。 - 【請求項４】 定電流手段が、 第１電源電圧端にソースが接続されると共にゲートとド
レインがダイオード接続されたＰＭＯＳトランジスタ
（９０）と、 前記ＰＭＯＳトランジスタ（９０）のドレインと出力線
との間に設置されると共に接地電圧端にゲートが接続さ
れたＰＭＯＳトランジスタ（９１）と、 から構成される請求項３記載の半導体メモリー装置。 - 【請求項５】 第１電源電圧端の電圧が所定のレベルの
外部電源電圧である請求項３乃至４いずれか記載の半導
体メモリー装置。 - 【請求項６】 バイアス回路が、 第２電源電圧端にソースが接続されると共に接地電圧端
にゲートが接続されたＰＭＯＳトランジスタ（４４）
と、 前記ＰＭＯＳトランジスタ（４４）のドレインにドレイ
ンが接続されると共に入力線にゲートが接続されたＮＭ
ＯＳトランジスタ（４５）と、 前記ＰＭＯＳトランジスタ（４４）及び前記ＮＭＯＳト
ランジスタ（４５）の共通接続端とセンスアンプドライ
バー制御回路の第２入力線とを連結する出力ノード（Ｎ
４）と、 前記ＮＭＯＳトランジスタ（４５）のソースにドレイン
とゲートがダイオード接続されると共に、接地電圧端に
ソースが接続されたＮＭＯＳトランジスタ（４６）と、 から構成される請求項１記載の半導体メモリー装置。 - 【請求項７】 第２電源電圧端の電圧が所定のレベルの
内部電源電圧である請求項６記載の半導体メモリー装
置。 - 【請求項８】 センスアンプドライバー制御回路及びバ
イアス回路を駆動する手段が、 センスアンプドライバーの一端子が接続されたセンスア
ンプエネイブルノード（６２）に接続された第３入力線
と、 所定の基準電圧が印加される第４入力線と、 所定のクロック信号が印加される第５入力線と、 出力ノード（Ｎ１）を有する比較器と、 比較器の出力ノード（Ｎ１）に入力ノードが接続される
と共に、バイアス回路の入力線及びセンスアンプドライ
バー制御回路の第１入力線に出力ノード（Ｎ２）が接続
されたトリガー回路と、 から構成される請求項１記載の半導体メモリー装置。 - 【請求項９】 基準電圧が第２電源電圧端のレベルであ
る請求項８記載の半導体メモリー装置。 - 【請求項１０】 クロック信号が上記とは別のセンスア
ンプドライバー（６３）の駆動後に発生される請求項８
記載の半導体メモリー装置。 - 【請求項１１】 前記別のセンスアンプドライバー（６
３）がＮＭＯＳトランジスタである請求項１０記載の半
導体メモリー装置。 - 【請求項１２】 比較器が、 第１電源電圧端にソースが接続されると共にゲート及び
ドレインがダイオード 接続されたＰＭＯＳトランジスタ（３１）と、 第１電源電圧端にソースが接続されると共にゲートが前
記ＰＭＯＳトランジスタ（３１）のゲートに接続された
ＰＭＯＳトランジスタ（３２）と、 第３入力線にゲートが接続されると共にドレインが前記
ＰＭＯＳトランジスタ（３１）のドレインに接続された
ＮＭＯＳトランジスタ３３と、 第４入力線にゲートが接続されると共に前記ＰＭＯＳト
ランジスタ（３２）のドレインにドレインが接続された
ＮＭＯＳトランジスタ３４と、 前記ＰＭＯＳトランジスタ（３２）及び前記ＮＭＯＳト
ランジスタ（３４）の共通接続端に接続された出力ノー
ド（Ｎ１）と、 前記２個のＮＭＯＳトランジスタ（３３、３４）の各ソ
ースがドレインに共通接続されると共に第５入力線にゲ
ートが接続され且つ接地電圧端にソースが接続されたＮ
ＭＯＳトランジスタ（３５）と、 から構成される請求項８記載の半導体メモリー装置。 - 【請求項１３】 トリガー回路が、 第１電源電圧端にソースが接続されると共に入力ノード
にゲートが接続されたＰＭＯＳトランジスタ（３７）
と、 接地電圧端にソース端子が接続されると共に入力ノード
にゲートが接続されたＮＭＯＳトランジスタ（３８）
と、 前記ＰＭＯＳトランジスタ（３７）及び前記ＮＭＯＳト
ランジスタ（３８）の各ドレインが接続された出力ノー
ド（Ｎ２）と、 から構成される請求項８記載の半導体メモリー装置。 - 【請求項１４】 第１電源電圧を所定のレベルに調整し
てメモリーセルに印加することによって、メモリーセル
のデバイス特性を改善するセンスアンプ制御回路におい
て、 メモリーセルに印加される電圧と所定の基準電圧を入力
して比較し、その結果にしたがった信号を所定のクロッ
ク信号の制御によって出力する比較器と、 前記所定のクロック信号の制御によって第２電源電圧を
第１電源電圧に変換して出力するレベル変換回路と、 レベル変換回路の出力により制御されて比較器の出力を
エネイブル又はディスエーブルさせる手段と、 比較器の出力を反転して出力するトリガー回路と、 トリガー回路の出力を入力とするバイアス回路と、 トリガー回路とバイアス回路の出力を各々入力とすると
共に、出力線がセンスアンプドライバーの制御端子に接
続されて、センスアンプドライバー内を流れる電流を一
定に維持するセンスアンプドライバー制御回路と、 から成ることを特徴とするセンスアンプ制御回路。 - 【請求項１５】 第１電源電圧が５Ｖ、第２電源電圧が
４Ｖ、基準電圧が４Ｖである請求項１４記載のセンスア
ンプ制御回路。 - 【請求項１６】 クロック信号が別のセンスアンプドラ
イバーの駆動後に発生される請求項１４記載のセンスア
ンプ制御回路。 - 【請求項１７】 前記別のセンスアンプドライバーがＮ
ＭＯＳトランジスタである請求項１６記載のセンスアン
プ制御回路。 - 【請求項１８】 レベル変換回路が、 第１電源電圧端にソースが接続された２個のＰＭＯＳト
ランジスタ（３９、４０）と、 所定のクロック信号にゲートが接続されると共にソース
が接地電圧端に接続され、且つドレインが前記ＰＭＯＳ
トランジスタ（３９）のドレイン及び前記ＰＭＯＳトラ
ンジスタ（４０）のゲートに接続されたＮＭＯＳトラン
ジスタ（４１）と、 前記所定のクロック信号が入力となると共に第２電源電
圧が制御入力となるインバーター（４３）と、 接地電圧端にソースが接続されると共にインバーター
（４３）の出力端子にゲートが接続されたＮＭＯＳトラ
ンジスタ（４２）と、 前記ＰＭＯＳトランジスタ（３９）のゲート及び前記Ｐ
ＭＯＳトランジスタ（４０）のドレイン及び前記ＮＭＯ
Ｓトランジスタ（４２）のドレインが共通接続された出
力ノード（Ｎ３）と、 から構成される請求項１４記載のセンスアンプ制御回
路。 - 【請求項１９】 比較器の出力をエネイブル又はディス
エーブルさせる手段が、 第１電源電圧端に接続されたソースと、 レベル変換回路の出力ノード（Ｎ３）に接続されたゲー
トと、 比較器の出力ノード（Ｎ１）に接続されたドレインと、 から成るＰＭＯＳトランジスタ３６である請求項１４記
載のセンスアンプ制御回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019910013279A KR940003409B1 (ko) | 1991-07-31 | 1991-07-31 | 반도체 메모리 장치의 센스앰프 제어회로 |
| KR13279/1991 | 1991-07-31 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0541086A true JPH0541086A (ja) | 1993-02-19 |
| JPH0756752B2 JPH0756752B2 (ja) | 1995-06-14 |
Family
ID=19318120
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3336770A Expired - Fee Related JPH0756752B2 (ja) | 1991-07-31 | 1991-12-19 | 半導体メモリー装置のセンスアンプ制御回路 |
Country Status (8)
| Country | Link |
|---|---|
| US (1) | US5267203A (ja) |
| JP (1) | JPH0756752B2 (ja) |
| KR (1) | KR940003409B1 (ja) |
| DE (1) | DE4142065C2 (ja) |
| FR (1) | FR2680040B1 (ja) |
| GB (1) | GB2258329B (ja) |
| IT (1) | IT1252592B (ja) |
| TW (1) | TW250589B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5633262A (en) * | 1994-06-16 | 1997-05-27 | Lg Chemical Ltd. | Quinoline carboxylic acid derivatives having 7-(4-amino-methyl-3-oxime) pyrrolidine substituent and processes for preparing thereof |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06267275A (ja) * | 1993-03-10 | 1994-09-22 | Fujitsu Ltd | センスアンプ制御回路及びセンスアンプ制御方法 |
| KR960009953B1 (ko) * | 1994-01-27 | 1996-07-25 | 삼성전자 주식회사 | 반도체 메모리 장치의 센스앰프 제어회로 |
| KR0121137B1 (ko) * | 1994-12-31 | 1997-12-04 | 문정환 | 센스 앰프의 구동 신호 발생 회로 |
| US5561629A (en) * | 1995-03-10 | 1996-10-01 | Xilinx, Inc. | Latching sense amplifier for a programmable logic device |
| KR0166505B1 (ko) * | 1995-08-18 | 1999-02-01 | 김주용 | 분리된 다수의 내부 전원전압을 사용하는 디램 및 감지증폭기 어레이 |
| JP3672384B2 (ja) * | 1996-07-24 | 2005-07-20 | 沖電気工業株式会社 | センス回路 |
| KR100223849B1 (ko) * | 1996-10-24 | 1999-10-15 | 구본준 | 반도체 메모리장치 |
| JP3742191B2 (ja) * | 1997-06-06 | 2006-02-01 | 株式会社東芝 | 半導体集積回路装置 |
| KR100300026B1 (ko) * | 1997-11-08 | 2001-09-03 | 김영환 | 블록디코드칼럼선택장치 |
| US6009031A (en) * | 1998-08-18 | 1999-12-28 | Advanced Array Corp | Supply line controlled sense amplifier |
| US6535426B2 (en) * | 2001-08-02 | 2003-03-18 | Stmicroelectronics, Inc. | Sense amplifier circuit and method for nonvolatile memory devices |
| KR100550632B1 (ko) * | 2003-04-30 | 2006-02-10 | 주식회사 하이닉스반도체 | 외부 전원전압의 변화에 무관하게 균일한 센싱마진시간을갖는비트라인 센싱 방법 및 그를 위한 메모리 장치 |
| JP2009199675A (ja) * | 2008-02-22 | 2009-09-03 | Seiko Instruments Inc | 不揮発性半導体記憶装置 |
| KR101855295B1 (ko) * | 2011-09-08 | 2018-05-09 | 삼성전자주식회사 | 데이터 리드회로, 이를 포함하는 불휘발성 메모리 장치 및 불휘발성 메모리 장치의 데이터 리드 방법 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4104734A (en) * | 1977-06-30 | 1978-08-01 | Fairchild Camera And Instrument Corporation | Low voltage data retention bias circuitry for volatile memories |
| US4585955B1 (en) * | 1982-12-15 | 2000-11-21 | Tokyo Shibaura Electric Co | Internally regulated power voltage circuit for mis semiconductor integrated circuit |
| JPS59218696A (ja) * | 1983-05-26 | 1984-12-08 | Toshiba Corp | 半導体メモリ |
| JP2598412B2 (ja) * | 1987-07-10 | 1997-04-09 | 株式会社日立製作所 | 半導体記憶装置 |
| US4888503A (en) * | 1987-10-13 | 1989-12-19 | Intel Corporation | Constant current biased common gate differential sense amplifier |
| US4903237A (en) * | 1988-08-02 | 1990-02-20 | Catalyst Semiconductor, Inc. | Differential sense amplifier circuit for high speed ROMS, and flash memory devices |
| JP2883625B2 (ja) * | 1989-03-30 | 1999-04-19 | 株式会社東芝 | Ｍｏｓ型充電回路 |
| JP2789779B2 (ja) * | 1990-04-14 | 1998-08-20 | 日本電気株式会社 | メモリ装置 |
| JP3037377B2 (ja) * | 1990-08-27 | 2000-04-24 | 沖電気工業株式会社 | 半導体記憶装置 |
| US5175451A (en) * | 1990-10-08 | 1992-12-29 | Sharp Kabushiki Kaisha | Biasing circuit for sense amplifier |
-
1991
- 1991-07-31 KR KR1019910013279A patent/KR940003409B1/ko not_active IP Right Cessation
- 1991-11-15 US US07/792,588 patent/US5267203A/en not_active Expired - Lifetime
- 1991-11-22 TW TW080109176A patent/TW250589B/zh active
- 1991-11-29 FR FR9114795A patent/FR2680040B1/fr not_active Expired - Fee Related
- 1991-12-19 JP JP3336770A patent/JPH0756752B2/ja not_active Expired - Fee Related
- 1991-12-19 DE DE4142065A patent/DE4142065C2/de not_active Expired - Fee Related
- 1991-12-27 IT ITMI913496A patent/IT1252592B/it active IP Right Grant
- 1991-12-31 GB GB9127519A patent/GB2258329B/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5633262A (en) * | 1994-06-16 | 1997-05-27 | Lg Chemical Ltd. | Quinoline carboxylic acid derivatives having 7-(4-amino-methyl-3-oxime) pyrrolidine substituent and processes for preparing thereof |
Also Published As
| Publication number | Publication date |
|---|---|
| ITMI913496A0 (it) | 1991-12-27 |
| US5267203A (en) | 1993-11-30 |
| ITMI913496A1 (it) | 1993-06-27 |
| GB2258329A (en) | 1993-02-03 |
| DE4142065C2 (de) | 1996-04-18 |
| FR2680040B1 (fr) | 1994-05-13 |
| GB2258329B (en) | 1995-08-16 |
| IT1252592B (it) | 1995-06-19 |
| KR930003147A (ko) | 1993-02-24 |
| KR940003409B1 (ko) | 1994-04-21 |
| GB9127519D0 (en) | 1992-02-19 |
| DE4142065A1 (de) | 1993-02-04 |
| FR2680040A1 (fr) | 1993-02-05 |
| TW250589B (ja) | 1995-07-01 |
| JPH0756752B2 (ja) | 1995-06-14 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2925422B2 (ja) | 半導体集積回路 | |
| US5164621A (en) | Delay device including generator compensating for power supply fluctuations | |
| JP3116921B2 (ja) | 半導体記憶装置 | |
| US8804446B2 (en) | Semiconductor device having equalizing circuit equalizing pair of bit lines | |
| US5612920A (en) | Semiconductor memory device having a voltage down converter for generating an internal power supply voltage from an external power supply | |
| US20020075039A1 (en) | Method and system for controlling the duty cycle of a clock signal | |
| JP4280060B2 (ja) | ワードライン駆動回路 | |
| US7579821B2 (en) | Voltage generator | |
| JPH0831171A (ja) | 半導体記憶装置、内部電源電圧発生回路、内部高電圧発生回路、中間電圧発生回路、定電流源、および基準電圧発生回路 | |
| JPH0541086A (ja) | 半導体メモリー装置のセンスアンプ制御回路 | |
| KR960009953B1 (ko) | 반도체 메모리 장치의 센스앰프 제어회로 | |
| US5708616A (en) | Low noise sense amplifier control circuits for dynamic random access memories and related methods | |
| JP3532721B2 (ja) | 定電圧発生回路 | |
| JP3053562B2 (ja) | 半導体メモリ装置のビット線感知回路 | |
| JPH11250665A (ja) | 半導体集積回路 | |
| US6490212B1 (en) | Bitline precharge matching | |
| JP3783889B2 (ja) | ビットラインプリチャージ回路 | |
| US5881005A (en) | Semiconductor integrated circuit device having a constant delay-time circuit for different operating voltages | |
| US9001610B2 (en) | Semiconductor device generating internal voltage | |
| US20060290412A1 (en) | Substrate bias voltage generating circuit for use in a semiconductor memory device | |
| US7599243B2 (en) | Sense amplifier over driver control circuit and method for controlling sense amplifier of semiconductor device | |
| US6337823B1 (en) | Random access memory device capable of minimizing sensing noise | |
| US6522593B2 (en) | Sense amplifier circuit for semiconductor device | |
| JPH0547178A (ja) | 高速センシング装置を具備した半導体メモリー装置 | |
| JP7268226B1 (ja) | ストレステスト回路及び半導体記憶装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080614 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090614 Year of fee payment: 14 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100614 Year of fee payment: 15 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100614 Year of fee payment: 15 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110614 Year of fee payment: 16 |
|
| LAPS | Cancellation because of no payment of annual fees |