DE4142065C2 - Leseverstärkersteuerungsschaltkreis für eine Halbleiterspeichervorrichtung - Google Patents

Leseverstärkersteuerungsschaltkreis für eine Halbleiterspeichervorrichtung

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Description

Die Erfindung bezieht sich auf einen Leseverstärkersteuerungs­ schaltkreis der im Oberbegriff des Patentanspruchs 1 genannten Art.
Aus der DE 40 10 103 A1 ist ein solcher Leseverstärkersteue­ rungsschaltkreis bekannt, bei dem ein als Konstantstromquelle I geschalteter MOS-Transistor einen Strom IB konstant hält, um dadurch einen in den Leseverstärkertreiber fließenden Strom Ic, welcher durch eine Stromspiegelschaltung vom Strom IB bestimmt wird, von Schwankungen einer externen Versorgungsspannung unabhängig einzustellen. Da jedoch bei dieser Schaltung der von der Konstantstromquelle zu liefernde Strom IB fest eingestellt ist, d. h., die Einstellung des Stromes nicht an Schwankungen der ex­ ternen Versorgungsspannung angepaßt wird, ist es dennoch mög­ lich, daß solche Schwankungen den Strom IB und damit auch den Strom IC in geringem Maße beeinflussen können, was zu einer verminderten Leistungsfähigkeit der gesamten Halbleiterspeichervorrichtung führt.
Aufgabe der Erfindung ist es, einen Leseverstärkersteuerungsschaltkreis der im Oberbegriff des Patentanspruchs 1 genannten Art so weiterzubilden, daß der durch den Leseverstärkertreiber fließende Strom durch externe Versorgungsspannungsschwankungen gänzlich unbeeinflußt bleibt.
Bei einem Leseverstärkersteuerungsschaltkreis der im Oberbe­ griff des Anspruchs 1 genannten Art ist diese Aufgabe durch die im kennzeichnenden Teil des Anspruchs 1 angegebenen Merkmale gelöst.
Der erfindungsgemäße Leseverstärkersteuerungsschaltkreis zeich­ net sich dadurch aus, daß der als Konstantstromquelle betrie­ bene MOS-Transistor des Treibersteuerungsschaltkreises in der Art angesteuert wird, daß der Strom IB durch eine die Schwankungen der externen Versorgungsspannung ausgleichende Regelschaltung konstant eingestellt wird, wodurch der Strom durch den Leseverstärkertreiber von diesen Schwankungen unabhängig konstant bleibt.
Weiterhin ist zwischen dem Drainanschluß des vierten MOS-Tran­ sistors und dem Ausgangsanschluß des Treibersteuerungsschalt­ kreises der Kanal eines weiteren MOS-Transistors geschaltet, des­ sen Gateanschluß mit dem Erdpotential verbunden ist. Die Einfü­ gung dieses weiteren MOS-Transistors in die Schaltung bewirkt eine zusätzliche Stabilisierung des durch den als Konstant­ stromquelle geschalteten MOS-Transistor fließenden Stroms.
Ausgestaltungen der Erfindung sind in den Unteransprüchen ange­ geben.
Fig. 6 zeigt ein Schaltkreisdiagramm eines herkömm­ lichen Leseverstärkersteuerungsschaltkreises. Fig. 7 zeigt ein Zeitablaufdiagramm und Fig. 8 zeigt den Graph der Kennlinie der an eine Zelle in Fig. 6 angelegten Spannung. Wie in Fig. 6 gezeigt, wird, wenn ein Freigabetakt ϕSP für einen p-typ Leseverstärker auf einen logisch "hohen" Span­ nungspegel erhöht wird, ein Freigabetakt ϕPSE für einen p- typ Leseverstärkertreiber durch einen Inverter 3 auf den lo­ gisch "niedrigen" Pegel des Erdpotentials erniedrigt. Daher wird ein p-typ Leseverstärker 4 angeschaltet.
In Fig. 7 wird, wenn ein Zeilenadreßtaktsignal auf den logisch "niedrigen" Pegel gesetzt wird, ein Freigabetakt ϕNSE für einen n-typ Leseverstärker auf den logisch "hohen" Pegel gesetzt, um dadurch den Lesevorgang in einem n-typ Le­ severstärker durchzuführen. Darüberhinaus wird der Freigabe­ takt ϕSP für den p-typ Leseverstärker auf den logisch "hohen" Pegel gesetzt, als Ergebnis dessen der Lesevorgang in einem p-typ Leseverstärker durchgeführt wird. Jedoch wird, wie in Fig. 8 gezeigt, da der p-typ Leseverstärker­ treiber 4 das meiste der externen Versorgungsspannung ext.VCC zum p-typ Leseverstärker und zur Speicherzelle über­ trägt, in dem Fall, da die externe Versorgungsspannung ext.VCC auf einen hinreichend hohen Wert eingestellt ist, also auf den Versorgungsspannungswert, die Schwellspannung der Zelle variiert, wodurch die Charakteristik der Zelle verschlechtert wird. Das heißt, daß die Lebensdauer der Zelle kürzer wird, der Spitzenstrom erhöht wird und ein Rau­ schen während des Lesevorgangs erzeugt wird, mit dem Ergeb­ nis, daß die Charakteristik des Leseverstärkerregelungs­ schaltkreises wie auch der Speichervorrichtung in erhebli­ chem Maße unstabil wird.
Fig. 9 zeigt ein Schaltkreisdiagramm eines weiteren Leseverstärkersteuerungsschaltkreises nach dem Stand der Tech­ nik, und Fig. 10 zeigt ein Zeitablaufdiagramm für Fig. 9. Der Schaltkreis in Fig. 9 ist so aufgebaut, daß eine durch Verwendung einer internen Versorgungsspannungsstufe bis auf einen vorgegebenen Wert verringerte Spannung an den Leseverstärker und die Speicherzelle angelegt wird. Der Auf­ bau der internen Versorgungsspannungsstufe und ihre Verbin­ dungen in Fig. 9 sind im Detail beschrieben in IEEE Journal of solid-State Circuits, Vol. 24, No. 5, "A 45-ns 16-M bit DRAM with Triple-Well Structure", herausgegeben im Oktober 1989. Wenn in Fig. 9 die externe Versorgungsspannung ext.VCC 5 V beträgt, wird eine interne Versorgungsspannung int.VCC von ungefähr 4 V zum Festlegen der an die Speicherzelle und den Leseverstärker angelegten Spannung ausgewählt. Wenn ein Zeilenadreßtaktsignal RAS auf den logisch "niedrigen" Pegel erniedrigt wird, werden NMOS-Transistoren 17 und 18 ange­ schaltet, und dann wird durch eine Ausgabe eines Komparators in dem logisch "niedrigen" Pegel ein Knoten B auf den lo­ gisch "niedrigen" Pegel und ein Knoten C auf den logisch "hohen" Pegel gesetzt. Aufgrund des auf dem logisch "hohen" Pegel befindlichen Knotens C wird ein NMOS-Transistor 20, der mit einer Konstantstromquelle 30 verbunden ist, ange­ schaltet, ein PMOS-Transistor 19 wird ausgeschaltet und NMOS-Transistoren 21, 26 und 27, die über ihre Source mit der Erdspannung verbunden sind, werden angeschaltet. Dar­ überhinaus wird ein Ausgangsknoten D, der mit dem Drain des PMOS-Transistors 19 verbunden ist, auf den logisch "niedrigen" Pegel eingestellt und ein p-typ Leseverstärker 29 wird eingeschaltet, wodurch die Spannung eines p-typ Le­ severstärkerfreigabesignals SAP erhöht wird. Wenn die Span­ nung des p-typ Leseverstärkerfreigabesignals SAP 4 V er­ reicht, wird die Gatespannung eines NMOS-Transistors 25 in dem Komparator 25 erhöht, und die Gatespannung der PMOS- Transistoren 22 und 23 wird erniedrigt. Als Ergebnis erzeugt der Komparator einen logisch "hohen" Pegel. Durch den lo­ gisch "hohen" Pegel des Komparators wird der Knoten B auf den logisch "hohen" Pegel und der Knoten C auf den logisch "niedrigen" Pegel gebracht. Durch den logisch "niedrigen" Pegel des Knotens C wird der PMOS-Transistor 19 eingeschal­ tet, der NMOS-Transistor 20 ausgeschaltet und die NMOS-Tran­ sistoren 21, 26 und 27, die über ihre Source mit dem Erdpo­ tential verbunden sind, werden ausgeschaltet. Der mit dem Drain des PMOS-Transistors 19 verbundene Ausgangsknoten D wird auf den logisch "hohen" Pegel gebracht, und der p-typ Leseverstärkertreiber 29 wird ausgeschaltet, wodurch die Spannung des p-typ Leseverstärkerfreigabesignals SAP auf 4 V gehalten wird. Zu diesem Zeitpunkt wird unter der Bedingung, daß der p-typ Leseverstärkertreiber 29 ausgeschaltet wird, die Spannung des p-typ Leseverstärkerfreigabesignals SAP um ΔV erniedrigt wegen des Leckstroms aller die Speicherzelle und den Leseverstärker bildenden Transistoren, wie in Fig. 10 gezeigt. Da sich der Knoten C jedoch im logisch "niedrigen" Zustand befindet, werden die NMOS-Transistoren 21, 26 und 27 ausgeschaltet, und der Komparator ist nicht in der Lage zu arbeiten. Daher kann das p-typ Leseverstärker­ freigabesignal SAP nicht als eine normale Spannung von 4 V hergestellt werden. Es kann keine hinreichende Spannung an die Zelle und den Leseverstärker angelegt werden, was zu ei­ nem unzureichenden Lesevorgang des Leseverstärkers führt.
Vorteile und Merkmale der Erfindung werden durch die Detailbeschreibung des bevorzugten Ausfüh­ rungsbeispiels der Erfindung unter Bezugnahme auf die beigefügten Zeichnungen deutlicher.
Fig. 1 zeigt ein Blockdiagramm eines erfindungsgemäßen Leseverstärkersteuerungsschaltkreises,
Fig. 2 zeigt ein Schaltkreisdiagramm eines erfindungsge­ mäßen Leseverstärkersteuerungsschaltkreises,
Fig. 3A bis 3C zeigen Schaltkreisdiagramme von Taktsignalen der Fig. 2,
Fig. 3D zeigt ein Zeitablaufdiagramm, das Betrieb des in Fig. 2 gezeigten Schaltkreises illustriert,
Fig. 3E zeigt ein teilweise detaillierteres Zeitablauf­ diagramm der Fig. 3D,
Fig. 4 zeigt eine charakteristische Kurve, die die an eine Zelle in Fig. 2 angelegte Spannung zeigt,
Fig. 5 zeigt eine charakteristische Kurve, die eine Aus­ gabespannung entsprechend der Temperatur des Vorspannungs­ schaltkreises als Funktion einer externen Versorgungsspan­ nung zeigt,
Fig. 6 zeigt ein Schaltkreisdiagramm, das einen herkömm­ lichen Leseverstärkersteuerungsschaltkreis darstellt,
Fig. 7 zeigt ein Zeitablaufdiagramm des Betriebs des Schaltkreises der Fig. 6,
Fig. 8 zeigt eine charakteristische Kurve, die die an eine Zelle in Fig. 6 angelegte Spannung zeigt,
Fig. 9 zeigt ein Schaltkreisdiagramm, das einen weiteren herkömmlichen Leseverstärkersteuerungsschaltkreis darstellt,
Fig. 10 zeigt ein Zeitablaufdiagramm des Betriebs des Schaltkreises der Fig. 9.
Wie in Fig. 1 gezeigt, umfaßt ein Leseverstärkersteue­ rungsschaltkreis 50 einen Komparator 50A, einen Auslöse­ schaltkreis 50D, einen Pegelverschiebeschaltkreis 50B, eine Komparatorfreigabevorrichtung 50C, einen Vorspannungsschalt­ kreis 50E und einen p-typ Leseverstärkersteuerungs­ schaltkreis 50F. Der Komparator 50A vergleicht die Spannung eines p-typ Leseverstärkers 70 einer Speicherzellenanordnung 100 mit einer vorgegebenen Bezugsspannung VREF und wird von einem p-typ Leseverstärkerfreigabetaktsignal ϕSP gesteuert, um eine Ausgabe zu erzeugen. Der Pegelverschiebeschaltkreis 50B wandelt eine zweite Versorgungsspannung des p-typ Lesever­ stärkerfreigabetaktsignals ϕSP in eine erste Versorgungsspannung um. In diesem Fall ist die erste Versorgungsspannung eine externe Versorgungsspannung mit einer Spannung von üblicher­ weise 5 V, und die zweite Versorgungsspannung ist eine in­ terne Versorgungsspannung mit einer Spannung von etwa 4 V. Die Komparatorfreigabevorrichtung 50C gibt den Ausgang des Komparators durch den Pegelverschiebeschaltkreis frei oder sperrt ihn. Der Auslöseschaltkreis 50D erhält die Ausgaben des Komparators 50A und der Komparatorfreigabevorrichtung 50C zum Erzeugen einer invertierten Ausgabe. Der Vorspan­ nungsschaltkreis 50E erhält die Ausgabe des Auslöseschalt­ kreises 50D und steuert den in eine Treibervorrichtung des p-typ Leseverstärkertreibersteuerungsschaltkreises 50F flie­ ßenden Strom auf einen konstanten Fluß. Der p-typ Lesever­ stärkertreibersteuerungsschaltkreis 50F erhält die Ausgaben des Auslöseschaltkreises 50D und des Vorspannungsschaltkrei­ ses 50E und überträgt seine Ausgabe an einen p-typ Lesever­ stärkertreiber, wodurch der Stromfluß in einen p-typ Lese­ verstärkertreiber 61 auf einen konstanten Fluß geregelt wird.
Wie in Fig. 2 gezeigt, umfaßt der Komparator 50A einen ersten PMOS-Transistor 31, der eine mit der externen Versor­ gungsspannung ext.VCC verbundene Source und ein mit einer Diode verbundenes Gate und ein Drain besitzt, einen zweiten PMOS-Transistor 32, der mit seiner Source mit der externen Versorgungsspannung ext.VCC und mit seinem Gate mit dem Gate des ersten PMOS-Transistors 31 verbunden ist, einen ersten NMOS-Transistor 33, der ein mit einem p-typ Leseverstärker freigabeknoten 62 verbundenes Gate und ein mit dem Drain des ersten PMOS-Transistors 31 verbundenes Gate besitzt, einen zweiten NMOS-Transistor 34, der ein mit einer vorgegebenen Bezugsspannung VREF verbundenes Gate und ein mit dem Drain des zweiten PMOS-Transistors 32 verbundenes Drain besitzt, einen Ausgabeknoten N1, der mit dem gemeinsamen Anschluß der zweiten PMOS- und NMOS-Transistoren 32 und 34 verbunden ist, und einen dritten NMOS-Transistor 35, der ein mit den Sour­ ces der ersten und zweiten NMOS-Transistoren 33 und 34 ver­ bundenes Drain, ein zum Erhalten des p-typ Leseverstärker­ freigabetaktsignals ϕSP angeschlossenes Gate und eine zum Erhal­ ten des Erdpotentials angeschlossene Source besitzt.
Der Pegelverschiebeschaltkreis 50B umfaßt einen ersten PMOS-Transistor 39, der mit seiner Source mit der externen Ver­ sorgungsspannung ext.VCC verbunden ist, einen zweiten PMOS- Transistor 40, der eine Source, die mit der externen Versor­ gungsspannung ext.VCC verbunden ist, besitzt, einen ersten NMOS-Transistor 41, der ein Gate, das zum Erhalt des p-typ Leseverstärkerfreigabetaktsignals ϕSP angeschlossen ist, eine mit dem Erdpotential verbundene Source und ein gemeinsam mit dem Drain des ersten PMOS-Transistors 39 und dem Gate des zweiten PMOS-Transistors 40 verbundenes Drain besitzt, einen Inverter 43, der mit seinem Eingangsanschluß mit dem gegebe­ nen Taktsignal verbunden ist und von einer internen Versor­ gungsspannung int.VCC gesteuert wird, einen zweiten NMOS- Transistor 42, der mit seiner Source mit dem Erdpotential und mit seinem Gate mit dem Ausgangsanschluß des Inverters 43 verbunden ist, und einen Ausgabeknoten N3, der gemeinsam mit dem Gate des ersten PMOS-Transistors 39 und mit jedem Drain des zweiten PMOS-Transistors 40 und des NMOS-Transi­ stors 42 verbunden ist.
Die Komparatorfreigabevorrichtung 50C umfaßt einen PMOS- Transistor 36, der eine mit der externen Versorgungsspannung ext.VCC verbundene Source, ein mit dem Ausgabeknoten des Pe­ gelverschiebeschaltkreises 50B verbundenes Gate und ein mit dem Ausgabeknoten des Komparatorschaltkreises 50A verbun­ denes Drain besitzt.
Der Auslöseschaltkreis 50D umfaßt einen PMOS-Transistor 37, der mit seiner Source mit der externen Versorgungsspan­ nung ext.VCC und mit seinem Gate mit dem Ausgabeknoten des Komparators 50A verbunden ist, einen NMOS-Transistor 38, der mit seiner Source mit dem Erdpotential und mit seinem Gate mit dem Ausgabeknoten des Komparators 50A verbunden ist, und einen Ausgabeknoten N2, der gemeinsam mit jedem Drain der PMOS- und NMOS-Transistoren 37 und 38 verbunden ist.
Der Vorspannungsschaltkreis 50E umfaßt einen PMOS-Tran­ sistor 44, der eine mit der internen Versorgungsspannung int.VCC verbundene Source und ein mit dem Erdpotential ver­ bundenes Gate besitzt, einen ersten NMOS-Transistor 45, der über sein Drain mit dem Drain des PMOS-Transistors 44 und über sein Gate mit dem Ausgabeknoten des Auslöseschaltkrei­ ses 50D verbunden ist, einen Ausgabeknoten N4, der gemeinsam mit jedem Drain der PMOS- und ersten NMOS-Transistoren 44 und 45 zum Erzeugen einer Vorspannung VB verbunden ist, und einen zweiten NMOS-Transistor 46, der ein Drain und ein als Diode mit der Source des ersten NMOS-Transistors 45 verbun­ denes Gate und eine mit dem Erdpotential verbundene Source besitzt.
Der p-typ Leseverstärkertreibersteuerungsschaltkreis 50F umfaßt einen PMOS-Transistor 47, der über seine Source mit der externen Versorgungsspannung ext.VCC und über sein Gate mit dem Ausgabeknoten des Auslöseschaltkreises 50D verbunden ist, einen ersten NMOS-Transistor 48, der über sein Gate mit dem Ausgabeknoten des Auslöseschaltkreises 50D verbunden ist, eine Ausgabeleitung, die gemeinsam mit dem gemeinsamen Anschluß des PMOS und ersten NMOS-Transistors 47 und 48 und dem Steuerungsanschluß des Leseverstärkers 61 zum Erzeugen eines p-typ Leseverstärkerfreigabetaktes ϕPSE verbunden ist, einen zweiten NMOS-Transistor 49, der über sein Gate mit dem Ausgabeknoten des Vorspannungsschaltkreises 50E verbunden ist, und eine Vorrichtung, die zwischen der externen Versor­ gungsspannung ext.VCC und der Ausgabeleitung angeschlossen ist, um den in die ersten und zweiten NMOS-Transistoren 48 und 49 fließenden Strom konstant zu halten. In diesem Fall umfaßt die Vorrichtung erste und zweite PMOS-Transistoren 50 und 51. Die Source des ersten PMOS-Transistors 50 ist mit der externen Versorgungsspannung ext.VCC verbunden, wobei Gate und Drain als Diode verbunden sind. Die beiden An­ schlüsse des zweiten PMOS-Transistors 51 sind zwischen dem Drain des ersten PMOS-Transistors 50 und der Ausgabeleitung angeschlossen, wobei das Gate mit dem Erdpotential verbunden ist.
Der Betrieb des Schaltkreises der Fig. 2 wird unter Be­ zugnahme auf die Fig. 3A bis 3E beschrieben. Wie in Fig. 3B gezeigt, wird ein Lesefreigabetakt ϕS, der durch einen Verzögerungsschaltkreis 74 und einen Haupttakt ϕR erzeugt wird, zu einem NAND-Gatter 75 und weiter zu einem Inverter 76 übertragen, um einen n-typ Leseverstärkertreiberfreigabe­ takt ϕNSE zu erzeugen. Der Haupttakt ϕR ist ein Signal, das durch drei Zwischenschalter 71, 72 und 73, die ein Zei­ lenadreßtaktsignal erhalten, wie in Fig. 3A gezeigt, erzeugt wird. In Fig. 3C wird die durch die drei Zwischen­ schalter 77, 78 und 79, die den n-typ Leseverstärkertreiber­ freigabetakt ϕNSE erhalten, erzeugte Ausgabe und die durch einen den Haupttakt ϕR erhaltenden Inverter 80 erzeugte Aus­ gabe in ein NOR-Gatter 81 eingegeben, und dann erzeugt ein durch zwei Inverter 82 und 83 verzögertes Ausgabesignal einen p-typ Leseverstärkerfreigabetakt ϕSP. Wie in Fig. 2 gezeigt, wird das p-typ Leseverstärkerfreigabesignal SAP an­ fänglich bis zum halben Wert der internen Versorgungsspan­ nung int.VCC geladen. Das heißt, wenn das Zeilenadreßtakt­ signal in einem vorgeladenen, logisch "hohen" Zustand ist, wird der p-typ Leseverstärkerfreigabetakt ϕSP auf den logisch "niedrigen" Pegel eingestellt, und der zweite NMOS- Transistor 42 des Pegelverschiebeschaltkreises 50B wird an­ geschaltet, und der Pegelverschiebeschaltkreis 50B erzeugt eine Ausgabe des logisch "niedrigen" Pegels. Daher wird der PMOS-Transistor 36 der Komparatorfreigabevorrichtung 50C an­ geschaltet, die Ausgabe des Komparators 50A geht in den ge­ sperrten Zustand und das logisch "hohe" Signal wird in den Auslöseschaltkreis 50D eingegeben. Der Auslöseschaltkreis wird auf den logisch "hohen" Pegel eingestellt, da der erste NMOS-Transistor 45 ausgeschaltet ist. Der p-typ Leseverstär­ kertreibersteuerungsschaltkreis 50F erzeugt eine Ausgabe im logisch "hohen" Zustand, der PMOS-Leseverstärkertreiber 61 wird ausgeschaltet und das p-typ Leseverstärkerfreigabesi­ gnal SAP wird auf den halben Wert der internen Versorgungs­ spannung int.VCC vorgeladen.
Nun wird beschrieben, wie der Vorspannungsschaltkreis 50E betrieben wird. Die Ausgabeleitung des Vorspannungs­ schaltkreises 50E ist mit dem Treiberelement des Treiber­ steuerungsschaltkreises 50F, also dem Gate des zweiten NMOS- Transistors 49 verbunden, wodurch der Strom iB konstant eingestellt wird. Wie in Fig. 5 gezeigt, wird, wenn die externe Spannung ext.VCC erhöht wird, die Spannung des Knotens N2 erhöht. Daher wird die Spannung VGS des ersten NMOS-Transistors 45 erhöht und die Spannung VB am Knoten N4 wird er­ niedrigt. Darüberhinaus kann, da die Spannung VGS des zwei­ ten NMOS-Transistors 49 des Treiberschaltkreises 50F ernied­ rigt wird, die Erhöhung des Stroms iB, die durch die externe Versorgungsspannung ext.VCC verursacht wird, verhindert werden. Zu diesem Zeitpunkt wird, da die Spannung VB am Knoten N4 kontinuierlich an das Gate des zweiten NMOS-Transistors 49 angelegt wird, der NMOS-Transistor 49 nicht ausgeschal­ tet. Wenn andererseits die externe Versorgungsspannung ext.VCC erniedrigt wird, da die Spannung des Knoten N2 ab­ nimmt, wird die Spannung VGS des NMOS-Transistors 45 ernied­ rigt und die Spannung VB am Knoten N4 wird erhöht. Darüber­ hinaus kann, da die Spannung VGS des zweiten NMOS-Transi­ stors 49 des Treiberschaltkreises 50F erhöht wird, die Ab­ nahme des Stromes iB, die durch die verringerte externe Ver­ sorgungsspannung ext.VCC verursacht wird, verhindert werden.
Daher wird der Strom iDS zwischen dem Drain und der Source, der in den PMOS-Leseverstärkertreiber 61 fließt, konstant eingestellt mit dem Ergebnis, daß eine konstant ansteigende Flanke des p-typ Leseverstärkerfreigabesignals SAP erzeugt wird unabhängig von Änderungen der externen Versorgungsspan­ nung ext.VCC.
Als nächstes wird der Betrieb des Treibersteuerungs­ schaltkreises 50F beschrieben. Wenn der Knoten N2 im niedri­ gen Zustand ist, wird der p-typ Leseverstärkertreiberfreigabe­ takt ϕPSE auf den logisch "hohen" Pegel gesetzt, und die p-typ Leseverstärkertreiber 61, 65, . . . werden ausgeschal­ tet. Im Gegensatz dazu wird, wenn sich der Knoten N2 im lo­ gisch "hohen" Zustand befindet, der p-typ Leseverstärker­ treiberfreigabetakt ϕPSE auf den logisch "niedrigen" Pegel gesetzt, und die p-typ Leseverstärkertreiber 61, 65, . . . werden angeschaltet. Darüberhinaus beginnt der konstante Strom iB zu fließen, da der erste NMOS-Transistor 48 ange­ schaltet wird. Selbst wenn die externe Versorgungsspannung ext.VCC erhöht wird, wird, da der Strom iB konstant ist, die Spannung des p-typ Leseverstärkertreiberfreigabetakts ϕPSE erhöht. Im Detail wird, wenn die externe Versorgungsspannung ext.VCC erhöht wird, die Spannung zwischen dem Drain und der Source der p-typ Leseverstärkertreiber 61, 65, . . . erhöht. Daher wird die Gatespannung der p-typ Leseverstärkertreiber 61, 65, . . . , also der p-typ Leseverstärkertreiberfreigabe­ takt ϕPSE erhöht. Als Ergebnis wird die Spannung VGS zwi­ schen dem Gate und der Source erniedrigt, um so den in die p-typ Leseverstärkertreiber 61, 65, . . . fließenden Strom konstant zu halten. Folglich ist, da ein von der externen Versorgungsspannung ext.VCC unabhängiger Kanalstrom erzeugt wird, die ansteigende Flanke des p-typ Leseverstärkerfreiga­ besignals SAP konstant in einem Bereich der externen Versor­ gungsspannung ext.VCC des logisch "hohen" oder "niedrigen" Pegels, wodurch das Problem gelöst wird, daß der Spitzen­ strom aufgrund der schnellansteigenden Flanke des p-typ Le­ severstärkerfreigabesignals SAP erhöht wird.
Als nächstes wird, wenn das Zeilenadreßtaktsignal auf den logisch "niedrigen" Pegel gesetzt wird, der Betrieb der Fig. 2 beschrieben. Eine beliebige Wortleitung wird ausge­ wählt und der Ladungsaustausch zwischen einer Bitleitung und einer Zelle wird durch die Decodierung einer Zeilenadresse durchgeführt. Dann wird ein n-typ Leseverstärkertreiberfrei­ gabetakt ϕNSE auf den logisch "hohen" Pegel gesetzt und die NMOS-Leseverstärkertreiber 63, 67, . . . werden angeschaltet, wodurch die Bitleitungen gelesen werden. Der p-typ Lesever­ stärkerfreigabetakt ϕSP wird auf den logisch "hohen" Pegel gesetzt, und der Ausgabeknoten N3 des Pegelverschiebeschalt­ kreises 50B erreicht die externe Versorgungsspannung ext.VCC. Als Ergebnis wird der PMOS-Transistor 36 der Kompa­ ratorfreigabevorrichtung 50C ausgeschaltet und die Ausgabe des Komparators 50A wird freigegeben. Da die Bezugsspannung VREF von 4 V größer ist als die Spannung des p-typ Lesever­ stärkerfreigabesignals SAP, wird der Komparator 50A am Kno­ ten N1 auf den logisch "niedrigen" Pegel gesetzt. In diesem Fall wird der p-typ Leseverstärkerfreigabetakt ϕSP an das Gate des dritten NMOS-Transistors 35 im Komparator 50A ange­ legt. Der Auslöseschaltkreis 50D stellt den logisch "niedrigen" Pegel des Knotens N1 fest und erzeugt den lo­ gisch "hohen" Pegel am Knoten N2. Die Ausgabe des Auslöse­ schaltkreises 50D im logisch "hohen" Pegel gibt den Vorspan­ nungsschaltkreis 50E und den Treibersteuerungsschaltkreis 50F frei.
Demzufolge werden die p-typ Leseverstärkertreiber 61, 65, . . . durch den p-typ Leseverstärkertreiberfreigabetakt ϕPSE angeschaltet, und die Spannung des p-typ Leseverstär­ kerfreigabesignalS SAP besitzt eine konstant ansteigende Flanke unabhängig von Schwankungen der externen Versorgungs­ spannung ext.VCC. Darüberhinaus wird, wenn die Spannung des p-typ Leseverstärkerfreigabesignals SAP auf die Spannung von 4 V kommt, die Gatespannung des ersten NMOS-Transistors 33 des Komparators 50 A erhöht. Daher wird der Knoten N1 auf den logisch "hohen" Pegel eingestellt, der Ausgang des Auslöse­ schaltkreises 50D wird auf den logisch "niedrigen" Pegel ge­ setzt und der Ausgang des Vorspannungsschaltkreises 50E wird auf die interne Versorgungsspannung int.VCC gesetzt. Da der erste NMOS-Transistor 48 des Treibersteuerungsschaltkreises 50F ausgeschaltet ist, wird der p-typ Leseverstärkertreiber­ freigabetakt ϕPSE auf den logisch "hohen" Pegel gesetzt und die p-typ Leseverstärkertreiber 61, 65, . . . werden ausge­ schaltet, was verhindert, daß die Spannung des p-typ Lese­ verstärkerfreigabesignals SAP über 4 V ansteigt, wie in Fig. 4 gezeigt. Wenn die Spannung des p-typ Leseverstärkerfreigabesignals SAP einem Bereich A unter 4 V erniedrigt wird aufgrund des Leckstroms jedes die Speicher­ zelle und den Leseverstärker bildenden Transistors, und die Spannung des p-typ Leseverstärkerfreigabesignals SAP wird wieder durch den Betrieb des Komparators 50A in einem Be­ reich B angehoben, wie in Fig. 3E gezeigt. In einem herkömm­ lichen Leseverstärkersteuerungsschaltkreis wie er in Fig. 9 gezeigt ist, könnte der Komparator 50A nicht wieder betrie­ ben werden, nachdem die Spannung des p-typ Leseverstärker­ freigabesignals SAP von dem vorgespannten Zustand auf eine Spannung von 4 V gestiegen ist. Jedoch wird in dem erfin­ dungsgemäßen Leseverstärkersteuerungsschaltkreis, da die Steuerungsspannung des Komparators 50A zum p-typ Lesever­ stärkerfreigabetakt ϕSP wird und ein kontinuierlich freige­ gebener Zustand ist, die Spannung von SAP auf 4 V gehalten, indem die Spannung des p-typ Leseverstärkerfreigabesignals SAP festgestellt wird, wann immer SAP erniedrigt wird.
Wie oben beschrieben, kann in dem erfindungsgemäßen Le­ severstärkersteuerungsschaltkreis, da die an die Speicher­ zelle angelegte Spannung auf einen bestimmten Wert (in die­ sem Fall 4 V) festgelegt wird, die Verzerrung der Charakteri­ stik der Zellen, die durch den logisch "hohen" Pegel von VCC verursacht wird, verhindert werden. Darüberhinaus wird der Spitzenstrom aufgrund des Lesens durch den p-typ Lesever­ stärker unterdrückt, und das Rauschen wird reduziert, wo­ durch die Zuverlässigkeit der Halbleiterspeichervorrichtung verbessert wird.

Claims (9)

1. Leseverstärkersteuerungsschaltkreis für eine Halbleiterspei­ chervorrichtung (100), die einen Leseverstärker (70) und einen ersten Leseverstärkertreiber (61) umfaßt, mit:
  • a) einem Komparator (50A), der ein erstes Leseverstärker­ freigabesignal (SAP) vom Leseverstärker (70) erhält und mit einer eingegebenen Bezugsspannung (Vref) vergleicht, mit einem ersten Ausgabeknoten (N1) zur Ausgabe eines ersten Ausgangssignals und mit einem ersten Steuereingang zur Eingabe eines ersten Leseverstärkerfreigabetaktsignals (ϕSP), welches den Betrieb des Komparators (50A) steuert, wobei der Komparator an eine erste Versorgungsspannung (ext.VCC) und an ein Erdpotential (Vss) angeschlossen ist;
  • b) einem Pegelverschiebeschaltkreis (50B), der das erste Leseverstärker-Freigabetaktsignal (ϕSP) erhält und über einen zweiten Ausgabeknoten (N3) ein zweites Ausgangssignal abgibt;
  • c) einer Komparatorfreigabevorrichtung (50C), die das zweite Ausgangssignal des Pegelverschiebeschaltkreises (50B) erhält und das erste Ausgangssignal des Komparators (50A) freigibt oder sperrt;
  • d) einem Auslöseschaltkreis (50D), der das erste Ausgangssignal des Komparators (50A) erhält und über einen dritten Ausgabeknoten (N2) ein drittes, gegenüber dem ersten Ausgangssignal invertiertes Ausgangssignal abgibt und der an die erste Versorgungsspannung (ext.VCC) und an das Erdpotential (Vss) angeschlossen ist;
  • e) einem Treibersteuerungsschaltkreis (50F), mit:
    einem ersten MOS-Transistor (47), dessen Source mit der er­ sten Versorgungsspannung (ext.VCC), dessen Gate mit dem dritten Ausgabeknoten (N2) und dessen Drain mit einem ersten Ausgangs­ anschluß verbunden ist;
    einem zweiten MOS-Transistor (48), dessen Drain mit dem er­ sten Ausgangsanschluß und dessen Gate mit dem dritten Ausga­ beknoten (N2) verbunden ist;
    einem dritten MOS-Transistor (49), dessen Source mit Erdpo­ tential (Vss) und dessen Drain mit der Source des zweiten MOS-Transistors (48) verbunden ist;
    einem vierten MOS-Transistor (50), dessen Source mit der er­ sten Versorgungsspannung (ext.Vcc) verbunden ist und dessen Gate und Drain gemeinsam mit dem ersten Ausgangsanschluß ver­ bunden sind, über den ein Leseverstärker-Treibertaktsignal (ϕPSE) an einen Steuereingang des ersten Leseverstärkertrei­ bers (61) abgegeben wird,
    gekennzeichnet durch:
  • f) einen Vorspannungsschaltkreis (50E), mit:
    einem fünften MOS-Transistor (44), dessen Source mit einer zweiten Versorgungsspannung (int.VCC) verbunden und dessen Gate mit dem Erdpotential (Vss) verbunden ist;
    einem sechsten MOS-Transistor (45), dessen Gate mit dem dritten Ausgabeknoten (N2) verbunden ist;
    einem siebten MOS-Transistor (46), dessen Source mit Erdpo­ tential (Vss) verbunden ist und dessen Gate und Drain mit einem Sourceanschluß des sechsten MOS-Transistors (45) verbunden sind; und
    einem vierten Ausgabeknoten (N4), der mit dem Drain des fünften MOS-Transistors (44), dem Drain des sechsten MOS-Transistors (45) und mit einem Gateanschluß des dritten MOS-Transistors (49) verbunden ist; und
  • g) durch einen achten MOS-Transistor (51), dessen Source mit dem Drain und dem Gate des vierten MOS-Transistors (50) verbun­ den ist, dessen Gate mit dem Erdpotential (Vss) verbunden ist und dessen Source mit dem ersten Ausgangsanschluß des Treiber­ steuerungsschaltkreises (50F) verbunden ist.
2. Leseverstärkersteuerungsschaltkreis nach Anspruch 1, dadurch gekennzeichnet, daß der erste Leseverstärkertreiber (61) einen MOS-Transistor umfaßt.
3. Leseverstärkersteuerungsschaltkreis nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die erste Versorgungsspannung (ext.Vcc) eine externe Versorgungsspannung mit einem vorgegebe­ nen ersten Wert ist.
4. Leseverstärkersteuerungsschaltkreis nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß die zweite Versorgungs­ spannung (int.VCC) eine interne Versorgungsspannung mit einem vorgegebenen zweiten Wert ist.
5. Leseverstärkersteuerungsschaltkreis nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß die Bezugsspannung (Vref) ein Wert der zweiten Versorgungsspannung (int.VCC) ist.
6. Leseverstärkersteuerungsschaltkreis nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß das Taktsignal (ϕSP) nach dem Antreiben eines zweiten Leseverstärkertreibers (63) erzeugt wird.
7. Leseverstärkersteuerungsschaltkreis nach Anspruch 6, dadurch gekennzeichnet, daß der zweite Leseverstärkertreiber (63) ein NMOS-Leseverstärkertreiber ist.
8. Leseverstärkersteuerungsschaltkreis nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, daß der Komparator (50A) umfaßt:
einen neunten MOS-Transistor (31), dessen Source mit der ersten Versorgungsspannung (ext.VCC) und dessen Gate mit einer Diode verbunden sind;
einen zehnten MOS-Transistor (32), dessen Source mit der ersten Versorgungsspannung (ext.VCC) und dessen Gate mit dem Gate des neunten MOS-Transistors (31) verbunden sind;
einen elften MOS-Transistor (33), dessen Gate das Leseverstär­ kerfreigabesignal (SAP) erhält und dessen Drain mit dem Drain des neunten MOS-Transistors (31) verbunden ist;
einen zwölften MOS-Transistor (34), dessen Gate die Bezugsspan­ nung (Vref) erhält und dessen Drain mit dem Drain des neunten MOS-Transistors (32) verbunden ist; wobei
der erste Ausgabeknoten (N1) mit einem gemeinsamen Anschluß der zehnten und zwölften MOS-Transistoren (32, 34) verbunden ist; und
einen dreizehnten MOS-Transistor (35), dessen Drain mit den Sources der elften und zwölften MOS-Transistoren (33, 34) ver­ bunden ist, dessen Gate das erste Leseverstärker-Freigabetakt­ signal (ϕSP) erhält und dessen Source mit dem Erdpotential (Vss) verbunden ist.
9. Leseverstärkersteuerungsschaltkreis nach Anspruch 8, dadurch gekennzeichnet, daß die erste (ext.VCC) und zweite (int.VCC) Versorgungsspannung jeweils 5 V und 4 V sind und die Bezugsspan­ nung (Vref) 4 V ist.
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