JP3053562B2 - 半導体メモリ装置のビット線感知回路 - Google Patents

半導体メモリ装置のビット線感知回路

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JP3053562B2
JP3053562B2 JP7331607A JP33160795A JP3053562B2 JP 3053562 B2 JP3053562 B2 JP 3053562B2 JP 7331607 A JP7331607 A JP 7331607A JP 33160795 A JP33160795 A JP 33160795A JP 3053562 B2 JP3053562 B2 JP 3053562B2
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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体メモリ装置
におけるビット線電圧の感知回路に関する。
【０００２】
【従来の技術】一般に、主メモリ装置として用いられる
ダイナミックランダムアクセスメモリ（ＤＲＡＭ）は、
低ビットコスト(bit cost)が要求されるので１トランジ
スタ＆１キャパシタのメモリセル構造をもつ。従って、
小容量のキャパシタに記憶したデータを読出し出力する
ために、通常、ＮＭＯＳトランジスタを用いたＮ形セン
スアンプとＰＭＯＳトランジスタを用いたＰ形センスア
ンプで構成されるビット線感知回路（センスアンプ）が
用いられる。このようなＤＲＡＭではアクセスタイムの
高速化に伴い、ビット線感知時間がそのアクセスタイム
に占める割合が増えてきている。このため、できるだけ
感知時間を短縮することが好ましいが、この場合には、
感知時に発生するピーク電流が大きくなり電源線へノイ
ズが発生して誤動作要因の１つとなるので、注意が必要
である。即ち、できるだけピーク電流を抑えながら感知
速度を上げることを考えなければならない。
【０００３】図１に一般的なＤＲＡＭのメモリセルアレ
イの要部構成を示し、その動作特性について図４に示
す。尚、この図４の信号波形は、活性対象のアレイブロ
ックを指定する信号であるブロック選択信号ＢＬＳｋＢ
の発生から後を示している。ブロック選択信号ＢＬＳｋ
Ｂの活性前の状態を簡単に説明しておくと、このときに
は等化信号φＥＱＢが論理“ハイ”なので、プリチャー
ジ回路１１１及び等化回路１１２により、各ビット線Ｂ
Ｌｉ，ＢＬｉＢ（このときの“Ｂ”は相補関係を示す、
またｉ＝０〜ｎ）はプリチャージ電圧ＶＢＬレベルにプ
リチャージ・等化されている。この場合のプリチャージ
電圧ＶＢＬは、電源電圧Ｖｃｃの中間レベルとされる。
【０００４】ブロック選択信号ＢＬＳｋＢが論理“ロ
ウ”に活性化されると、これに伴い等化信号φＥＱＢが
論理“ロウ”へ遷移し、選択メモリブロックでビット線
感知動作が開始される。即ち、等化信号ＥＱＢの論理
“ロウ”に従いプリチャージ回路１１１及び等化回路１
１２がＯＦＦしてビット線ＢＬｉ，ＢＬｉＢが互いに分
離され、そして選択ワード線に対し、電源電圧Ｖｃｃよ
り高いレベルの昇圧電圧（Ｖｃｃ＋α）としたワード線
エネーブル信号ＷＬが提供される。ワード線エネーブル
信号ＷＬが提供されると対応するメモリセル１１３のア
クセストランジスタのＯＮでキャパシタに記憶したデー
タがビット線ＢＬｉへ伝達されることになり、ビット線
ＢＬｉとの間で電荷分配(charge sharing)が起こる。従
って図４に示すように、メモリセル１１３のデータに応
じてビット線ＢＬｉ，ＢＬｉＢの間にΔＶＢＬ０（φ）
の電圧差が発生する。尚、図４に示すのは、データ
“１”読出の場合である。以下、データ“１”読出を例
にして説明する。
【０００５】このようにして発生するビット線ＢＬｉ，
ＢＬｉＢ間の電圧差ΔＶＢＬ０は、そのままでは小さず
ぎて送り出せないので、Ｐ形センスアンプ１１４及びＮ
形センスアンプ１１５によるビット線感知回路を経るこ
とで高電位のビット線ＢＬｉを電源電圧Ｖｃｃへそして
低電位のビット線ＢＬｉＢを接地電圧Ｖｓｓへ電位展開
させ、増幅して出力することになる。この感知動作は、
ワード線エネーブル信号ＷＬの発生による第１，第２感
知信号φＳ，φＳＢの活性化に基づいてプルダウン制御
信号ＬＡＮＧ及びプルアップ制御信号ＬＡＰＧを発生す
ることで制御される。このとき通常は、Ｐ形センスアン
プ１１４をエネーブルさせるプルアップ電圧ＬＡを制御
するプルアップ制御信号ＬＡＰＧよりも、Ｎ形センスア
ンプ１１６をエネーブルさせるプルダウン電圧ＬＡＢを
制御するプルダウン制御信号ＬＡＮＧを先に発生するよ
うにしている。即ち、Ｎ形センスアンプ１１６を先動作
の第１センスアンプとし、Ｐ形センスアンプ１１４を後
動作の第２センスアンプとして使用する。図２に、プル
ダウン制御信号ＬＡＮＧを発生するプルダウン制御信号
発生回路の構成を、図３に、プルアップ制御信号ＬＡＰ
Ｇを発生するプルアップ制御信号発生回路の構成を、そ
れぞれ示す。
【０００６】図２に示すプルダウン制御信号発生回路
は、インバータ３１１で反転させたブロック選択信号Ｂ
ＬＳｋＢと第１感知信号φＳとをＮＡＮＤゲート３１２
で演算するようにしている。そして、これら入力信号が
論理“ハイ”で入力される時点（つまり第１感知信号φ
Ｓが論理“ハイ”へ遷移する時点）でＮＡＮＤゲート３
１２から出力される論理“ロウ”の信号をインバータ３
１３を介することで、論理“ハイ”のプルダウン制御信
号ＬＡＮＧを発生する。このプルダウン制御信号ＬＡＮ
Ｇが発生されるとプルダウン電源駆動手段であるプルダ
ウントランジスタ１２２が導通し、Ｎ形センスアンプ１
１６に対しＶｓｓレベルのプルダウン電圧ＬＡＢが供給
されてエネーブルとなる。第１センスアンプであるＮ形
センスアンプ１１６がエネーブルになると、ΔＶＢＬ０
ほど電位レベルの高い方のビット線ＢＬｉへゲート電極
が接続されたＮＭＯＳトランジスタが強く導通するの
で、接地電圧Ｖｓｓへ展開すべき方のビット線ＢＬｉＢ
がプルダウンされる。
【０００７】図３に示すプルアップ制御信号発生回路
は、第１感知信号φＳよりも若干遅れて発生される第２
感知信号φＳＢとブロック選択信号ＢＬＳｋＢとをＮＯ
Ｒゲート２１１で演算するようにしている。そして、こ
れら入力信号が論理“ロウ”で入力される時点（つまり
第２感知信号φＳＢが論理“ロウ”へ遷移する時点）で
ＮＯＲゲート２１１から出力される論理“ハイ”の信号
をインバータ２１２〜２１４を通じて駆動することで、
論理“ロウ”のプルアップ制御信号ＬＡＰＧを発生す
る。このプルアップ制御信号ＬＡＰＧが発生されるとプ
ルアップ電源駆動手段であるプルアップトランジスタ１
２１が導通し、Ｐ形センスアンプ１１４に対しＶｃｃレ
ベルのプルアップ電圧ＬＡが供給されてエネーブルとな
る。Ｐ形センスアンプ１１４がエネーブルになると、Ｎ
形センスアンプ１１６によるプルダウン途中でＶＢＬ−
βとなっているビット線ＢＬｉＢの方へゲート電極が接
続されたＰＭＯＳトランジスタが強く導通するので、電
源電圧Ｖｃｃへ展開すべき方のビット線ＢＬｉがプルア
ップされる。
【０００８】このようにしてプルダウン電圧ＬＡＢ及び
プルアップ電圧ＬＡを供給することによるビット線感知
回路の動作で、ΔＶＢＬ０の電圧差からビット線ＢＬ
ｉ，ＢＬｉＢが電源電圧Ｖｃｃ及び接地電圧Ｖｓｓのレ
ベルに電位展開され、増幅される。
【０００９】
【発明が解決しようとする課題】上記のようなビット線
感知動作においては次のような調整が行われる。即ちま
ず、図３に示すプルアップ制御信号発生回路のインバー
タサイズを大きくして駆動能力を上げることにより、図
４に実線で示すようにプルアップ制御信号ＬＡＰＧの遷
移を急峻にする調整が可能である。この場合、プルアッ
プトランジスタ１２１の導電性が高まりＰ形センスアン
プ１１４が迅速に動作できるので、感知速度及びメモリ
セルのリストアには有効である。反面、プルダウン電圧
ＬＡＢによるビット線ＢＬｉＢのプルダウン途中の早期
にプルアップ電圧ＬＡによるビット線ＢＬｉのプルアッ
プが開始される、つまりＮ形センスアンプ１１６とＰ形
センスアンプ１１４とがビット線電位展開のまだ小さい
うちに同時動作することになるため、ピーク電流が大き
くなってしまい、メモリ装置に瞬間的誤動作を生じさせ
得る電源雑音が発生する可能性がある。
【００１０】これとは逆に、図３に示すプルアップ制御
信号発生回路のインバータサイズを小さくして駆動能力
を抑えることにより、図４に点線４２７で示すようにプ
ルアップ制御信号ＬＡＰＧの遷移を緩慢にする調整が可
能である。この場合、プルアップトランジスタ１２１の
導通性を低くしてＰ形センスアンプ１１４の動作を遅ら
せることができるので、ピーク電流を小さくすることが
可能になり電源雑音を抑制できる。その反面今度は、ビ
ット線感知速度が遅くなるうえ、メモリセルのリストア
が十分に遂行できずに次の感知動作でΔＶＢＬ０を小さ
くする結果となる。
【００１１】このような従来技術に鑑みて本発明では、
高速感知と電源雑音抑制を両立させ、ビット線電圧を高
速安定感知できるようなビット線感知回路を提供する。
【００１２】
【課題を解決するための手段】本発明では、プルアップ
制御信号の遷移制御を行うことで、高速感知と電源雑音
抑制を両立させるようにする。即ち、プルダウン制御信
号によるプルダウン電源駆動手段の導通でプルダウン電
圧を受け動作する第１センスアンプと、プルアップ制御
信号によるプルアップ電源駆動手段の導通でプルアップ
電圧を受け動作する第２センスアンプと、を有してなる
ビット線感知回路を備えた半導体メモリ装置において、
ビット線感知回路の感知動作の際に、前記プルアップ制
御信号を緩慢遷移から急峻遷移させてこれに従い前記プ
ルアップ電源駆動手段を導通させるようにすることを特
徴とする。上記のようにプルアップ電源駆動手段がソー
ス電極に電源電圧を受けると共にゲート電極にプルアッ
プ制御信号を受けるＰＭＯＳトランジスタで構成される
場合には、ソース電極に電源電圧を受けると共にゲート
電極にプルアップ電圧を受けるＰＭＯＳトランジスタ
と、該ＰＭＯＳトランジスタのドレイン電極にドレイン
電極を接続したダイオード形のＮＭＯＳトランジスタ
と、を備え、前記ＮＭＯＳトランジスタのソース電極を
プルアップ制御信号へつないで使用するものとする。
【００１３】或いは本発明によれば、プルダウン電圧を
受けて動作する第１センスアンプと、プルアップ電圧を
受けて動作する第２センスアンプと、を有してなるビッ
ト線感知回路を備えた半導体メモリ装置において、前記
プルアップ電圧のレベルを感知するプルアップ電圧感知
手段をもち、前記第２センスアンプの感知動作時に該プ
ルアップ電圧感知手段の遷移制御により緩慢遷移してか
ら急峻遷移するプルアップ制御信号を発生するプルアッ
プ制御信号発生回路と、前記プルアップ制御信号による
導通制御で、該プルアップ制御信号の緩慢遷移時には緩
慢増加する前記プルアップ電圧を出力すると共に前記プ
ルアップ制御信号の急峻遷移時には急峻増加する前記プ
ルアップ電圧を出力するプルアップ電源駆動手段と、を
備えることを特徴した半導体メモリ装置が提供される。
この場合にも、プルアップ電源駆動手段が電源電圧をソ
ース電極に受けると共にプルアップ制御信号をゲート電
極に受けるＰＭＯＳトランジスタで構成されるのであれ
ば、プルアップ制御信号発生回路のプルアップ電圧感知
手段は、プルアップ電圧をゲート電極に受けると共に電
源電圧をソース電極に受けるＰＭＯＳトランジスタと、
該ＰＭＯＳトランジスタのドレイン電極にドレイン電極
を接続し、ソース電極をプルアップ制御信号につなげた
ダイオード形のＮＭＯＳトランジスタと、から構成する
ものとすればよい。
【００１４】
【発明の実施の形態】以下、本発明の実施形態を添付の
図面を参照して詳細に説明する。
【００１５】図５に、本発明によるプルアップ制御信号
発生回路とプルアップ電源駆動手段の実施形態について
その構成を示す。プルアップ制御信号発生回路は、ブロ
ック選択信号ＢＬＳｋＢ及び第２感知信号φＳＢをＮＯ
Ｒゲート５１１で演算し、該ＮＯＲゲート５１１の出力
を直列接続のインバータ５１２〜５１４で駆動するよう
になっている。そして更に、電源電圧Ｖｃｃから直列接
続したＰＭＯＳトランジスタ５１６及びＮＭＯＳトラン
ジスタ５１５を設け、該トランジスタ５１５のソース電
極を、インバータ５１４の出力端につながるノード５２
１に接続してある。ＰＭＯＳトランジスタ５１６のゲー
ト電極は、ノード５２３へ接続してプルダウン電圧ＬＡ
を入力するようにし、該ＰＭＯＳトランジスタ５１６
を、プルアップ電圧ＬＡのレベルに従って抵抗値の変化
する可変抵抗素子として用いている。またＮＭＯＳトラ
ンジスタ５１５は、ドレイン電極及びゲート電極を接続
したダイオード形の電圧降下素子として用いている。こ
のＮＭＯＳトランジスタ５１５は、可変抵抗素子の素子
特性によっては省略することも可能である。そして、こ
れらＰＭＯＳトランジスタ５１６及びＮＭＯＳトランジ
スタ５１５により、プルアップ電圧ＬＡのレベルを感知
して後述のようにプルアップ制御信号ＬＡＰＧの遷移制
御を行うプルアップ電圧感知手段が構成されている。
【００１６】プルアップ電源駆動手段はＰＭＯＳのプル
アップトランジスタ１２１とされ、そのゲート電極をノ
ード５２１へ接続させてあり、このプルアップトランジ
スタ１２１の出力側にノード５２３が設けられている。
プルアップトランジスタ１２１の導通により出力される
プルアップ電圧ＬＡはＰ形センスアンプ１１４へ供給さ
れる。
【００１７】図６には、このようなプルアップ制御信号
発生回路を用いた場合のビット線感知回路の動作特性を
示す。尚、このときのプルダウン制御信号発生回路とし
ては前述の図２の回路を用いてある。また、第１，第２
感知信号φＳ，φＳＢ発生までは従来と同様につき省略
している。この例においても、データ“１”読出の場合
について図示してある。
【００１８】ワード線選択前には等化によりビット線Ｂ
Ｌｉ，ＢＬｉＢともプリチャージ電圧ＶＢＬ（通常、Ｖ
ｃｃの１／２）にプリチャージされており、またこのと
きプルアップトランジスタ１２１は当然ＯＦＦで、プル
アップ電圧ＬＡの供給線も同じくプリチャージ電圧ＶＢ
Ｌにプリチャージされる。従ってノード５２３もプリチ
ャージ電圧ＶＢＬを維持する。この場合、ノード５２３
にゲート電極が接続されたＰＭＯＳトランジスタ５１６
は導通可能となるが、ブロック選択信号ＢＬＳｋＢと第
２感知信号φＳＢが非活性状態にありプルアップ制御信
号ＬＡＰＧが論理“ハイ”（＝Ｖｃｃレベル）を維持す
るため、ＰＭＯＳトランジスタ５１６及びＮＭＯＳトラ
ンジスタ５１５を経由する電流経路は形成されない。
【００１９】ワード線エネーブル信号ＷＬが発生する
と、前述のようにメモリセル１１３とビット線ＢＬｉと
の電荷分配が発生し、ビット線ＢＬｉ，ＢＬｉＢ間に電
圧差ΔＶＢＬ０が発生する。そしてワード線エネーブル
信号ＷＬの発生により第１，第２感知信号φＳ，φＳＢ
が活性化されると、これに従ってプルダウン制御信号Ｌ
ＡＮＧ及びプルアップ制御信号ＬＡＰＧが活性化される
ことになる。
【００２０】プルダウン制御信号ＬＡＮＧについては前
述同様に発生される。これにより、プルダウントランジ
スタ１２２が導通してＮ形センスアンプ１１６へＶｓｓ
レベルのプルダウン電圧ＬＡＢが供給され、エネーブル
となる。そして、Ｎ形センスアンプ１１６において、Ｖ
ＢＬ＋ΔＶＢＬ０となったビット線ＢＬｉにゲート電極
が接続されたＮＭＯＳトランジスタが導通することによ
り、Ｖｓｓレベルへ展開されるべきビット線ＢＬｉＢが
プルダウンされる。
【００２１】一方、プルアップ制御信号ＬＡＰＧは、次
のように発生される。ブロック選択信号ＢＬＳｋＢ及び
第２感知信号φＳＢを入力するＮＯＲゲート５１１は、
両入力信号が論理“ロウ”で入力される時点（第２感知
信号φＳＢが論理“ロウ”へ遷移する時点）で論理“ハ
イ”の信号を出力し、これがインバータ５１２〜５１４
を経ることでプルアップ制御信号ＬＡＰＧが論理“ロ
ウ”へ遷移することになる。この際、論理“ハイ”のＶ
ｃｃレベルにあったプルアップ制御信号ＬＡＰＧのレベ
ルが下がるにつれて、ＰＭＯＳトランジスタ５１６及び
ＮＭＯＳトランジスタ５１５によるノード５２１への電
流通路が形成されることになるので、プルアップ制御信
号ＬＡＰＧは、始めのうちＶｃｃレベルに近いレベルに
設定される。このレベルはＭＯＳＦＥＴによる電圧降下
の影響があるので電源電圧Ｖｃｃよりは低くく、従って
このときのプルアップトランジスタ１２１は、導通性の
低い状態で導通する状態となる。その結果プルアップ電
圧ＬＡが若干増加するので、これによりＰＭＯＳトラン
ジスタ５１６は若干非導通の方へ移る状態になり、これ
に従ってプルアップ制御信号ＬＡＰＧのレベルが低くな
る。するとプルアップトランジスタ１２１の導通性がこ
れに合わせて高くなり、プルアップ電圧ＬＡのレベルが
増加する。即ち、プルアップ制御信号ＬＡＰＧは始めの
うち図６に示すように緩慢遷移６１１をとって遷移して
いき、これに伴いプルアップ電圧ＬＡは、図６に示すよ
うに緩慢増加６２１をもって徐々に増加していくことに
なる。
【００２２】従って、Ｐ形センスアンプ１１４の動作時
期を早めても、始めのうちはプルアップ制御信号ＬＡＰ
Ｇが緩慢遷移で提供されるので、ピーク電流を抑えなが
ら感知動作を行うことが可能になる。
【００２３】プルアップ制御信号ＬＡＰＧの緩慢遷移に
従ってプルアップ電圧ＬＡが徐々に増加していき、電源
電圧Ｖｃｃとの差がＰＭＯＳトランジスタ５１６のしき
い値電圧よりも小さくなると、ＰＭＯＳトランジスタ５
１６はＯＦＦする。その結果、ＮＭＯＳトランジスタ５
１５による電流経路が遮断されてプルアップ制御信号Ｌ
ＡＰＧは図６に示すように急峻遷移６１２をとって論理
“ロウ”へ遷移し、これに従いプルアップトランジスタ
１２１の導通性が一気に高まり完全ＯＮの状態になる。
従って、プルアップ電圧ＬＡは、図６に示すように急峻
増加６２２をもって急上昇し、これにより、ビット線Ｂ
Ｌｉが素早くＶｃｃレベルへ展開されることになる。
【００２４】このときには、電源雑音につながらない程
度までビット線ＢＬｉ，ＢＬｉＢのプルアップ・プルダ
ウンが行われているので、素早くビット線展開を行って
も問題ない。しかも、メモリセルのリストアに十分な電
位展開を行える。
【００２５】
【発明の効果】以上述べてきたように本発明によれば、
感知初期にはＰ形センスアンプへ徐々にプルアップ電圧
を供給してピーク電流を抑えながら感知動作を遂行して
おいた後に一気に素早く電位展開させるようにできるの
で、Ｐ形センスアンプの動作時期を早めてもピーク電流
が抑制される。従って、ピーク電流抑制と高速感知動作
の両立、そしてメモリセルのリストアに十分な電位展開
を実現でき、安定且つ高速のビット線感知を行えるよう
になる。
【図面の簡単な説明】
【図１】半導体メモリ装置におけるビット線感知回路の
構成を示すメモリセルアレイの要部回路図。
【図２】従来におけるプルダウン制御信号発生回路の回
路図。
【図３】従来におけるプルアップ制御信号発生回路の回
路図。
【図４】図３のプルアップ制御信号発生回路を使用した
場合における関連信号の電圧波形図。
【図５】本発明によるプルアップ制御信号発生回路の回
路図。
【図６】図５のプルアップ制御信号発生回路を使用した
場合における関連信号の電圧波形図。
【符号の説明】
１２１ プルアップトランジスタ（プルアップ電源駆動
手段） １２２ プルダウントランジスタ（プルダウン電源駆動
手段） １１４ Ｐ形センスアンプ（第２センスアンプ） １１６ Ｎ形センスアンプ（第１センスアンプ） ＬＡ プルアップ電圧 ＬＡＢ プルダウン電圧 ＬＡＰＧ プルアップ制御信号 ＬＡＮＧ プルダウン制御信号 φＳ 第１感知信号 φＳＢ 第２感知信号

Claims (4)

    (57)【特許請求の範囲】
  1. 【請求項１】 プルダウン制御信号によるプルダウン電
    源駆動手段の導通でプルダウン電圧を受け動作する第１
    センスアンプと、プルアップ制御信号によるプルアップ
    電源駆動手段の導通でプルアップ電圧を受け動作する第
    ２センスアンプと、を有してなるビット線感知回路を備
    えた半導体メモリ装置において、前記プルアップ電圧のレベルに従って抵抗値の変化する
    可変抵抗素子により前記プルアップ制御信号の遷移制御
    を行うプルアップ電圧感知手段をビット線感知回路に有
    し、 感知動作の際に、前記プルアップ制御信号を緩慢遷
    移から急峻遷移させてこれに従い前記プルアップ電源駆
    動手段を導通させるようになっていることを特徴とする
    半導体メモリ装置。
  2. 【請求項２】 プルダウン電圧を受けて動作する第１セ
    ンスアンプと、プルアップ電圧を受けて動作する第２セ
    ンスアンプと、を有してなるビット線感知回路を備えた
    半導体メモリ装置において、前記プルアップ電圧のレベルに従って抵抗値の変化する
    可変抵抗素子を用いた プルアップ電圧感知手段をもち、
    前記第２センスアンプの感知動作時に該プルアップ電圧
    感知手段の遷移制御により緩慢遷移してから急峻遷移す
    るプルアップ制御信号を発生するプルアップ制御信号発
    生回路と、前記プルアップ制御信号による導通制御で、
    該プルアップ制御信号の緩慢遷移時には緩慢増加する前
    記プルアップ電圧を出力すると共に前記プルアップ制御
    信号の急峻遷移時には急峻増加する前記プルアップ電圧
    を出力するプルアップ電源駆動手段と、を備えたことを
    特徴する半導体メモリ装置。
  3. 【請求項３】 プルアップ電圧感知手段は、電源電圧か
    らプルアップ制御信号へ直列接続した可変抵抗素子及び
    電圧降下素子からなる請求項１又は請求項２記載の半導
    体メモリ装置。
  4. 【請求項４】 プルアップ電圧感知手段は、プルアップ
    電圧をゲート電極に受けると共に電源電圧をソース電極
    に受けるＰＭＯＳトランジスタと、該ＰＭＯＳトランジ
    スタのドレイン電極にドレイン電極を接続し、ソース電
    極をプルアップ制御信号につなげたダイオード形のＮＭ
    ＯＳトランジスタと、から構成される請求項３記載の半
    導体メモリ装置。
JP7331607A 1994-12-20 1995-12-20 半導体メモリ装置のビット線感知回路 Expired - Fee Related JP3053562B2 (ja)

Applications Claiming Priority (2)

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KR1994P35328 1994-12-20
KR1019940035328A KR0158476B1 (ko) 1994-12-20 1994-12-20 반도체 메모리장치의 비트라인 감지회로

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JPH08235861A JPH08235861A (ja) 1996-09-13
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