JPH0935482A - 半導体メモリ装置のセンスアンプ制御回路 - Google Patents

半導体メモリ装置のセンスアンプ制御回路

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JPH0935482A
JPH0935482A JP8178166A JP17816696A JPH0935482A JP H0935482 A JPH0935482 A JP H0935482A JP 8178166 A JP8178166 A JP 8178166A JP 17816696 A JP17816696 A JP 17816696A JP H0935482 A JPH0935482 A JP H0935482A
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Abstract

(57)【要約】 【課題】 動作開始時の過渡的電流を抑制して電源電圧
への影響を抑えつつも高速アクセスを可能とするような
センスアンプ制御回路を提供する。 【解決手段】 センスアンプドライバ１の駆動信号φＰ
ＳＥを発生するセンスアンプ駆動制御回路５０Ｆの動作
電流を流すシンク電流制御回路５０Ｇを設ける。シンク
電流制御回路５０Ｇは、バイアス回路５０Ｅによるバイ
アス電圧に従うトランジスタ２９，３２と、センスアン
プの制御ノードＳＡＰの感知電圧に従うトランジスタ３
３と、をもつ。エネーブル信号φＳＰがハイ遷移して制
御ノードＳＡＰの感知電圧を立ち上げるときにはトラン
ジスタ２９，３２からなる高抵抗のシンク電流路により
制限された動作電流で駆動信号φＰＳＥがプルダウンさ
れるので、ドライバ１の急激なオンによる過渡的電流が
抑えられ、電源電圧への影響が抑制される。この後に感
知電圧が十分なレベルになるとトランジスタ３３がオン
してシンク電流量が増え、駆動能力が高められる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体メモリ装置に
関するもので、特に、外部電源電圧より低いレベルのチ
ップ内部動作電源電圧により動作するＤＲＡＭに適用さ
れるセンスアンプ制御回路に関する。
【０００２】
【従来の技術】メモリ容量の増加に伴い瞬間的な消費電
流が増加し、これにより発生する接地雑音(Ground nois
e)が半導体メモリ装置の動作に影響するようになってい
る。特にＤＲＡＭにおける全体的な消費電流は大部分メ
モリセルアレイ及び周辺回路から発生し、メモリセルア
レイの大容量化につれて周辺回路に比べたメモリセルア
レイ領域での消費電流の比率が増加する傾向にある。
【０００３】ＤＲＡＭの大容量化とは、１本のワードラ
インのエネーブルにより駆動されるメモリセル及び１本
のビットライン対に接続されるメモリセルの個数が多く
なることを意味する。ＤＲＡＭでは、ローアドレススト
ローブ信号バーＲＡＳの入力で１本のワードラインがエ
ネーブルされると、そのワードラインに接続されたメモ
リセルのセルトランジスタがすべてオンし、これに従っ
てストレージキャパシタに貯蔵の電荷がビットライン対
に伝達されて電荷分配が発生する。そしてその後、セン
スアンプがビットライン対間の電圧差｜ΔＶBL｜を増幅
する。このとき、センスアンプに供給される電源電圧Ｖ
ｃｃの降下と接地電圧Ｖｓｓの雑音が、１本のワードラ
インにより駆動されるメモリセルとビットライン対に接
続されるメモリセルの個数に依存して発生するという特
性を有する。従って、ワードラインやビットライン対に
接続されるメモリセルが多ければ多いほど、電源電圧降
下(power source dip)や接地電圧雑音の影響が大きくな
り、ビットライン対間の電圧差｜ΔＶBL｜の増幅に必要
となる時間が増える結果を招く。また、この電源電圧の
損失(power source hurt) は周辺回路に直接的に影響し
て誤動作の原因となる可能性があり、特に、瞬時的な消
費電流による電源電圧Ｖｃｃや接地電圧Ｖｓｓのピーク
値が回路動作に悪影響を及ぼす。
【０００４】ＤＲＡＭにおけるセンスアンプ動作時に発
生する問題を改善したセンスアンプ制御回路が、本願出
願人による１９９１年７月３１日付韓国特許出願第９１
−１３２７９号に開示されている。図１に、このような
従来タイプのセンスアンプ制御回路の構成を示す。図示
のセンスアンプ制御回路は、外部電源電圧ＥＶｃｃを使
用して、ビットライン対ＢＬ，ＢＬＢに接続されたＰ形
センスアンプＰＳＡ及びＮ形センスアンプＮＳＡのうち
のＰ形センスアンプ(P type sense amplifier)ＰＳＡの
感知電圧を制御する。
【０００５】このＰ形センスアンプ制御回路は、ＰＭＯ
Ｓトランジスタ１１，１２とＮＭＯＳトランジスタ１
３，１４，１５とから構成された比較回路５０Ａ、ＰＭ
ＯＳトランジスタ１９，２０とＮＭＯＳトランジスタ２
１，２２とインバータ２３とから構成されたレベルシフ
タ回路５０Ｂ、ＰＭＯＳトランジスタ１６を有する比較
出力エネーブル回路５０Ｃ、インバータ構造のＰＭＯＳ
トランジスタ１７及びＮＭＯＳトランジスタ１８から構
成されたトリガ回路５０Ｄ、ＰＭＯＳトランジスタ２４
とＮＭＯＳトランジスタ２５，２６とから構成されたバ
イアス回路５０Ｅ、そして、ＰＭＯＳトランジスタ２
７，３０，３１とＮＭＯＳトランジスタ２８，２９とか
ら構成されたＰ形センスアンプ駆動制御回路５０Ｆを備
えている。この構成中、バイアス回路５０Ｅ内のＰＭＯ
Ｓトランジスタ２４のソース及びレベルシフタ回路５０
Ｂ内のインバータ２３に供給される電圧は、外部から入
力される電源電圧ＥＶｃｃより低いレベルの内部電源電
圧ＩＶｃｃである。
【０００６】この図１に示すようなセンスアンプ制御回
路の詳細な動作については、上述の韓国特許出願第９１
−１３２７９号に詳しいので、本明細書では適宜省略
し、必要部分のみの説明に止める。
【０００７】Ｐ形センスアンプの制御ノードＳＡＰ、Ｎ
形センスアンプの制御ノードＳＡＮ、及びビットライン
対ＢＬ，ＢＬＢは、感知エネーブル信号φＳＰが論理
“ロウ”のディスエーブル状態にあるとき、ＩＶｃｃ／
２ほどにプリチャージされている。この感知エネーブル
信号φＳＰは、ローアドレスストローブ信号バーＲＡＳ
の論理“ロウ”アクティブで論理“ハイ”にエネーブル
される。
【０００８】感知エネーブル信号φＳＰが論理“ハイ”
エネーブルされれば、比較回路５０Ａ及びレベルシフタ
回路５０Ｂがエネーブルされる。活性化した比較回路５
０Ａは、１つのＰＭＯＳトランジスタで構成されるＰ形
センスアンプドライバ１の出力を受ける制御ノードＳＡ
Ｐの感知電圧と比較電圧Ｖｒｅｆとを比較してその結果
をノードＮ１から出力する。一方、レベルシフタ回路５
０Ｂは、感知エネーブル信号φＳＰが内部電源電圧ＩＶ
ｃｃレベルにエネーブルされると、これに応じる出力を
外部電源電圧ＥＶｃｃのレベルで出力する。即ち、感知
エネーブル信号φＳＰの論理“ハイ”入力に応じて外部
電源電圧ＥＶｃｃレベルの論理“ハイ”信号を出力す
る。
【０００９】比較出力エネーブル回路５０Ｃは、レベル
シフタ回路５０Ｂの出力を反転させて出力することにな
り、従って、レベルシフタ回路５０Ｂの論理“ハイ”出
力により比較出力エネーブル回路５０Ｃの出力が論理
“ロウ”になって比較回路５０Ａの出力は許容される。
この比較出力エネーブル回路５０Ｃは、感知エネーブル
信号φＳＰが論理“ロウ”ディスエーブルの場合にはレ
ベルシフタ回路５０Ｂの論理“ロウ”出力に従ってＥＶ
ｃｃレベルの論理“ハイ”出力となり、トリガ回路５０
Ｄにおける直流電流成分を除去してＰ形センスアンプド
ライバ１の駆動を抑止させる。
【００１０】トリガ回路５０Ｄは、比較回路５０Ａの出
力を反転出力してＰ形センスアンプ駆動制御回路５０Ｆ
の入力ノードＮ２へ提供する。またバイアス回路５０Ｅ
は、ノードＮ２が論理“ハイ”状態にある場合に、外部
電源電圧ＥＶｃｃよりも変動の少ない内部電源電圧ＩＶ
ｃｃを使用した制御電圧をＰ形センスアンプ駆動制御回
路５０Ｆ内のＮＭＯＳトランジスタ２９のゲートへ供給
する。これにより、ドレイン−ソース間に流れる電流Ｉ
Ｂの量を一定にするようにしてある。つまり、バイアス
回路５０Ｅは、外部電源電圧ＥＶｃｃの変動に伴うＰ形
センスアンプドライバ１の駆動電流の変化が急激になら
ないように設けられている。
【００１１】Ｐ形センスアンプ駆動制御回路５０Ｆは、
駆動信号φＰＳＥをプルアップする電圧源手段のＰＭＯ
Ｓトランジスタ２７，３０，３１と、これらに直列接続
したプルダウンのためのＮＭＯＳトランジスタ２８，２
９と、から構成され、トランジスタ２７，２８がトリガ
回路５０Ｄの出力トリガ信号により制御される。このＰ
形センスアンプ駆動制御回路５０Ｆは、トリガ回路５０
Ｄとバイアス回路５０Ｅとの出力に従いＰ形センスアン
プドライバ１の駆動信号φＰＳＥの電圧を決定する。Ｐ
形センスアンプドライバ１をなすＰＭＯＳトランジスタ
は、ソースに外部電源電圧ＥＶｃｃを入力し、ドレイン
がＰ形センスアンプの制御ノードＳＡＰに接続されてお
り、そしてゲートがＰ形センスアンプ駆動制御回路５０
Ｆの出力駆動信号φＰＳＥにより制御されている。
【００１２】以上の構成をもつ図１に示すＰ形センスア
ンプ制御回路は、感知エネーブル信号φＳＰの論理“ハ
イ”エネーブルで、比較回路５０Ａの電流源トランジス
タであるＮＭＯＳトランジスタ１５をオンさせれば、Ｐ
形センスアンプドライバ１の出力による制御ノードＳＡ
Ｐの感知電圧と比較電圧Ｖｒｅｆとの比較結果に従い、
Ｐ形センスアンプ駆動制御回路５０Ｆによる駆動信号φ
ＰＳＥの電圧が制御される。これにより、Ｐ形センスア
ンプドライバ１のソースへ供給される外部電源電圧ＥＶ
ｃｃが変動しても、そのドレインから制御ノードＳＡＰ
へ出力されるＰ形センスアンプＰＳＡの感知電圧は一定
に制御される。
【００１３】
【発明が解決しようとする課題】上記従来のセンスアン
プ制御回路は、感知エネーブル信号φＳＰが論理“ロ
ウ”から論理“ハイ”へ遷移する時点で、Ｐ形センスア
ンプ駆動制御回路５０Ｆ内のＮＭＯＳトランジスタ２９
のドレイン−ソース間を通じてサージ電流(Surge curre
nt) が流れるようになるので、Ｐ形センスアンプドライ
バ１のゲート−ソース間電圧Ｖｇｓが瞬間的に大きくな
る現象がある。このため、感知エネーブル信号φＳＰの
エネーブル初期において過電流がＰ形センスアンプＰＳ
Ａの制御ノードＳＡＰへ流れ、外部電源電圧ＥＶｃｃに
ｄｉｐ現象が発生する。このようなｄｉｐ現象が発生す
れば、センスアンプＰＳＡ，ＮＳＡによるビットライン
対ＢＬ，ＢＬＢ間の電圧差｜ΔＶBL｜の感知増幅に長時
間かかるようになり、その結果、スピードペナルティ(S
peed penalty) が大きくなる。
【００１４】即ち、図５に示す点線２００のＢ部分のよ
うに、感知エネーブル信号φＳＰのエネーブル状態が続
いた後は、駆動信号φＰＳＥの電圧は制御ノードＳＡＰ
の感知電圧に応じて適宜制御される。この場合には、外
部電源電圧ＥＶｃｃの変動に応じてＰ形センスアンプド
ライバ１の駆動能力が制御され（Ｖｇｓが一定制御さ
れ）、Ｐ形センスアンプＰＳＡの制御ノードＳＡＰの感
知電圧が一定に維持される。しかし、感知エネーブル信
号φＳＰが論理“ロウ”から論理“ハイ”に遷移する初
期時点では上述のように制御ノードＳＡＰはプリチャー
ジレベルにあり、これが比較回路５０Ａで比較される結
果、Ｐ形センスアンプ駆動制御回路５０Ｆ内のＮＭＯＳ
トランジスタ２９のドレイン−ソース間を通じてサージ
電流が流れる。これに伴って図５に示す点線２００のＡ
部分のように、Ｐ形センスアンプ駆動制御回路５０Ｆに
よる駆動信号φＰＳＥの電圧が一時的に大きく下がり、
Ｐ形センスアンプドライバ１のゲート−ソース間電圧Ｖ
ｇｓを瞬間的に大きくする。これにより、外部電源電圧
ＥＶｃｃにｄｉｐ現象が発生する。
【００１５】このような感知エネーブル信号φＳＰのエ
ネーブル初期に発生する電源電圧のｄｉｐ現象を改善す
るために、通常、感知エネーブル信号φＳＰの立ち上が
り傾斜を緩慢に調節する手法が採用されているが、その
緩慢にする分だけ立ち上がり時間は長くなり、またこの
場合には、感知エネーブル信号φＳＰの立ち上がり時に
センスアンプへ提供される電源電圧レベルの感知電圧が
十分ではなくなるので、ビットライン対ＢＬ，ＢＬＢ間
の電圧差｜ΔＶBL｜を感知増幅するために長時間を要す
る。その結果、データの高速アクセスにとっては具合が
悪いことになる。
【００１６】以上のような従来技術に鑑みて本発明で
は、動作開始時の過渡的電流を抑制して電源電圧への影
響を抑えつつも高速アクセスを可能とするようなセンス
アンプ制御回路を提供する。
【００１７】
【課題を解決するための手段】この目的のために本発明
は、センスアンプドライバにより制御ノードへ提供され
る感知電圧に従い動作してビットラインの電圧を感知増
幅するセンスアンプを制御する半導体メモリ装置のセン
スアンプ制御回路において、前記感知電圧と所定の比較
電圧とを比較する比較回路と、この比較回路の出力に従
ってトリガ信号を出力するトリガ回路と、前記トリガ信
号に応答してバイアス電圧を発生するバイアス回路と、
前記バイアス電圧に従い導通して制限電流を流し且つ前
記感知電圧の増加に伴って電流量を増やすシンク電流制
御回路と、このシンク電流制御回路により動作電流を流
して前記トリガ信号に応答する駆動信号を前記センスア
ンプドライバへ提供するセンスアンプ駆動制御回路と、
を備えることを特徴とする。
【００１８】この場合、シンク電流制御回路は、バイア
ス電圧に従い導通する高抵抗の第１シンク電流路と、感
知電圧に従い導通する第２シンク電流路と、を有するも
のとするとよい。具体的には、シンク電流制御回路の第
１シンク電流路は、バイアス電圧をゲートに受けるＭＯ
Ｓトランジスタと、このＭＯＳトランジスタに直列接続
された負荷素子と、から構成し、シンク電流制御回路の
第２シンク電流路は、前記第１シンク電流路と並列に設
けられて感知電圧をゲートに受けるＭＯＳトランジスタ
から構成することができる。また、センスアンプ駆動制
御回路は、駆動信号のプルアップのための電圧源手段
と、この電圧源手段とシンク電流制御回路との間に設け
られ、トリガ信号に応答して前記駆動信号のプルダウン
を行うプルダウントランジスタと、から構成するものと
できる。そして更に、センスアンプの感知動作を制御す
る感知エネーブル信号の電圧を変換するレベルシフタ回
路と、このレベルシフタ回路の出力に応答して比較回路
の出力を許容する比較出力エネーブル回路と、を備える
ようにするとよい。
【００１９】また本発明によれば、それぞれセンスアン
プドライバにより制御ノードへ提供される感知電圧に従
い動作してビットラインの電圧を感知増幅するＰ形及び
Ｎ形センスアンプをもつ半導体メモリ装置のセンスアン
プ制御回路において、前記Ｐ形センスアンプの感知電圧
と所定の比較電圧とを比較する比較回路と、この比較回
路の出力に従ってトリガ信号を出力するトリガ回路と、
前記トリガ信号に応答してバイアス電圧を発生するバイ
アス回路と、前記バイアス電圧に従い導通する高抵抗の
第１シンク電流路及び前記Ｐ形センスアンプの感知電圧
に従い導通する第２シンク電流路を有するシンク電流制
御回路と、このシンク電流制御回路により動作電流を流
して前記トリガ信号に応答する駆動信号を前記Ｐ形セン
スアンプの感知電圧を提供するＰ形センスアンプドライ
バへ提供するＰ形センスアンプ駆動制御回路と、を備え
ることを特徴とする。このときのシンク電流制御回路の
第１シンク電流路は、バイアス電圧をゲートに受けるＭ
ＯＳトランジスタと、このＭＯＳトランジスタに直列接
続された負荷素子と、から構成し、そしてシンク電流制
御回路の第２シンク電流路は、前記第１シンク電流路と
並列に設けられてＰ形センスアンプの感知電圧をゲート
に受けるＭＯＳトランジスタから構成することができ
る。
【００２０】
【発明の実施の形態】以下、本発明の実施形態につき添
付図面を参照して詳細に説明する。尚、共通する部分に
は同じ符号を付して説明する。
【００２１】図２に、本発明に係るセンスアンプ制御回
路の構成を示してある。図示のように、Ｐ形センスアン
プ駆動制御回路５０Ｆにシンク電流制御回路５０Ｇが備
えられている。このシンク電流制御回路５０Ｇは、ゲー
トがバイアス回路５０Ｅの出力により制御され、ドレイ
ンがノードＮ４に接続されるＮＭＯＳトランジスタ２９
と、このＮＭＯＳトランジスタ２９のソースと基準電圧
（本例では接地電圧Ｖｓｓ）との間に設けた所定の抵抗
値を有するＮＭＯＳトランジスタ３２と、ＮＭＯＳトラ
ンジスタ２９のドレインノードＮ４と接地電圧Ｖｓｓと
の間に設けられ、ゲートが制御ノードＳＡＰにつながれ
たＮＭＯＳトランジスタ３３と、から構成されている。
【００２２】このセンスアンプ制御回路では、感知エネ
ーブル信号φＳＰが論理“ハイ”にエネーブルされると
き、Ｐ形センスアンプＰＳＡの制御ノードＳＡＰに感知
電圧を供給するＰ形センスアンプドライバ１のゲート−
ソース間電圧Ｖｇｓについて内部で自動的に緩慢制御す
ることにより、電源電圧のｄｉｐ現象を防止する。そし
て、Ｐ形センスアンプＰＳＡの感知電圧が十分なレベル
になった後は通常通りにＰ形センスアンプドライバ１の
ゲート−ソース間電圧Ｖｇｓを制御する。
【００２３】図３には、図２のセンスアンプ制御回路の
動作タイミングを示し、図４には、外部電源電圧ＥＶｃ
ｃの電圧特性図と、Ｐ形センスアンプＰＳＡの制御ノー
ドＳＡＰ及びＮ形センスアンプＮＳＡの制御ノードＳＡ
Ｎの各感知電圧の変化及びビットライン対ＢＬ，ＢＬＢ
間の電圧差｜ΔＶBL｜の増幅過程の電圧特性図を示して
ある。図４の電圧特性図中、点線Ｗ１は従来回路を適用
した場合のＥＶｃｃの波形、実線Ｗ３は活性ワードライ
ンの駆動電圧（昇圧レベル）、点線Ｗ２は従来の“ハ
イ”レベルビットラインの波形、Ｗ４は本実施形態の
“ハイ”レベルビットラインの波形を示す。また、図５
は、センスアンプ制御回路による駆動信号φＰＳＥの電
圧特性図であって、点線２００が従来、実線２１０が本
実施形態の波形である。
【００２４】まず、ローアドレスストローブ信号バーＲ
ＡＳが論理“ロウ”にエネーブルされると、ローアドレ
スデコーダ（図示せず）の出力に従い所定のワードライ
ンＷＬがエネーブルされる。そして、Ｎ形センスアンプ
ＮＳＡの駆動信号φＮＳＥが論理“ハイ”エネーブルと
なってＮ形センスアンプドライバ３のゲートに供給さ
れ、また感知エネーブル制御信号φＳＰが論理“ハイ”
へエネーブルされる。ワードラインＷＬのエネーブルで
当該ワードラインに接続されたメモリセルＭＣ内のアク
セストランジスタがオンし、これに従い、ストレージキ
ャパシタの記憶データに応じてビットライン対ＢＬ，Ｂ
ＬＢに電荷分配が生じる。この電荷分配により低いレベ
ルとなったビットラインがまず、駆動信号φＮＳＥによ
り接地電圧Ｖｓｓとなる制御ノードＳＡＮの感知電圧に
応答するＮ形センスアンプＮＳＡにより優先的に増幅さ
れる。
【００２５】一方、感知エネーブル信号φＳＰが論理
“ハイ”エネーブルされると比較回路５０Ａは、比較電
圧Ｖｒｅｆと制御ノードＳＡＰの感知電圧のレベルとを
比較し、その比較結果をノードＮ１へ出力する。この比
較回路５０Ａの初期出力は、制御ノードＳＡＰがディス
エーブル時にプリチャージ状態にあるので、論理“ロ
ウ”レベルになる。これに応じてインバータ構成のトリ
ガ回路５０Ｄは、論理“ハイ”のトリガ信号をノードＮ
２に出力する。
【００２６】このノードＮ２の論理“ハイ”は、ＮＭＯ
Ｓトランジスタ２５、ＰＭＯＳトランジスタ２７、及び
ＮＭＯＳトランジスタ２８のゲートにそれぞれ入力され
る。ＮＭＯＳトランジスタ２５はその論理“ハイ”に応
答してオンし、ソースに内部電源電圧ＩＶｃｃを受ける
ＰＭＯＳトランジスタ２４とＮＭＯＳトランジスタ２
５，２６との抵抗比によるバイアス電圧がバイアス回路
５０ＥのノードＮ３に出力される。このノードＮ３のバ
イアス電圧がシンク電流制御回路５０Ｇ内のＮＭＯＳト
ランジスタ２９のゲートに供給され、これに従って、電
流制御用のＮＭＯＳトランジスタ２９のチャネルを通じ
て流れる電流が制御される。
【００２７】また、Ｐ形センスアンプ駆動制御回路５０
Ｆでは、ノードＮ２の論理“ハイ”によりＰＭＯＳトラ
ンジスタ２７がオフし、ＮＭＯＳトランジスタ２８がオ
ンする。従って、駆動信号φＰＳＥは、ＮＭＯＳトラン
ジスタ２８，２９のチャネルを通じて負荷用ＮＭＯＳト
ランジスタ３２のドレインへ入力される。このＮＭＯＳ
トランジスタ３２は、内部電源電圧ＩＶｃｃをゲートに
受ける所定の抵抗値をもった恒常オンのトランジスタで
あり、ＮＭＯＳトランジスタ２９を通じて接地電圧Ｖｓ
ｓへシンクされる電流に対する負荷の役割をもつ。更
に、このときの制御ノードＳＡＰはプリチャージレベル
にあるので、これをゲートに受けるＮＭＯＳトランジス
タ３３は、ほぼオフの状態にある。
【００２８】従ってこの感知電圧の立ち上がり中には、
ＮＭＯＳトランジスタ２９，３２からなる高抵抗の第１
シンク電流路による制限電流が動作電流として流される
ことよりサージ電流が抑制され、エネーブル初期におい
て駆動信号φＰＳＥの電圧が急激に論理“ロウ”へ遷移
することが防止される。即ち、感知エネーブル信号φＳ
Ｐの論理“ハイ”への立ち上がり遷移を速くしても、こ
の負荷用ＮＭＯＳトランジスタ３２の作動による制限電
流しか流れないので、駆動信号φＰＳＥの動きを初期に
は緩やかにすることができ、その結果、Ｐ形センスアン
プドライバ１のＶｇｓが適切に制御されて過渡電流が抑
制され、外部電源電圧ＥＶｃｃのｄｉｐを防止すること
ができる。
【００２９】このような初期動作によりＰ形センスアン
プドライバ１からＰ形センスアンプＰＳＡの制御ノード
ＳＡＰへ感知電圧が供給されると、Ｐ形センスアンプＰ
ＳＡは、ビットライン対ＢＬ，ＢＬＢ間の電圧差を増幅
すると共にこれがメモリセルＭＣの復元電圧として提供
される。
【００３０】一方、制御ノードＳＡＰの感知電圧がある
程度まで増加すれば、ＮＭＯＳトランジスタ２９のドレ
インノードＮ４と接地電圧Ｖｓｓとの間にチャネルを設
けたＮＭＯＳトランジスタ３３が確実にオンする。即
ち、このＮＭＯＳトランジスタ３３はメモリセルＭＣの
復元電圧ともなる制御ノードＳＡＰの感知電圧のフィー
ドバックにより導通する第２シンク電流路を形成し、制
御ノードＳＡＰの感知電圧が立ち上がった場合に、ＮＭ
ＯＳトランジスタ２９，３２の第１シンク電流路に加わ
って動作することにより電流量を増やし、ノードＮ４の
電圧を接地電圧Ｖｓｓの方へダウンさせる速度を迅速に
するよう働く。これにより、メモリセルＭＣに対する十
分なレベルの復元電圧が提供されることになる。
【００３１】制御ノードＳＡＰの感知電圧が比較回路５
０Ａに入力される比較電圧Ｖｒｅｆのレベルに達する
と、比較回路５０Ａ、トリガ回路５０Ｄ、バイアス回路
５０Ｅ、Ｐ形センスアンプ駆動制御回路５０Ｆ、及びシ
ンク電流制御回路５０Ｇの動作により、制御ノードＳＡ
Ｐの感知電圧は、比較電圧Ｖｒｅｆ（＝ＩＶｃｃ）のレ
ベルにクランプされる。即ち、制御ノードＳＡＰの感知
電圧が比較電圧Ｖｒｅｆを越えるほどに上昇すれば、比
較回路５０ＡがノードＮ１に論理“ハイ”を出力するこ
とになり、これに従いトリガ回路５０Ｄは論理“ロウ”
のトリガ信号を出力し、ＮＭＯＳトランジスタ２８がオ
フ、ＰＭＯＳトランジスタ２７がオンになる。これによ
り、駆動信号φＰＳＥの電圧が外部電源電圧ＥＶｃｃの
方へ上昇する結果、Ｐ形センスアンプドライバ１のゲー
ト−ソース間電圧Ｖｇｓが減少して制御ノードＳＡＰの
感知電圧が下げられることになる。
【００３２】
【発明の効果】本発明によるセンスアンプ制御回路は、
センスアンプ駆動制御回路のシンク電流に対する負荷を
加え、感知エネーブル信号の立ち上がり時におけるセン
スアンプドライバの駆動信号の初期遷移を緩やかにする
ことで、過渡電流を抑制して外部電源電圧への影響を防
止している。そして、センスアンプ制御ノードの感知電
圧がある程度まで立ち上がった後にはシンク電流の補助
経路をオンさせることにより、センスアンプドライバの
駆動能力を高め、迅速な動作を可能にしている。従っ
て、感知エネーブル信号のエネーブル遷移を高速化して
も電源電圧には悪影響が出ず、しかも十分な感知電圧を
センスアンプに供給することができるため、ビットライ
ン電圧の高速増幅が可能で高速アクセスに最適である。
【図面の簡単な説明】
【図１】従来のセンスアンプ制御回路の回路図。
【図２】本発明によるセンスアンプ制御回路の回路図。
【図３】図２に示した回路の動作タイミングを示す主要
信号の波形図。
【図４】本発明によるセンスアンプ制御回路の動作によ
る外部電源電圧及びビットラインの電圧特性図。
【図５】センスアンプ制御ノードの電圧特性を従来と本
発明とで比較して示す、縦軸電圧、横軸時間のグラフ。
【符号の説明】
１ センスアンプドライバ ５０Ａ 比較回路 ５０Ｂ レベルシフタ回路 ５０Ｃ 比較出力エネーブル回路 ５０Ｄ トリガ回路 ５０Ｅ バイアス回路 ５０Ｆ センスアンプ駆動制御回路 ５０Ｇ シンク電流制御回路 ＳＡＰ 制御ノード φＰＳＥ 駆動信号

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】 センスアンプドライバにより制御ノード
    へ提供される感知電圧に従い動作してビットラインの電
    圧を感知増幅するセンスアンプを制御する半導体メモリ
    装置のセンスアンプ制御回路において、 前記感知電圧と所定の比較電圧とを比較する比較回路
    と、この比較回路の出力に従ってトリガ信号を出力する
    トリガ回路と、前記トリガ信号に応答してバイアス電圧
    を発生するバイアス回路と、前記バイアス電圧に従い導
    通して制限電流を流し且つ前記感知電圧の増加に伴って
    電流量を増やすシンク電流制御回路と、このシンク電流
    制御回路により動作電流を流して前記トリガ信号に応答
    する駆動信号を前記センスアンプドライバへ提供するセ
    ンスアンプ駆動制御回路と、を備えることを特徴とする
    センスアンプ制御回路。
  2. 【請求項２】 シンク電流制御回路は、バイアス電圧に
    従い導通する高抵抗の第１シンク電流路と、感知電圧に
    従い導通する第２シンク電流路と、を有する請求項１記
    載のセンスアンプ制御回路。
  3. 【請求項３】 シンク電流制御回路の第１シンク電流路
    は、バイアス電圧をゲートに受けるＭＯＳトランジスタ
    と、このＭＯＳトランジスタに直列接続された負荷素子
    と、から構成され、シンク電流制御回路の第２シンク電
    流路は、前記第１シンク電流路と並列に設けられて感知
    電圧をゲートに受けるＭＯＳトランジスタから構成され
    る請求項２記載のセンスアンプ制御回路。
  4. 【請求項４】 第１シンク電流路の負荷素子がＭＯＳト
    ランジスタである請求項３記載のセンスアンプ制御回
    路。
  5. 【請求項５】 センスアンプ駆動制御回路は、駆動信号
    のプルアップのための電圧源手段と、この電圧源手段と
    シンク電流制御回路との間に設けられ、トリガ信号に応
    答して前記駆動信号のプルダウンを行うプルダウントラ
    ンジスタと、から構成される請求項１〜４のいずれか１
    項に記載のセンスアンプ制御回路。
  6. 【請求項６】 センスアンプの感知動作を制御する感知
    エネーブル信号の電圧を変換するレベルシフタ回路と、
    このレベルシフタ回路の出力に応答して比較回路の出力
    を許容する比較出力エネーブル回路と、を更に備える請
    求項１〜５のいずれか１項に記載のセンスアンプ制御回
    路。
  7. 【請求項７】 それぞれセンスアンプドライバにより制
    御ノードへ提供される感知電圧に従い動作してビットラ
    インの電圧を感知増幅するＰ形及びＮ形センスアンプを
    もつ半導体メモリ装置のセンスアンプ制御回路におい
    て、 前記Ｐ形センスアンプの感知電圧と所定の比較電圧とを
    比較する比較回路と、この比較回路の出力に従ってトリ
    ガ信号を出力するトリガ回路と、前記トリガ信号に応答
    してバイアス電圧を発生するバイアス回路と、前記バイ
    アス電圧に従い導通する高抵抗の第１シンク電流路及び
    前記Ｐ形センスアンプの感知電圧に従い導通する第２シ
    ンク電流路を有するシンク電流制御回路と、このシンク
    電流制御回路により動作電流を流して前記トリガ信号に
    応答する駆動信号を前記Ｐ形センスアンプの感知電圧を
    提供するＰ形センスアンプドライバへ提供するＰ形セン
    スアンプ駆動制御回路と、を備えることを特徴とするセ
    ンスアンプ制御回路。
  8. 【請求項８】 シンク電流制御回路の第１シンク電流路
    は、バイアス電圧をゲートに受けるＭＯＳトランジスタ
    と、このＭＯＳトランジスタに直列接続された負荷素子
    と、から構成され、そしてシンク電流制御回路の第２シ
    ンク電流路は、前記第１シンク電流路と並列に設けられ
    てＰ形センスアンプの感知電圧をゲートに受けるＭＯＳ
    トランジスタから構成される請求項７記載のセンスアン
    プ制御回路。
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