JP3383151B2 - 半導体メモリ装置の電源電圧発生回路 - Google Patents
半導体メモリ装置の電源電圧発生回路Info
- Publication number
- JP3383151B2 JP3383151B2 JP10555296A JP10555296A JP3383151B2 JP 3383151 B2 JP3383151 B2 JP 3383151B2 JP 10555296 A JP10555296 A JP 10555296A JP 10555296 A JP10555296 A JP 10555296A JP 3383151 B2 JP3383151 B2 JP 3383151B2
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- power supply
- node
- supply voltage
- current
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
- G05F1/10—Regulating voltage or current
- G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
- G05F1/462—Regulating voltage or current wherein the variable actually regulated by the final control device is dc as a function of the requirements of the load, e.g. delay, temperature, specific voltage/current characteristic
- G05F1/465—Internal voltage generators for integrated circuits, e.g. step down generators
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is dc
- G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/24—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only
- G05F3/242—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only with compensation for device parameters, e.g. channel width modulation, threshold voltage, processing, or external variations, e.g. temperature, loading, supply voltage
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
- G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Power Engineering (AREA)
- Electromagnetism (AREA)
- General Physics & Mathematics (AREA)
- Radar, Positioning & Navigation (AREA)
- Automation & Control Theory (AREA)
- Nonlinear Science (AREA)
- Dram (AREA)
- Static Random-Access Memory (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は半導体メモリ装置に
係り、特に、その内部電源電圧を発生する電源電圧発生
回路に関する。
係り、特に、その内部電源電圧を発生する電源電圧発生
回路に関する。
【０００２】
【従来の技術】一般に半導体メモリ装置においては、外
部電源電圧（external Ｖｃｃ：ＥＶｃｃ）と内部電源
電圧（Internal Ｖｃｃ：ＩＶｃｃ）を使用する。通
常、内部電源電圧ＩＶｃｃは外部電源電圧ＥＶｃｃより
低い電圧レベルとされ、半導体メモリ装置の内部回路用
動作電源として供給される。
部電源電圧（external Ｖｃｃ：ＥＶｃｃ）と内部電源
電圧（Internal Ｖｃｃ：ＩＶｃｃ）を使用する。通
常、内部電源電圧ＩＶｃｃは外部電源電圧ＥＶｃｃより
低い電圧レベルとされ、半導体メモリ装置の内部回路用
動作電源として供給される。
【０００３】半導体メモリ装置には、通常の読出／書込
や特にＤＲＡＭでのリフレッシュ動作のようなメモリセ
ルアレイをアクセスするアクティブ状態と、その他の待
機状態がある。即ち、アクティブ状態では内部電源電圧
の消費が多くなるのに対し、待機状態では消費が少な
い。従って、現在の半導体メモリ装置では、アクティブ
用の電源電圧発生回路と待機用の電源電圧発生回路とを
それぞれ備えるのが一般的になっている。
や特にＤＲＡＭでのリフレッシュ動作のようなメモリセ
ルアレイをアクセスするアクティブ状態と、その他の待
機状態がある。即ち、アクティブ状態では内部電源電圧
の消費が多くなるのに対し、待機状態では消費が少な
い。従って、現在の半導体メモリ装置では、アクティブ
用の電源電圧発生回路と待機用の電源電圧発生回路とを
それぞれ備えるのが一般的になっている。
【０００４】図１に、待機用の内部電源電圧ＩＶｃｃを
発生する電源電圧発生回路を示す。ＰＭＯＳトランジス
タ１１が外部電源電圧ＥＶｃｃとノードＮ３との間に設
けられ、またＰＭＯＳトランジスタ１２が外部電源電圧
ＥＶｃｃとノードＮ５との間に設けられている。そし
て、これら２つのＰＭＯＳトランジスタ１１，１２のゲ
ート電極はノードＮ５に共通に接続される。ＮＭＯＳト
ランジスタ１３はノードＮ３とノードＮ４との間に接続
され、そのゲート電極がノードＮ１へ接続されて基準電
圧Ｖｒｅｆを入力する。ＮＭＯＳトランジスタ１４はノ
ードＮ５とノードＮ４との間に接続され、そのゲート電
極がノードＮ２へ接続されて該ノードＮ２から出力され
る内部電源電圧ＩＶｃｃを入力する。電流制御ノードで
あるノードＮ４と接地電圧Ｖｓｓとの間には、動作電流
路として２つ以上のＮＭＯＳトランジスタ２１〜２Ｎが
直列接続されており、その各ゲート電極はノードＮ４に
共通接続される。ＰＭＯＳトランジスタ１５は出力手段
で、外部電源電圧ＥＶｃｃとノードＮ２との間に設けら
れてゲート電極がノードＮ３に接続されたドライバトラ
ンジスタである。
発生する電源電圧発生回路を示す。ＰＭＯＳトランジス
タ１１が外部電源電圧ＥＶｃｃとノードＮ３との間に設
けられ、またＰＭＯＳトランジスタ１２が外部電源電圧
ＥＶｃｃとノードＮ５との間に設けられている。そし
て、これら２つのＰＭＯＳトランジスタ１１，１２のゲ
ート電極はノードＮ５に共通に接続される。ＮＭＯＳト
ランジスタ１３はノードＮ３とノードＮ４との間に接続
され、そのゲート電極がノードＮ１へ接続されて基準電
圧Ｖｒｅｆを入力する。ＮＭＯＳトランジスタ１４はノ
ードＮ５とノードＮ４との間に接続され、そのゲート電
極がノードＮ２へ接続されて該ノードＮ２から出力され
る内部電源電圧ＩＶｃｃを入力する。電流制御ノードで
あるノードＮ４と接地電圧Ｖｓｓとの間には、動作電流
路として２つ以上のＮＭＯＳトランジスタ２１〜２Ｎが
直列接続されており、その各ゲート電極はノードＮ４に
共通接続される。ＰＭＯＳトランジスタ１５は出力手段
で、外部電源電圧ＥＶｃｃとノードＮ２との間に設けら
れてゲート電極がノードＮ３に接続されたドライバトラ
ンジスタである。
【０００５】このような電源電圧発生回路は、基準電圧
Ｖｒｅｆを第１差動入力、出力される内部電源電圧ＩＶ
ｃｃを帰還させて第２差動入力とする差動増幅回路の構
成を増幅手段として有している。この回路によれば、第
１差動入力となる基準電圧Ｖｒｅｆのレベルに従って内
部電源電圧ＩＶｃｃのレベルが設定される。そして、こ
の差動増幅回路をもつ電圧発生手段における動作電流
は、ＮＭＯＳトランジスタ２１〜２Ｎによって決定され
るようになっている。
Ｖｒｅｆを第１差動入力、出力される内部電源電圧ＩＶ
ｃｃを帰還させて第２差動入力とする差動増幅回路の構
成を増幅手段として有している。この回路によれば、第
１差動入力となる基準電圧Ｖｒｅｆのレベルに従って内
部電源電圧ＩＶｃｃのレベルが設定される。そして、こ
の差動増幅回路をもつ電圧発生手段における動作電流
は、ＮＭＯＳトランジスタ２１〜２Ｎによって決定され
るようになっている。
【０００６】この電源電圧発生回路では、ノードＮ２か
ら出力される実際の内部電源電圧ＩＶｃｃのレベルが基
準電圧Ｖｒｅｆによって設定されるレベルより相対的に
低くなる場合、ＮＭＯＳトランジスタ１３に対しＮＭＯ
Ｓトランジスタ１４の導通程度が相対的に小さくなるの
でノードＮ５の電圧が上がり、従ってノードＮ３の電圧
が下がる。このノードＮ３の電圧降下によりＰＭＯＳト
ランジスタ１５の導通程度がより大きくなるので、出力
ノードＮ２から発生される内部電源電圧ＩＶｃｃが上昇
し、基準電圧Ｖｒｅｆに匹敵するレベルへ調整される。
ら出力される実際の内部電源電圧ＩＶｃｃのレベルが基
準電圧Ｖｒｅｆによって設定されるレベルより相対的に
低くなる場合、ＮＭＯＳトランジスタ１３に対しＮＭＯ
Ｓトランジスタ１４の導通程度が相対的に小さくなるの
でノードＮ５の電圧が上がり、従ってノードＮ３の電圧
が下がる。このノードＮ３の電圧降下によりＰＭＯＳト
ランジスタ１５の導通程度がより大きくなるので、出力
ノードＮ２から発生される内部電源電圧ＩＶｃｃが上昇
し、基準電圧Ｖｒｅｆに匹敵するレベルへ調整される。
【０００７】一方、ノードＮ２から出力される実際の内
部電源電圧ＩＶｃｃのレベルが基準電圧Ｖｒｅｆのレベ
ルによって設定されるレベルより相対的に高くなる場合
は、ＮＭＯＳトランジスタ１３に対しＮＭＯＳトランジ
スタ１４の導通程度が相対的に大きくなるのでノードＮ
５の電圧が下がり、従ってノードＮ３の電圧が上がる。
そして、このノードＮ３の電圧上昇によりＰＭＯＳトラ
ンジスタ１５の導通程度が小さくなってほぼ非導通化さ
れるまでになるので、外部電源電圧ＥＶｃｃによる電流
がほぼ遮断状態になり、出力ノードＮ２から出力される
内部電源電圧ＩＶｃｃは低下して基準電圧Ｖｒｅｆに匹
敵するレベルへ調整される。
部電源電圧ＩＶｃｃのレベルが基準電圧Ｖｒｅｆのレベ
ルによって設定されるレベルより相対的に高くなる場合
は、ＮＭＯＳトランジスタ１３に対しＮＭＯＳトランジ
スタ１４の導通程度が相対的に大きくなるのでノードＮ
５の電圧が下がり、従ってノードＮ３の電圧が上がる。
そして、このノードＮ３の電圧上昇によりＰＭＯＳトラ
ンジスタ１５の導通程度が小さくなってほぼ非導通化さ
れるまでになるので、外部電源電圧ＥＶｃｃによる電流
がほぼ遮断状態になり、出力ノードＮ２から出力される
内部電源電圧ＩＶｃｃは低下して基準電圧Ｖｒｅｆに匹
敵するレベルへ調整される。
【０００８】このように、内部電源電圧ＩＶｃｃの設定
レベルになる基準電圧Ｖｒｅｆと実際に出力される内部
電源電圧ＩＶｃｃとの差に応じてＮＭＯＳトランジスタ
１３，１４の導通が可変調整されることにより、内部電
源電圧ＩＶｃｃが一定レベルに維持されるようにしてあ
る。このとき、ノードＮ４から接地電圧Ｖｓｓへ直列接
続したＮＭＯＳトランジスタ２１〜２Ｎが、内部電源電
圧ＩＶｃｃの出力に当たって一定のＤＣ電流路を形成す
る。
レベルになる基準電圧Ｖｒｅｆと実際に出力される内部
電源電圧ＩＶｃｃとの差に応じてＮＭＯＳトランジスタ
１３，１４の導通が可変調整されることにより、内部電
源電圧ＩＶｃｃが一定レベルに維持されるようにしてあ
る。このとき、ノードＮ４から接地電圧Ｖｓｓへ直列接
続したＮＭＯＳトランジスタ２１〜２Ｎが、内部電源電
圧ＩＶｃｃの出力に当たって一定のＤＣ電流路を形成す
る。
【０００９】
【発明が解決しようとする課題】上記のような電源電圧
発生回路は待機状態の電源供給を行うものであるが、ア
クティブ用の電源電圧発生回路がフル稼働する前に動作
することになる行アドレス関連バッファの回路へ、瞬間
的に必要十分な動作電源の内部電源電圧ＩＶｃｃを供給
する機能をもつ必要がある。従って、ＮＭＯＳトランジ
スタ２１〜２Ｎは安定動作を行えるに十分な電流路を形
成するようにされる。
発生回路は待機状態の電源供給を行うものであるが、ア
クティブ用の電源電圧発生回路がフル稼働する前に動作
することになる行アドレス関連バッファの回路へ、瞬間
的に必要十分な動作電源の内部電源電圧ＩＶｃｃを供給
する機能をもつ必要がある。従って、ＮＭＯＳトランジ
スタ２１〜２Ｎは安定動作を行えるに十分な電流路を形
成するようにされる。
【００１０】しかしながら、例えばＤＲＡＭにあるセル
フリフレッシュモード(self refresh mode) において
は、該モード中の一部期間が実質的なリフレッシュ動作
を遂行するアクティブ状態となり、該モード中の行アド
レスストローブプリチャージ期間等は待機状態となるも
のであるが、この待機状態でもＮＭＯＳトランジスタ２
１〜２Ｎが常に一定の大きさの電流路を形成することに
なるため、不要な電力消費を行っているということにな
る。
フリフレッシュモード(self refresh mode) において
は、該モード中の一部期間が実質的なリフレッシュ動作
を遂行するアクティブ状態となり、該モード中の行アド
レスストローブプリチャージ期間等は待機状態となるも
のであるが、この待機状態でもＮＭＯＳトランジスタ２
１〜２Ｎが常に一定の大きさの電流路を形成することに
なるため、不要な電力消費を行っているということにな
る。
【００１１】そこで本発明の目的は、より消費電力を抑
えることの可能な待機用に適する電源電圧発生回路を提
供することにある。
えることの可能な待機用に適する電源電圧発生回路を提
供することにある。
【００１２】
【課題を解決するための手段】上記本発明の目的のため
には、電圧発生手段の動作電流路を複数備え、電源電圧
の消費電力量に応じ適宜選択して使用することが考えら
れる。特に、動作電流路として、電流量の少ない第１電
流路と電流量の多い第２電流路とを設けておいて、待機
状態で第１電流路を選択し、アクティブ状態で第２電流
路を選択して使用できるようになっていれば、不要なと
きには消費電力を極力抑えながら、必要時には十分な動
作電流を流せ、期待される機能をもたせることができ
る。
には、電圧発生手段の動作電流路を複数備え、電源電圧
の消費電力量に応じ適宜選択して使用することが考えら
れる。特に、動作電流路として、電流量の少ない第１電
流路と電流量の多い第２電流路とを設けておいて、待機
状態で第１電流路を選択し、アクティブ状態で第２電流
路を選択して使用できるようになっていれば、不要なと
きには消費電力を極力抑えながら、必要時には十分な動
作電流を流せ、期待される機能をもたせることができ
る。
【００１３】即ち本発明によれば、出力した電源電圧と
基準電圧とを差動増幅回路の差動入力としてその差に基
づき電源電圧を出力する半導体メモリ装置の電源電圧発
生回路において、前記差動増幅回路の動作電流路を複数
系統設けてその各抵抗値を変えておき、メモリ装置の動
作状態に応じて切換使用することを特徴とする。そして
この場合に、抵抗値を大きくして電流量を少なくした第
１電流路と、抵抗値を小さくして電流量を多くした第２
電流路と、の２系統の動作電流路を設け、待機状態で前
記第１電流路を選択し、アクティブ状態で前記第２電流
路を選択して使用することを特徴とする。
基準電圧とを差動増幅回路の差動入力としてその差に基
づき電源電圧を出力する半導体メモリ装置の電源電圧発
生回路において、前記差動増幅回路の動作電流路を複数
系統設けてその各抵抗値を変えておき、メモリ装置の動
作状態に応じて切換使用することを特徴とする。そして
この場合に、抵抗値を大きくして電流量を少なくした第
１電流路と、抵抗値を小さくして電流量を多くした第２
電流路と、の２系統の動作電流路を設け、待機状態で前
記第１電流路を選択し、アクティブ状態で前記第２電流
路を選択して使用することを特徴とする。
【００１４】或いは、本発明によれば、第１電圧と電流
制御ノードとの間に設けられ、出力した電源電圧と基準
電圧とを入力として該２入力の電圧差に基づき電源電圧
を出力する電圧発生手段をもつ半導体メモリ装置の電源
電圧発生回路において、前記電流制御ノードと第２電圧
との間に、それぞれ異なる抵抗値とした抵抗素子を備え
てなる複数の電流制御手段を並列に設け、これら電流制
御手段を切換信号でスイッチして使用することにより、
メモリ装置の動作状態に応じて前記電圧発生手段を流れ
る電流量が調整されるようにすることを特徴とする。そ
してこの場合に、各ゲート電極を電流制御ノードに共通
接続した２つ以上の第１のＭＯＳトランジスタを前記電
流制御ノードと第２電圧との間に直列接続してなり、該
第１のＭＯＳトランジスタのチャネル抵抗を大きくして
流れる電流量を少なくした第１の電流制御手段と、ゲー
ト電極に切換信号を印加した第２のＭＯＳトランジスタ
を前記第１のＭＯＳトランジスタのいずれかに並列とな
るように、前記直列接続した第１のＭＯＳトランジスタ
間の接続ノードのいずれかと前記第２電圧との間に接続
してなり、該第２のＭＯＳトランジスタのチャネル抵抗
を小さくして前記第１の電流制御手段よりも流れる電流
量を多くした第２の電流制御手段と、を複数の電流制御
手段として備えることを特徴とする。
制御ノードとの間に設けられ、出力した電源電圧と基準
電圧とを入力として該２入力の電圧差に基づき電源電圧
を出力する電圧発生手段をもつ半導体メモリ装置の電源
電圧発生回路において、前記電流制御ノードと第２電圧
との間に、それぞれ異なる抵抗値とした抵抗素子を備え
てなる複数の電流制御手段を並列に設け、これら電流制
御手段を切換信号でスイッチして使用することにより、
メモリ装置の動作状態に応じて前記電圧発生手段を流れ
る電流量が調整されるようにすることを特徴とする。そ
してこの場合に、各ゲート電極を電流制御ノードに共通
接続した２つ以上の第１のＭＯＳトランジスタを前記電
流制御ノードと第２電圧との間に直列接続してなり、該
第１のＭＯＳトランジスタのチャネル抵抗を大きくして
流れる電流量を少なくした第１の電流制御手段と、ゲー
ト電極に切換信号を印加した第２のＭＯＳトランジスタ
を前記第１のＭＯＳトランジスタのいずれかに並列とな
るように、前記直列接続した第１のＭＯＳトランジスタ
間の接続ノードのいずれかと前記第２電圧との間に接続
してなり、該第２のＭＯＳトランジスタのチャネル抵抗
を小さくして前記第１の電流制御手段よりも流れる電流
量を多くした第２の電流制御手段と、を複数の電流制御
手段として備えることを特徴とする。
【００１５】このときの切換信号としては、ＤＲＡＭで
あれば、セルフリフレッシュモードのリフレッシュ動作
期間及びノーマルモードで活性化し且つセルフリフレッ
シュモードの残りの期間で非活性化する信号とすること
ができる。また、第１電圧は外部電源電圧とし、第２電
圧は接地電圧とすることができる。
あれば、セルフリフレッシュモードのリフレッシュ動作
期間及びノーマルモードで活性化し且つセルフリフレッ
シュモードの残りの期間で非活性化する信号とすること
ができる。また、第１電圧は外部電源電圧とし、第２電
圧は接地電圧とすることができる。
【００１６】或いはまた、本発明によれば、基準電圧を
入力する第１ノードと、電源電圧を出力する第２ノード
と、これら第１ノード及び第２ノードの各電圧を入力し
その差を増幅して第３ノードから出力する、第１電圧と
第４ノードとの間に設けられた増幅手段と、前記第４ノ
ードと第２電圧との間に設けられ、制御端子が前記第４
ノードに接続されて該第４ノードの電圧により前記増幅
手段の第１電流路を形成する第１の電流制御手段と、前
記第４ノードと前記第２電圧との間に設けられ、制御端
子に切換信号を受けて該切換信号の活性化により前記増
幅手段の第２電流通路を形成する第２の電流制御手段
と、前記第１電圧と前記第２ノードとの間に設けられ、
制御端子が前記第３ノードに接続されて制御されること
により電源電圧を出力する出力手段と、から構成され、
前記切換信号の状態により前記増幅手段の電流量を制御
できるようになっていることを特徴とする半導体メモリ
装置の電源電圧発生回路が提供される。この場合の第１
の電流制御手段は、第４ノードと第２電圧との間に直列
に設けられ、制御端子が前記第４ノードに接続されて該
第４ノードの電圧により前記増幅手段の第１電流路を形
成する２つ以上の第１のＭＯＳトランジスタからなり、
該第１電流路の電流量が少なくなるようにチャネル抵抗
を大きくしたものとし、第２の電流制御手段は、前記第
１のＭＯＳトランジスタのいずれかに並列となるよう
に、前記直列接続した第１のＭＯＳトランジスタ間の接
続ノードのいずれかと前記第２電圧との間に設けられ、
制御端子に切換信号を受けて該切換信号の活性化により
前記増幅手段の第２電流通路を形成する第２のＭＯＳト
ランジスタからなり、該第２電流路の電流量が前記第１
電流路よりも多くなるようにチャネル抵抗を小さくした
ものとする。また、切換信号は、セルフリフレッシュモ
ードのリフレッシュ動作期間及びノーマルモードで活性
化し且つセルフリフレッシュモードの残りの期間で非活
性化する信号とすることができ、第１電圧は外部電源電
圧、記第２電圧は接地電圧を用いることができる。
入力する第１ノードと、電源電圧を出力する第２ノード
と、これら第１ノード及び第２ノードの各電圧を入力し
その差を増幅して第３ノードから出力する、第１電圧と
第４ノードとの間に設けられた増幅手段と、前記第４ノ
ードと第２電圧との間に設けられ、制御端子が前記第４
ノードに接続されて該第４ノードの電圧により前記増幅
手段の第１電流路を形成する第１の電流制御手段と、前
記第４ノードと前記第２電圧との間に設けられ、制御端
子に切換信号を受けて該切換信号の活性化により前記増
幅手段の第２電流通路を形成する第２の電流制御手段
と、前記第１電圧と前記第２ノードとの間に設けられ、
制御端子が前記第３ノードに接続されて制御されること
により電源電圧を出力する出力手段と、から構成され、
前記切換信号の状態により前記増幅手段の電流量を制御
できるようになっていることを特徴とする半導体メモリ
装置の電源電圧発生回路が提供される。この場合の第１
の電流制御手段は、第４ノードと第２電圧との間に直列
に設けられ、制御端子が前記第４ノードに接続されて該
第４ノードの電圧により前記増幅手段の第１電流路を形
成する２つ以上の第１のＭＯＳトランジスタからなり、
該第１電流路の電流量が少なくなるようにチャネル抵抗
を大きくしたものとし、第２の電流制御手段は、前記第
１のＭＯＳトランジスタのいずれかに並列となるよう
に、前記直列接続した第１のＭＯＳトランジスタ間の接
続ノードのいずれかと前記第２電圧との間に設けられ、
制御端子に切換信号を受けて該切換信号の活性化により
前記増幅手段の第２電流通路を形成する第２のＭＯＳト
ランジスタからなり、該第２電流路の電流量が前記第１
電流路よりも多くなるようにチャネル抵抗を小さくした
ものとする。また、切換信号は、セルフリフレッシュモ
ードのリフレッシュ動作期間及びノーマルモードで活性
化し且つセルフリフレッシュモードの残りの期間で非活
性化する信号とすることができ、第１電圧は外部電源電
圧、記第２電圧は接地電圧を用いることができる。
【００１７】
【発明の実施の形態】以下、本発明の実施形態を添付図
面を参照して詳細に説明する。図中の共通構成要素には
同じ符号を付して説明する。
面を参照して詳細に説明する。図中の共通構成要素には
同じ符号を付して説明する。
【００１８】図２に、本発明による電源電圧発生回路の
構成例を示す。ＰＭＯＳトランジスタ１１が外部電源電
圧ＥＶｃｃとノードＮ３との間に設けられ、ＰＭＯＳト
ランジスタ１２が外部電源電圧ＥＶｃｃとノードＮ５と
の間に設けられている。そして、これら２つのＰＭＯＳ
トランジスタ１１，１２のゲート電極はノードＮ５へ共
通に接続される。ＮＭＯＳトランジスタ１３はノードＮ
３とノードＮ４との間に接続され、そのゲート電極はノ
ードＮ１へ接続されて基準電圧Ｖｒｅｆを入力する。Ｎ
ＭＯＳトランジスタ１４はノードＮ５とノードＮ４との
間に接続され、そのゲート電極はノードＮ２と接続され
てノードＮ２から出力される内部電源電圧ＩＶｃｃを帰
還入力する。ＰＭＯＳトランジスタ１５は、外部電源電
圧ＥＶｃｃとノードＮ２との間に設けられ、ゲート電極
がノードＮ３に接続される。これらにより電圧発生手段
が構成されるのは従来と同様である。
構成例を示す。ＰＭＯＳトランジスタ１１が外部電源電
圧ＥＶｃｃとノードＮ３との間に設けられ、ＰＭＯＳト
ランジスタ１２が外部電源電圧ＥＶｃｃとノードＮ５と
の間に設けられている。そして、これら２つのＰＭＯＳ
トランジスタ１１，１２のゲート電極はノードＮ５へ共
通に接続される。ＮＭＯＳトランジスタ１３はノードＮ
３とノードＮ４との間に接続され、そのゲート電極はノ
ードＮ１へ接続されて基準電圧Ｖｒｅｆを入力する。Ｎ
ＭＯＳトランジスタ１４はノードＮ５とノードＮ４との
間に接続され、そのゲート電極はノードＮ２と接続され
てノードＮ２から出力される内部電源電圧ＩＶｃｃを帰
還入力する。ＰＭＯＳトランジスタ１５は、外部電源電
圧ＥＶｃｃとノードＮ２との間に設けられ、ゲート電極
がノードＮ３に接続される。これらにより電圧発生手段
が構成されるのは従来と同様である。
【００１９】電流制御ノードであるノードＮ４とノード
Ｎ６との間には１つ以上のＮＭＯＳトランジスタ２１〜
２Ｎが直列接続されており、そのゲート電極をノードＮ
４へ共通接続してある。また、ノードＮ６から接地電圧
Ｖｓｓへかけては抵抗素子としてＮＭＯＳトランジスタ
２Ｎ１〜２Ｍが設けられており、そのゲート電極をノー
ドＮ４へ共通に接続するようにして、このＮＭＯＳトラ
ンジスタ２Ｎ１〜２Ｍからなる第１の電流制御手段によ
り第１電流路ｉＣ１を形成可能にしてある。更にノード
Ｎ６と接地電圧Ｖｓｓとの間には、切換信号φＣＴＬを
ゲート電極に受けるＮＭＯＳトランジスタ３１が別の抵
抗素子として並列に設けてあり、このＮＭＯＳトランジ
スタ３１からなる第２の電流制御手段のスイッチで第２
電流路ｉＣ２が形成されるようにしている。
Ｎ６との間には１つ以上のＮＭＯＳトランジスタ２１〜
２Ｎが直列接続されており、そのゲート電極をノードＮ
４へ共通接続してある。また、ノードＮ６から接地電圧
Ｖｓｓへかけては抵抗素子としてＮＭＯＳトランジスタ
２Ｎ１〜２Ｍが設けられており、そのゲート電極をノー
ドＮ４へ共通に接続するようにして、このＮＭＯＳトラ
ンジスタ２Ｎ１〜２Ｍからなる第１の電流制御手段によ
り第１電流路ｉＣ１を形成可能にしてある。更にノード
Ｎ６と接地電圧Ｖｓｓとの間には、切換信号φＣＴＬを
ゲート電極に受けるＮＭＯＳトランジスタ３１が別の抵
抗素子として並列に設けてあり、このＮＭＯＳトランジ
スタ３１からなる第２の電流制御手段のスイッチで第２
電流路ｉＣ２が形成されるようにしている。
【００２０】ＮＭＯＳトランジスタ３１を制御する切換
信号φＣＴＬは、ＮＡＮＤゲート３４でセルフリフレッ
シュマスタ信号φＳＲＡＳとセルフリフレッシュのセッ
トアップパルス信号バーＳＲＳＰを否定積することによ
り発生される。このセルフリフレッシュマスタ信号φＳ
ＲＡＳは、ＣＢＲのタイミングでリフレッシュモードが
セットアップされた後に遅延されて（約１００μｓ）論
理“ハイ”に活性化される信号である。また、セットア
ップパルス信号バーＳＲＳＰは、セルフリフレッシュモ
ードにおいてリフレッシュ動作を実際に遂行するときに
発生する信号である。ＮＡＮＤゲート３４の出力は、イ
ンバータ３２，３３を経て駆動されＮＭＯＳトランジス
タ３１のゲート電極へ伝達される。
信号φＣＴＬは、ＮＡＮＤゲート３４でセルフリフレッ
シュマスタ信号φＳＲＡＳとセルフリフレッシュのセッ
トアップパルス信号バーＳＲＳＰを否定積することによ
り発生される。このセルフリフレッシュマスタ信号φＳ
ＲＡＳは、ＣＢＲのタイミングでリフレッシュモードが
セットアップされた後に遅延されて（約１００μｓ）論
理“ハイ”に活性化される信号である。また、セットア
ップパルス信号バーＳＲＳＰは、セルフリフレッシュモ
ードにおいてリフレッシュ動作を実際に遂行するときに
発生する信号である。ＮＡＮＤゲート３４の出力は、イ
ンバータ３２，３３を経て駆動されＮＭＯＳトランジス
タ３１のゲート電極へ伝達される。
【００２１】この例の電源電圧発生回路は、従来同様
に、内部電源電圧ＩＶｃｃのレベルを設定する基準電圧
Ｖｒｅｆを第１差動入力として第２差動入力の内部電源
電圧ＩＶｃｃと比較する差動増幅回路の構成を有する。
つまり、基準電圧Ｖｒｅｆが、所望の内部電源電圧ＩＶ
ｃｃのレベルを設定する役割をもっている。この差動増
幅回路をもつ電圧発生手段のＤＣ電流は、ＮＭＯＳトラ
ンジスタ２１〜２Ｎ及びＮＭＯＳトランジスタ２Ｎ１〜
２Ｍによって形成される第１電流路ｉＣ１、又は、ＮＭ
ＯＳトランジスタ２１〜２Ｎ及びＮＭＯＳトランジスタ
３１によって形成される第２電流路ｉＣ２に従って決定
される。
に、内部電源電圧ＩＶｃｃのレベルを設定する基準電圧
Ｖｒｅｆを第１差動入力として第２差動入力の内部電源
電圧ＩＶｃｃと比較する差動増幅回路の構成を有する。
つまり、基準電圧Ｖｒｅｆが、所望の内部電源電圧ＩＶ
ｃｃのレベルを設定する役割をもっている。この差動増
幅回路をもつ電圧発生手段のＤＣ電流は、ＮＭＯＳトラ
ンジスタ２１〜２Ｎ及びＮＭＯＳトランジスタ２Ｎ１〜
２Ｍによって形成される第１電流路ｉＣ１、又は、ＮＭ
ＯＳトランジスタ２１〜２Ｎ及びＮＭＯＳトランジスタ
３１によって形成される第２電流路ｉＣ２に従って決定
される。
【００２２】本例の場合、ＮＭＯＳトランジスタ２Ｎ１
〜２Ｍはチャネル長を大きく設計することでそのチャネ
ル抵抗を大きくし、一方、ＮＭＯＳトランジスタ３１の
チャネルサイズは正常設計としてそのチャネル抵抗を小
さくする。これにより、差動増幅回路の動作を素早くし
て内部電源電圧ＩＶｃｃの電圧降下を迅速に回復する必
要のあるときにはＮＭＯＳトランジスタ３１のオンで第
２電流路ｉＣ２を形成する一方、その他の消費電流を抑
えるべきときにはＮＭＯＳトランジスタ３１のオフでＮ
ＭＯＳトランジスタ２Ｎ１〜２Ｍによる第１電流路ｉＣ
１を形成するようにして、場合に応じ、必要十分な内部
電源電圧ＩＶｃｃを提供したり、消費電力を抑制したり
する動作が可能になっている。
〜２Ｍはチャネル長を大きく設計することでそのチャネ
ル抵抗を大きくし、一方、ＮＭＯＳトランジスタ３１の
チャネルサイズは正常設計としてそのチャネル抵抗を小
さくする。これにより、差動増幅回路の動作を素早くし
て内部電源電圧ＩＶｃｃの電圧降下を迅速に回復する必
要のあるときにはＮＭＯＳトランジスタ３１のオンで第
２電流路ｉＣ２を形成する一方、その他の消費電流を抑
えるべきときにはＮＭＯＳトランジスタ３１のオフでＮ
ＭＯＳトランジスタ２Ｎ１〜２Ｍによる第１電流路ｉＣ
１を形成するようにして、場合に応じ、必要十分な内部
電源電圧ＩＶｃｃを提供したり、消費電力を抑制したり
する動作が可能になっている。
【００２３】このような第１電流路ｉＣ１と第２電流路
ｉＣ２の切換について、図３の動作特性を示す信号波形
図を参照して説明する。まず、行アドレスストローブ信
号バーＲＡＳより前に列アドレスストローブ信号バーＣ
ＡＳを活性入力するＣＢＲタイミングとされてこれが所
定の時間（１００μｓ）以上維持されると、セルフリフ
レッシュマスタ信号φＳＲＡＳが論理“ハイ”へ遷移す
る。また、このリフレッシュモードにおいてセットアッ
プパルス信号バーＳＲＳＰは、一定時間ごとのリフレッ
シュ動作を遂行する期間で論理“ロウ”へ遷移する。そ
して、これら信号を否定積するＮＡＮＤゲート３４及び
インバータ３３，３２により、セットアップパルス信号
バーＳＲＳＰの論理“ロウ”に応じて切換信号φＣＬＴ
が論理“ハイ”で発生される。即ち、切換信号φＣＴＬ
は、セルフリフレッシュモード中のリフレッシュ動作を
遂行するアクティブ状態で論理“ハイ”となり、それ以
外のプリチャージ時等の待機状態では論理“ロウ”とな
る制御信号である。
ｉＣ２の切換について、図３の動作特性を示す信号波形
図を参照して説明する。まず、行アドレスストローブ信
号バーＲＡＳより前に列アドレスストローブ信号バーＣ
ＡＳを活性入力するＣＢＲタイミングとされてこれが所
定の時間（１００μｓ）以上維持されると、セルフリフ
レッシュマスタ信号φＳＲＡＳが論理“ハイ”へ遷移す
る。また、このリフレッシュモードにおいてセットアッ
プパルス信号バーＳＲＳＰは、一定時間ごとのリフレッ
シュ動作を遂行する期間で論理“ロウ”へ遷移する。そ
して、これら信号を否定積するＮＡＮＤゲート３４及び
インバータ３３，３２により、セットアップパルス信号
バーＳＲＳＰの論理“ロウ”に応じて切換信号φＣＬＴ
が論理“ハイ”で発生される。即ち、切換信号φＣＴＬ
は、セルフリフレッシュモード中のリフレッシュ動作を
遂行するアクティブ状態で論理“ハイ”となり、それ以
外のプリチャージ時等の待機状態では論理“ロウ”とな
る制御信号である。
【００２４】このような切換信号φＣＴＬがＮＭＯＳト
ランジスタ３１のゲート電極に印加される結果、待機状
態を示す切換信号φＣＴＬの論理“ロウ”ではＮＭＯＳ
トランジスタ３１がオフして第２電流路ｉＣ２が遮断さ
れるので、このときにはＮＭＯＳトランジスタ２１〜２
Ｎ及びＮＭＯＳトランジスタ２Ｎ１〜２Ｍを介する第１
電流路ｉＣ１が形成される。ＮＭＯＳトランジスタ２Ｎ
１〜２Ｍはチャネル抵抗が大きいので、この第１電流路
ｉＣ１を通じて流れる電流は微弱であり、従って待機状
態における必要以上の電力消費が抑制される。
ランジスタ３１のゲート電極に印加される結果、待機状
態を示す切換信号φＣＴＬの論理“ロウ”ではＮＭＯＳ
トランジスタ３１がオフして第２電流路ｉＣ２が遮断さ
れるので、このときにはＮＭＯＳトランジスタ２１〜２
Ｎ及びＮＭＯＳトランジスタ２Ｎ１〜２Ｍを介する第１
電流路ｉＣ１が形成される。ＮＭＯＳトランジスタ２Ｎ
１〜２Ｍはチャネル抵抗が大きいので、この第１電流路
ｉＣ１を通じて流れる電流は微弱であり、従って待機状
態における必要以上の電力消費が抑制される。
【００２５】一方、アクティブ状態を示す切換信号φＣ
ＴＬの論理“ハイ”では、ＮＭＯＳトランジスタ３１の
オンによりＮＭＯＳトランジスタ２１〜２Ｎ及びＮＭＯ
Ｓトランジスタ３１を介する第２電流路ｉＣ２が形成さ
れる。ＮＭＯＳトランジスタ３１のチャネル抵抗は第１
電流路ｉＣ１のＮＭＯＳトランジスタ２Ｎ１〜２Ｍに比
べて格段に小さいので、第２電流路ｉＣ２を介しては、
より多量の電流を流すことが可能である。従って、セル
フリフレッシュモードにおけるリフレッシュ動作開始で
電力消費量が一気に増え、出力ノードＮ２の内部電源電
圧ＩＶｃｃが降下しても、このときには第２電流路ｉＣ
２の形成による差動増幅回路の動作電流増加により、Ｎ
ＭＯＳトランジスタ１３，１４による比較動作の迅速化
が図られて内部電源電圧ＩＶｃｃが素早く補充され、安
定出力を得られる。
ＴＬの論理“ハイ”では、ＮＭＯＳトランジスタ３１の
オンによりＮＭＯＳトランジスタ２１〜２Ｎ及びＮＭＯ
Ｓトランジスタ３１を介する第２電流路ｉＣ２が形成さ
れる。ＮＭＯＳトランジスタ３１のチャネル抵抗は第１
電流路ｉＣ１のＮＭＯＳトランジスタ２Ｎ１〜２Ｍに比
べて格段に小さいので、第２電流路ｉＣ２を介しては、
より多量の電流を流すことが可能である。従って、セル
フリフレッシュモードにおけるリフレッシュ動作開始で
電力消費量が一気に増え、出力ノードＮ２の内部電源電
圧ＩＶｃｃが降下しても、このときには第２電流路ｉＣ
２の形成による差動増幅回路の動作電流増加により、Ｎ
ＭＯＳトランジスタ１３，１４による比較動作の迅速化
が図られて内部電源電圧ＩＶｃｃが素早く補充され、安
定出力を得られる。
【００２６】尚、切換信号φＣＴＬは、セルフリフレッ
シュマスタ信号φＳＲＡＳが論理“ロウ”入力のときに
は論理“ハイ”となるので、本例の場合、ノーマルモー
ドでも活性化する信号である。切換信号φＣＴＬに対し
ては、この他にも各種動作状態を示す信号による適切な
制御をかけておくことで、必要に応じて適宜論理“ハ
イ”／“ロウ”を設定することが可能である。
シュマスタ信号φＳＲＡＳが論理“ロウ”入力のときに
は論理“ハイ”となるので、本例の場合、ノーマルモー
ドでも活性化する信号である。切換信号φＣＴＬに対し
ては、この他にも各種動作状態を示す信号による適切な
制御をかけておくことで、必要に応じて適宜論理“ハ
イ”／“ロウ”を設定することが可能である。
【００２７】また、この実施形態のようなセルフリフレ
ッシュモードに限られずとも、内部電源その他の電源電
圧を発生する電源電圧発生回路について、動作状態に応
じて発生電圧の消費量が異なる場合に適宜適用すること
ができるのは、勿論のことである。
ッシュモードに限られずとも、内部電源その他の電源電
圧を発生する電源電圧発生回路について、動作状態に応
じて発生電圧の消費量が異なる場合に適宜適用すること
ができるのは、勿論のことである。
【００２８】
【発明の効果】以上述べてきたように本発明の電源電圧
発生回路によれば、動作状態に応じて切換可能な複数の
電流路を設けるようにし、モード特性による電力消費量
の違いに対応した最適の電流路を選択使用することがで
きるようにしたので、従来よりいっそうの低電力化を図
ることができる。
発生回路によれば、動作状態に応じて切換可能な複数の
電流路を設けるようにし、モード特性による電力消費量
の違いに対応した最適の電流路を選択使用することがで
きるようにしたので、従来よりいっそうの低電力化を図
ることができる。
【図１】従来の電源電圧発生回路の回路図。
【図２】本発明による電源電圧発生回路の実施形態を示
す回路図。
す回路図。
【図３】図２の電源電圧発生回路の動作タイミングを示
す信号波形図。
す信号波形図。
２Ｎ１〜２Ｍ 第１の電流制御手段（ＮＭＯＳトランジ
スタ） ３１ 第２の電流制御手段（ＮＭＯＳトランジスタ） ｉＣ１ 第１電流路 ｉＣ２ 第２電流路 φＣＴＬ 切換信号 φＳＲＡＳ セルフリフレッシュマスタ信号 バーＳＲＳＰ セットアップパルス信号
スタ） ３１ 第２の電流制御手段（ＮＭＯＳトランジスタ） ｉＣ１ 第１電流路 ｉＣ２ 第２電流路 φＣＴＬ 切換信号 φＳＲＡＳ セルフリフレッシュマスタ信号 バーＳＲＳＰ セットアップパルス信号
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開 平６−84357（ＪＰ，Ａ)
特開 平１−136361（ＪＰ，Ａ)
Claims (6)
- 【請求項１】 第１電圧と電流制御ノードとの間に設け
られ、出力した電源電圧と基準電圧とを入力として該２
入力の電圧差に基づき電源電圧を出力する電圧発生手段
をもつ半導体メモリ装置の電源電圧発生回路において、 各ゲート電極を前記電流制御ノードに共通接続した２つ
以上の第１のＭＯＳトランジスタを前記電流制御ノード
と第２電圧との間に直列接続してなり、該第１のＭＯＳ
トランジスタのチャネル抵抗を大きくして流れる電流量
を少なくした第１の電流制御手段と、ゲート電極に切換
信号を印加した第２のＭＯＳトランジスタを前記第１の
ＭＯＳトランジスタのいずれかに並列となるように、前
記直列接続した第１のＭＯＳトランジスタ間の接続ノー
ドのいずれかと前記第２電圧との間に接続してなり、該
第２のＭＯＳトランジスタのチャネル抵抗を小さくして
前記第１の電流制御手段よりも流れる電流量を多くした
第２の電流制御手段と、を複数の電流制御手段として少
なくとも備え、これら電流制御手段を前記切換信号でス
イッチして使用することにより、メモリ装置の動作状態
に応じて前記電圧発生手段を流れる電流量が調整される
ようになっていることを特徴とする電源電圧発生回路。 - 【請求項２】 切換信号が、セルフリフレッシュモード
のリフレッシュ動作期間及びノーマルモードで活性化し
且つセルフリフレッシュモードの残りの期間で非活性化
する信号である請求項１記載の電源電圧発生回路。 - 【請求項３】 第１電圧が外部電源電圧で、第２電圧が
接地電圧である請求項１記載の電源電圧発生回路。 - 【請求項４】 基準電圧を入力する第１ノードと、電源
電圧を出力する第２ノードと、これら第１ノード及び第
２ノードの各電圧を入力しその差を増幅して第３ノード
から出力する、第１電圧と第４ノードとの間に設けられ
た増幅手段と、前記第４ノードと第２電圧との間に直列
に設けられ、制御端子が前記第４ノードに接続されて該
第４ノードの電圧により前記増幅手段の第１電流路を形
成する２つ以上の第１のＭＯＳトランジスタからなり、
該第１電流路の電流量が少なくなるようにチャネル抵抗
を大きくした第１の電流制御手段と、前記第１のＭＯＳ
トランジスタのいずれかに並列となるように、前記直列
接続した第１のＭＯＳト ランジスタ間の接続ノードのい
ずれかと前記第２電圧との間に設けられ、制御端子に切
換信号を受けて該切換信号の活性化により前記増幅手段
の第２電流通路を形成する第２のＭＯＳトランジスタか
らなり、該第２電流路の電流量が前記第１電流路よりも
多くなるようにチャネル抵抗を小さくした第２の電流制
御手段と、前記第１電圧と前記第２ノードとの間に設け
られ、制御端子が前記第３ノードに接続されて制御され
ることにより電源電圧を出力する出力手段と、から構成
され、前記切換信号の状態により前記増幅手段の電流量
を制御できるようになっていることを特徴とする半導体
メモリ装置の電源電圧発生回路。 - 【請求項５】 切換信号が、セルフリフレッシュモード
のリフレッシュ動作期間及びノーマルモードで活性化し
且つセルフリフレッシュモードの残りの期間で非活性化
する信号である請求項４記載の電源電圧発生回路。 - 【請求項６】 第１電圧が外部電源電圧で、第２電圧が
接地電圧である請求項５記載の電源電圧発生回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950009968A KR0172371B1 (ko) | 1995-04-26 | 1995-04-26 | 반도체 메모리장치의 전원전압 발생회로 |
| KR1995P9968 | 1995-04-26 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08306185A JPH08306185A (ja) | 1996-11-22 |
| JP3383151B2 true JP3383151B2 (ja) | 2003-03-04 |
Family
ID=19413019
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10555296A Expired - Fee Related JP3383151B2 (ja) | 1995-04-26 | 1996-04-25 | 半導体メモリ装置の電源電圧発生回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5771198A (ja) |
| JP (1) | JP3383151B2 (ja) |
| KR (1) | KR0172371B1 (ja) |
| GB (1) | GB2300283B (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3829041B2 (ja) * | 2000-03-08 | 2006-10-04 | 株式会社東芝 | 強誘電体メモリ |
| JP4262912B2 (ja) * | 2001-10-16 | 2009-05-13 | Ｎｅｃエレクトロニクス株式会社 | 半導体記憶装置 |
| JP3667700B2 (ja) * | 2002-03-06 | 2005-07-06 | エルピーダメモリ株式会社 | 入力バッファ回路及び半導体記憶装置 |
| KR20060127366A (ko) * | 2005-06-07 | 2006-12-12 | 주식회사 하이닉스반도체 | 내부전압 구동 회로 |
| JP2012099199A (ja) * | 2010-11-05 | 2012-05-24 | Elpida Memory Inc | 半導体装置及びその制御方法 |
| US9830954B2 (en) * | 2011-03-23 | 2017-11-28 | Intel Corporation | Method and system for dynamic power management of memories |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60176121A (ja) * | 1984-02-22 | 1985-09-10 | Toshiba Corp | 電圧降下回路 |
| US5430681A (en) * | 1989-05-08 | 1995-07-04 | Hitachi Maxell, Ltd. | Memory cartridge and its memory control method |
| JP2680936B2 (ja) * | 1991-02-13 | 1997-11-19 | シャープ株式会社 | 半導体記憶装置 |
| JPH0519914A (ja) * | 1991-07-17 | 1993-01-29 | Sharp Corp | 半導体装置の内部降圧回路 |
| US5295112A (en) * | 1991-10-30 | 1994-03-15 | Nec Corporation | Semiconductor memory |
| JP3204750B2 (ja) * | 1992-09-04 | 2001-09-04 | 富士通株式会社 | 半導体装置 |
| JPH06243677A (ja) * | 1993-02-19 | 1994-09-02 | Hitachi Ltd | 半導体記憶装置とメモリ装置及びその品種設定方法 |
| JP3142414B2 (ja) * | 1993-05-06 | 2001-03-07 | 株式会社東芝 | 消費電流削減機能を有する半導体集積回路 |
| US5594699A (en) * | 1993-09-20 | 1997-01-14 | Fujitsu Limited | DRAM with reduced electric power consumption |
| JPH07105682A (ja) * | 1993-10-06 | 1995-04-21 | Nec Corp | ダイナミックメモリ装置 |
| JP3090833B2 (ja) * | 1993-12-28 | 2000-09-25 | 株式会社東芝 | 半導体記憶装置 |
| JP3759758B2 (ja) * | 1994-02-03 | 2006-03-29 | 株式会社ルネサステクノロジ | 半導体記憶装置 |
-
1995
- 1995-04-26 KR KR1019950009968A patent/KR0172371B1/ko not_active IP Right Cessation
-
1996
- 1996-04-22 US US08/636,115 patent/US5771198A/en not_active Expired - Lifetime
- 1996-04-25 JP JP10555296A patent/JP3383151B2/ja not_active Expired - Fee Related
- 1996-04-26 GB GB9608662A patent/GB2300283B/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08306185A (ja) | 1996-11-22 |
| GB9608662D0 (en) | 1996-07-03 |
| GB2300283A (en) | 1996-10-30 |
| US5771198A (en) | 1998-06-23 |
| GB2300283B (en) | 1997-05-28 |
| KR960038968A (ko) | 1996-11-21 |
| KR0172371B1 (ko) | 1999-03-30 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5659517A (en) | Semiconductor memory device with an improved hierarchical power supply line configuration | |
| JP2012515411A (ja) | メモリアレイのための動的な漏洩制御 | |
| KR100437463B1 (ko) | 반도체 메모리 장치 내부전원전압발생기를 제어하는 회로및 방법 | |
| US7567469B2 (en) | Over driving pulse generator | |
| JP4959046B2 (ja) | 半導体記憶装置 | |
| KR0129790B1 (ko) | 개량된 증폭기 회로와 그것을 이용한 반도체 기억장치 | |
| JP3383151B2 (ja) | 半導体メモリ装置の電源電圧発生回路 | |
| JP2007073143A (ja) | 半導体記憶装置 | |
| JPH07118194B2 (ja) | 半導体メモリ装置のデータ出力端電圧レベル調節回路 | |
| US5978299A (en) | Semiconductor memory device having a voltage lowering circuit of which supplying capability increases when column system is in operation | |
| JPH0521738A (ja) | 半導体集積回路 | |
| US9001610B2 (en) | Semiconductor device generating internal voltage | |
| JP3504961B2 (ja) | 半導体メモリ素子のエネーブル信号クランプ回路 | |
| WO2019112882A1 (en) | Apparatuses and methods for providing bias signals in a semiconductor device | |
| JP2000339962A (ja) | 電圧発生回路 | |
| US5636169A (en) | Precharge voltage generator | |
| JPH0278090A (ja) | メモリ装置の供給電圧安定化回路 | |
| US6353350B1 (en) | Pulse generator independent of supply voltage | |
| JP2002230997A (ja) | 半導体記憶装置 | |
| KR100762240B1 (ko) | 전원 제어회로 | |
| JPH11232870A (ja) | バック・ゲート電圧制御遅延回路を有する半導体メモリ素子 | |
| JP2001035151A (ja) | 半導体記憶装置 | |
| JP2004005403A (ja) | １／２電源電圧発生回路及び半導体メモリ装置 | |
| JP4318701B2 (ja) | 半導体記憶装置 | |
| JPH0963267A (ja) | 半導体記憶装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20010328 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071220 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081220 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091220 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091220 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101220 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101220 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111220 Year of fee payment: 9 |
|
| LAPS | Cancellation because of no payment of annual fees |