JP3204750B2

JP3204750B2 - 半導体装置

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Publication number: JP3204750B2
Application number: JP23728492A
Authority: JP
Inventors: 眞男田口
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1992-09-04
Filing date: 1992-09-04
Publication date: 2001-09-04
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Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体装置に関し、特
に、安定した電圧を供給するための電圧制御回路をチッ
プ上に搭載した半導体装置に関する。近年、ＤＲＡＭや
ＳＲＡＭ等の半導体記憶装置を始めとする集積回路のチ
ップ上に電圧制御回路を搭載し、外部から供給された電
圧に対してチップ内に設けた基準電圧発生手段の発する
電圧をもとに一定の電圧を供給する回路を有する半導体
装置が提供されている。チップ上に定電圧発生回路を搭
載するメリットは、一般に『安定化電源』という名称で
知られている装置におけるメリットと同じく、非安定な
電源を供給しても必要な負荷回路部分では安定な電圧を
供給することができる点にある。例えば、外部から５Ｖ
の電源を供給したとしても、チップ内部を３Ｖの電源電
圧仕様で設計しておき、この間にシリーズレギュレータ
型の安定化電源回路を入れることにより、外部から供給
される電圧の５Ｖが多少変動しても内部の３Ｖが安定し
て供給される。そして、近年、どのような状況下におい
ても安定した動作が可能な電圧制御回路を搭載した半導
体装置の提供が要望されるようになっている。

【０００２】

【従来の技術】図５は従来の半導体装置の一例を示す回
路図であり、フィードバック制御型のシリーズレギュレ
ータ回路を示すものである。同図に示されるように、チ
ップ上に搭載する一般的なシリーズレギュレータ回路
は、Ｐチャネル型ＭＯＳトランジスタＱ₃,Ｑ₄,Ｑ_R;Ｎチ
ャネル型ＭＯＳトランジスタＱ₁,Ｑ₂,Ｑ₅およびキャパ
シタＣ_Cを備えて構成されている。

【０００３】参照符号Ｖ_EXTは外部から供給される電源
電圧を示し、Ｖ_refは, 例えば, チップ内に設けた基準
電圧発生手段で発生された基準電圧を示し、そして、Ｖ
_INTは内部回路に供給する電圧を示している。また、図
５に示されるように、トランジスタＱ₃,Ｑ₄ は一対の負
荷デバイスを構成し、トランジスタＱ₁,Ｑ₂ は差動増幅
トランジスタ対を構成するようになっている。ここで、
トランジスタＱ₅は、差動増幅トランジスタ対Ｑ₁,Ｑ₂
とグランドとの間に設けられ、そのゲートには基準電圧
Ｖ_refが印加されている。

【０００４】まず、図５に示すシリーズレギュレータ
（内部降圧レギュレータ）回路を対象回路として、過渡
応答についての論理解析を行う。すなわち、解析的手法
を主体に内部降圧レギュレータの過渡応答を推測して設
計的に留意すべきキーポイントを明確にし、また、回路
シミュレーションにおける追求すべき方向づけを行うた
めに、内部降圧レギュレータの過渡応答についての理論
解析を行う。

【０００５】図５の回路において、フィードバック制御
は長周期変動に対するものだけであって、差動アンプは
電流を最小限に絞るようになっている。すなわち、相対
的にトランジスタＱ_Rの寸法を大きく設定するようにな
っている。一方、短周期変動に対しては、キャパシタＣ
_Cを通じてのトランジスタＱ_Rのゲート電圧変調によ
り、該トランジスタＱ_Rのドレイン電流を変化させて対
応するようになっている。

【０００６】図６は図５の半導体装置の短周期変動に対
する等価回路を示す図である。上述した図５の回路は、
短周期変動に対しては等価的に図６のようになる。図６
の等価回路において、バイアス電圧Ｖ₁は、トランジス
タＱ_Rがスタンバイ時にＩ_CC2（約５０μＡ）相当を供
給するのに十分な電圧となっており、Ｖ₁＝Ｖ_EXT−｜Ｖ_ThQR｜ ……（１）程度となる。尚、図６において、参照符号Ｒ_Aは差動ア
ンプ内部抵抗であり、アンプ部は電流を最小限にしてい
るので、信号周波数の対象範囲ではＣ_Cに対して無視で
きる程に十分大きなインピーダンスとなっている。つま
り、トランジスタＱ_Rのゲートは、交流的にフローティ
ング状態であると考えることができる。

【０００７】次に、動作解析を行うために、図６をもと
にして図７のモデル回路を考えることにする。図７は従
来の半導体装置の問題を説明するためのモデル回路を示
す図であり、同図中、参照符号Ｃ_Oは負荷配線系固定容
量を示し、また、Ｃ_Lはクロック動作で瞬時動作する回
路の内部容量（例えば、センスアンプ動作瞬時に見える
ビット線容量、或いは、リセット時に見えるデコーダ等
のプリチャージ容量）である。

【０００８】Ｖ_G(t)とＶ_INT(t)のスタンバイ時（ｔ＝０
^-）における値は、

【０００９】

【数１】

【００１０】が流れる。さて、Ｖ_INT(t)とＩ_D(t)の関係
はＩ_DによってＣ_O＋Ｃ_Lを充電し、且つ、Ｃ _Cおよび
Ｃ_GSの直列容量を充電する関係にあるので、次のように
表わすことができる。

【００１１】

【数２】

【００１２】ここで、この微分方程式（９）を解くため
に、

【００１３】

【数３】

【００１４】（３）式の関係から、

【００１５】

【数４】

【００１６】が得られる。ここで、（17）式によって、
各回路定数さえ判ればＶ_INTの過渡変化が計算できるこ
とになる。また、（17）式の関数形を見るとＶ_INT(t)は
双曲線であり、Ａの値が大きい程漸近線に近づくことに
なる。尚、Ａの値を大きくするには、トランジスタＱ_R
の利得を大きくし、且つ、容量Ｃ_Cを大きくすることで
ある。

【００１７】図８は図７のモデル回路における内部電圧
の時間変化Ｖ_INT(t)を示す図である。次に、図８の変化
を実デバイスのパラメータで計算し、実デバイスパラメ
ータでの検証を行うことにする。まず、次のような仮定
を導入する。

【００１８】

【数５】

【００１９】以上の場合、

【００２０】

【数６】

【００２１】さらに、抵抗成分の影響を考慮する。図９
は従来の半導体装置において、内部電圧の変化を実際の
パラメータを用いて計算した結果を示す図であり、図１
０は図７のモデル回路に抵抗成分を含めたときの回路を
示す図である。図９の結果は、配線系の抵抗を入れてい
ないためｔ＝０⁺において、過激な内部電圧Ｖ_INTの降
下が起っている。しかしながら、実際には、図１０に示
す回路のようにＣ_Lには必ず配線抵抗, 或いは, トラン
ジスタＴ_rの内部抵抗が入る。この回路の応答は解析的
に見通しが良くないのでシミュレーションを主体にした
方が良いが、定性的に応答は次のようになる。

【００２２】スイッチＳＷの投入直後、Ｒ＝０とした前
の解析では直ちに電荷再配分が起ったため急激な内部電
圧Ｖ_INT(t)の降下があったが、抵抗Ｒ_Lが存在すると、
トランジスタＱ_Rの影響を考えない場合、内部電圧Ｖ
_INT(t)はＣ_O，Ｃ_L，Ｒ_Lの応答は微分方程式を解くと
（解くまでもなく）、

【００２３】

【数７】

【００２４】である。図１０の回路においては、内部電
圧Ｖ_INT(t)の変化は、抵抗Ｒ_Lに流れる電流としてトラ
ンジスタＱ_Rからの電流と容量Ｃ_OおよびＣ_Lとの電荷
再配分による電流の合成で決定されるため、図１２に示
されるように、時間ｔ＝０⁺付近では抵抗Ｒ_Lの影響に
よって、内部電圧Ｖ_INT(t)の急降下は制限され、時間と
ともにトランジスタＱ_Rの特性に支配されるようにな
る。つまり、抵抗Ｒ_Lの存在で図９のような急激な内部
電圧Ｖ_INT(t)の低下は生じなくなる。どの程度低下する
かは（21）式によって、抵抗Ｒ_L及び容量Ｃ_Oに依存す
ることになる。

【００２５】

【数８】

【００２６】と求まる。前記の値を用いると（Ｃ_O＝１
０００pF、Ｃ_L＝３５００pF）、ｔ₁＝７７７．８×１０^-12Ｒ_L ……（25）となる。Ｒ_L＝１０Ωのときｔ₁＝７．７８ns、Ｒ_L＝
１００Ωのとき７７．８nsであるため、図９におけるｔ
＝０近傍において、内部電圧Ｖ_INT(t)は急激な変化はせ
ず、Ｒ_L＝１０Ωの場合でもｔ＝７．７８nsへ向けて電
圧が降下していく。また、トランジスタＱ_Rの効果によ
って、ｔ＝７〜８ns頃には内部電圧Ｖ_INT( _t)はかなり回
復しているので、これらを総合的に見ると内部電圧Ｖ
_INT(t)の過渡変化は意外に小さいようである。尚、変動
幅の詳細な値は解析的手法よりもシミュレーションを活
用した方が良いと思われる。

【００２７】次に、帰還回路の作用に付いて考察する。
帰還回路の作用によって、Ｖ_INT(t)がＶ_INTOに対して降
下した場合、トランジスタＱ_Rのゲート電圧をグランド
側へ引いて、Ｖ_INT(t)を増大させるようにＱ₁の駆動が
始まる。Ｑ₁，Ｑ₂（図５参照）の駆動力は弱く設定さ
れており、Ｑ_RのＣ_Cがミラー効果で大容量に見えるこ
とからＱ₁側からの駆動効果はｔ＝０⁺付近ではすぐに
は現れない。

【００２８】しかしながら、Ｑ₁，Ｑ₂はＶ_INT(t)がＶ
_INTOよりも低い間は、Ｖ_INT(t)を増大させるように駆動
しつづける。図９から明らかなように、Ｖ_INT(t)がほぼ
完全にＶ_INTOに回復するには１００ns程度かかるので
（帰還効果を考えないとき）、Ｑ₁，Ｑ₂の駆動は相応
の長時間続くことになる。Ｑ₁，Ｑ₂の動作をコンパレ
ータ的なものと近似し、Ｑ₁がオン、Ｑ₂がオフと考え
る。こうするとＱ₁の駆動電流はＱ₃の電流で決定され
るので、Ｑ₃を近似的に定電流源とすると、この値はス
タンバイ時に増幅系に許される消費電流（≒１０μＡ）
そのものである。これをＩ_Sと表わすと、ｔ＝ｔ₁近傍
におけるＣ_O，Ｃ_Lでの電荷再配分効果が消滅してＱ_R
からの充電作用が主体になるｔ＝ｔ₂（ｔ₂＞ｔ₁）に
おける回路動作は、図１３に示されるように、Ｒ_Lの効
果を無視して考えることができる（Ｃ_LＲ_Lの直列回路
が完全に容量性に見える）。このとき回路方程式は、

【００２９】

【数９】

【００３０】となる。この方程式をＲｕｎｇｅ−Ｋｕｔ
ｔａ法で数値解すると、図１４の特性を得る。尚、ｔ＝
０付近はＲ_Lの影響が強く上式の解の妥当性がないの
で、Ｒ_Lが無視できるｔ≧２０nsで示した。上述した数
値解の結果を見ると、Ｖ_INT(t)≧２．４Ｖとなるのはｔ
＝１９０ns付近（Ｗ＝１０００００μｍ、Ｉ_S＝１０μ
Ａ、Ｃ_C＝１００pF）であり、ｔ≧１９０ns以降Ｖ
_INT(t)＞Ｖ_INTOとなるためＱ₁，Ｑ₂のコンパレータが
反転してＩ_Sを引く動作が起らなくなる。Ｗ＝１０００
０μｍではこれはｔ＝３００nsのときになる。一方、Ｖ
_G(t)の経時変化を考えると、（27）式から、Ｗ＝１０００００μｍのときＶ_G(t=190ns)＝Ｖ_EXT−｜Ｖ_ThP｜−0.00841 Ｗ＝１００００μｍのときＶ_G(t=300ns)＝Ｖ_EXT−｜Ｖ_ThP｜−0.01327 となる。つまりＷ＝１０００００μｍにおいては８．４
mV、１００００μｍにおいては１３．３mVだけゲートバ
イアスがかかっており、Ｖ_INT(t)がＶ_INTOをクロスする
ことで誤差増幅器Ｑ₁，Ｑ₂がＩ_Sを引くのをやめ、逆
にＩ_Sを供給するようになってもしばらくはＱ_Rはオン
状態を続けるのでＶ_INT(t)はオーバーシュートをしてし
まう。

【００３１】実際にはＤＲＡＭは１９０nsより速いサイ
クルタイムで動くのでＶ_INT(t)が完全に回復する前に次
のサイクルに入ってしまう。この結果Ｖ_INT(t)＜Ｖ_INTO
の状態は長期間つづき、この間誤差増幅器はＩ_Sを引き
っぱなしになる。この結果Ｑ _Rのゲート電圧はかなりＶ
_SS側に引かれた状態で動作が続くため、突然スタンバイ
に入ったときにはＱ_Rは直ちにカットオフはできず、Ｖ
_INT(t)のオーバーシュートは無視できない大きさになる
恐れがある。

【００３２】

【発明が解決しようとする課題】上述したように、図５
に示すシリーズレギュレータ（内部降圧レギュレータ）
回路には、チップがアクティブ状態で過渡的に急激に変
化するチップの消費電流に対して常に一定の電圧を供給
する電圧制御能力と共に、チップがスタンバイ状態とな
っているときに回路自身が消費する電力を最小とするこ
とが必要とされている。そこで、従来、スタンバイ時の
消費電流を抑制するために、フィードバック制御用アン
プに流す電流を数十マイクロアンペア程度とするように
なっている。その結果、長期的な（例えば、数秒程度）
の変化に対しては、フィードバック制御が効果を持って
出力電圧を常に基準電圧（参照電圧）に等しくなるよう
にすることができるが、短期的（数十ナノ秒程度）の変
化に対しては、アンプの電流が小さく負荷を高速に駆動
する能力はない。

【００３３】また、直列制御用のｐＭＯＳトランジスタ
のゲートとドレインの間には、意図的に大きな容量を挿
入し、負荷側の電流が急激に変化して制御トランジスタ
のドレイン電圧が変化したとき、その変化をゲートに及
ぶようにする。つまり、高速な負荷電流変化に対して
は、差動増幅器による制御は効果を持たず、容量結合で
ゲート電圧を変調するだけにする。

【００３４】ところで、従来の回路の場合、負荷電流が
急増した場合に出力電圧は降下し、徐々に回復する。し
かしながら、本発明者の解析によれば、ＤＲＡＭの内部
電源系には、３０００ピコファラッド程度の充電放電す
る容量があり、さらに、これに並列に電圧安定化のため
の容量が付加される。この容量を２０００ピコファラッ
ドとして、この端子間電圧の回復は数百ナノ秒を要する
ため、ＤＲＡＭのようにサイクルタイムが１２０ナノ秒
程度のデバイスでは電圧が完全に回復する前に次のサイ
クルに入ってしまい、再び大きな負荷電流が流れる。こ
れを繰り返していると、チップ内の電圧は、常に正規の
電圧よりも若干低い状態が続くため、長期的変化に対応
して動作するフィードバック制御回路系は出力電圧を高
くするように直列制御トランジスタを常に駆動すること
になる。

【００３５】この結果、速いサイクルタイムで高速動作
していたチップが突然スタンバイ状態に入ったとき、直
列制御トランジスタのゲート・ドレイン間に挿入されて
いた容量（数百ピコファラッド）には、当該トランジス
タの内部抵抗を最も低下させる方向のバイアス電圧が充
電されているため、これが制御増幅器の電流によって充
電されるまでは当該トランジスタは内部抵抗が低い状態
を続ける。この結果、負荷電流が殆ど無いスタンバイ状
態でのチップ内部電源電圧が規定値よりも増大し、次に
アクティブ状態にないると再び内部電源電圧が低下する
という不安定なサイクルを繰り返す恐れがある。

【００３６】このような電源電圧の不安定は、メモリセ
ル内の蓄積電荷に対しては、『電源バンプ』と呼ばれる
効果によって、正規の電荷量よりも実効的な電荷量の減
殺を生じさせる効果を持つ。この結果、センスアンプの
感度が悪い場合やα線がチップに入射して雑音信号電荷
を発生させていた場合等と重複したとき、容易にＤＲＡ
Ｍチップに誤動作を起こすことになる。

【００３７】本発明は、上述した従来の半導体装置が有
する課題に鑑み、どのような状況下においても安定した
動作が可能な電圧制御回路を搭載した半導体装置の提供
を目的とする。

【００３８】

【課題を解決するための手段】本発明によれば、チップ
上に電圧制御回路を搭載した半導体装置であって、前記
電圧制御回路は、一対の負荷デバイスＱ₃,Ｑ₄を共通に
持ち、ゲート同士およびドレイン同士が共通に接続され
た複数の差動増幅トランジスタ対Ｑ₁,Ｑ₂;Ｑ₆,Ｑ₇を具
備し、該複数の差動増幅トランジスタ対は、スタンバイ
状態を含めて常時動作している第１の差動増幅トランジ
スタ対Ｑ₁,Ｑ₂と、アクティブ状態になったときに動作
する第２の差動増幅トランジスタ対Ｑ₆,Ｑ₇とを備えた
ことを特徴とする半導体装置が提供される。

【００３９】

【作用】本発明の半導体装置によれば、複数の差動増幅
トランジスタ対は、スタンバイ状態を含めて常時動作し
ている第１の差動増幅トランジスタ対Ｑ₁,Ｑ₂と、アク
ティブ状態になったときに動作する第２の差動増幅トラ
ンジスタ対Ｑ₆,Ｑ₇とで構成されている。そして、アク
ティブ状態になったときに動作する第２の差動増幅トラ
ンジスタ対Ｑ₆,Ｑ₇のソース側バイアス回路の内部抵抗
は、該アクティブ状態への遷移を検出した後チップがス
タンバイ状態に入るまでの間に、徐々に低下させるよう
になっている。

【００４０】これによって、本発明に係るチップ上に電
圧制御回路を搭載した半導体装置は、どのような状況下
においても安定した動作を行うことができる。

【００４１】

【実施例】以下、図面を参照して本発明に係る半導体装
置の実施例を説明する。図１は本発明に係る半導体装置
の一実施例を示す回路図であり、フィードバック制御型
のシリーズレギュレータ回路（内部降圧レギュレータ回
路）を示すものである。同図に示されるように、本実施
例のチップ上に搭載するシリーズレギュレータ回路は、
Ｐチャネル型ＭＯＳトランジスタＱ₃,Ｑ₄,Ｑ_R;Ｎチャネ
ル型ＭＯＳトランジスタＱ₁,Ｑ₂,Ｑ₅,Ｑ₆,Ｑ₇,Ｑ₈およ
びキャパシタＣ_Cを備えてている。

【００４２】参照符号Ｖ_EXTは外部から供給される電源
電圧を示し、Ｖ_refは, 例えば, チップ内に設けた基準
電圧発生手段で発生された基準電圧を示し、そして、Ｖ
_INTは内部回路に供給する電圧を示している。また、図
１に示されるように、トランジスタＱ₃,Ｑ₄ は一対の負
荷デバイスを構成し、トランジスタＱ₁,Ｑ₂ は第１の差
動増幅トランジスタ対を構成し、さらに、トランジスタ
Ｑ₆,Ｑ₇は第２の差動増幅トランジスタ対を構成するよ
うになっている。ここで、トランジスタＱ₅は、差動増
幅トランジスタ対Ｑ₁,Ｑ₂ のソースとグランドとの間に
設けられ、そのゲートには基準電圧Ｖ_refが印加され、
また、トランジスタＱ₈は、差動増幅トランジスタ対Ｑ
₆,Ｑ₇のソースとグランドとの間に設けられ、そのゲー
トにはチップ活性化クロック信号ＲＡＳＺが供給されて
いる。

【００４３】第１の差動増幅トランジスタ対Ｑ₁,Ｑ
₂は、スタンバイ状態を含めて常時動作しており、常
に、トランジスタＱ₅を介して、10μＡ程度の電流が流
されている。また、第２の差動増幅トランジスタ対Ｑ₆,
Ｑ₇ は、アクティブ状態になったときだけ動作するよう
になっており、アクティブ状態において、トランジスタ
Ｑ₈を介して数ｍＡ程度の電流が流されることになる。

【００４４】このように、本実施例の半導体装置は、従
来のチップ上に電圧制御回路を搭載した半導体装置にお
ける内部電圧Ｖ_INT(t)のオーバーシュートが特定のサイ
クルタイムの条件で電圧制御回路（内部降圧レギュレー
タ回路）の存在を意味のないものにしてしまうことを防
止するようになっている。すなわち、オーバーシュート
を防止するためには、トランジスタＱ_Rのゲート電圧を
速く安定値に回復させることが必要であり、本実施例の
半導体装置では、図１の回路によって、アクティブ時に
は比較的大電流（ｍＡレベル) でトランジスタＱ_Rのゲ
ートを駆動するようになっている。尚、スタンバイ時に
は、消費電力を最小限に抑えるために、小電流（μＡレ
ベル) でトランジスタＱ_Rのゲートを駆動するようにな
っている。

【００４５】図２は図１の半導体装置における内部電圧
の回復時刻と駆動トランジスタ電流との関係を示す図で
あり、図１の回路において、トランジスタＱ₈の引き抜
き電流の値に対してＶ_INT(t)がＶ_INTOである２．４Ｖま
で回復するのに要する時間（これ以降誤差増幅器は反転
してＶ_INT(t)のオーバーシュートを抑えるようになる）
を求めた結果を示すものである。尚、この計算は、前記
（29）式でＩ_S値を変えて、Ｖ_INT(t)＝Ｖ_INTOとなる時
刻をＲｕｎｇｅ−Ｋｕｔｔａ法で求めたものである。

【００４６】この図２に示す結果から明らかなように、
誤差増幅器に１ｍＡ前後の電流を流しておけば１回のＲ
ＡＳサイクル活性期間内でＶ_INT(t)は回復し、その結
果、サイクルを続けたときにＶ_INT(t)が低下したままに
なることに起因した電圧オーバーシュートを防ぐことが
できる。尚、誤差増幅器に１ｍＡ程度の電流を与えるこ
とはアクティブサイクル内だけで行うので消費電力上の
支障は生じない。

【００４７】ところで、トランジスタＱ₈のターンオン
を急激に行うとフィードバックループのゲインが急変
し、その過渡応答がＶ_INT(t)の乱れを生じさせる恐れが
ある。そこで、トランジスタＱ₈はゆっくりターンオン
するようにゲートに入るＲＡＳＺの波形を鈍らせて該ト
ランジスタＱ₈のゲートに印加するのが好ましい。すな
わち、アクティブ状態になったときに動作する第２の差
動増幅トランジスタ対Ｑ₆,Ｑ₇のソース側バイアス回路
の内部抵抗を、該アクティブ状態への遷移を検出した
後、チップがスタンバイ状態に入るまでの間に、徐々に
低下させるようにする。

【００４８】図３は図１の半導体装置におけるRASZ信号
を説明するための図であり、同図(a) はRASZ信号の波形
図を示し、同図(b) は好ましいRASZ信号を生成するため
の回路を示している。図３(b) に示すように、トランジ
スタＱ₈のゲートに供給する信号は、チップの活性化信
号RASZをインバータＩ₀で反転し、それを抵抗Ｒ₀およ
び容量Ｃ₀で構成した積分回路ＩＩで波形を鈍らせるよ
うになっている。すなわち、図３(a)のに示すよう
に、チップの活性化信号RASZがチップ選択時に高レベル
から低レベルに変化すると、その信号はインバータＩ₀
により反転された後（図３(a) の）、積分回路ＩＩに
供給される。そして、積分回路ＩＩにより、その波形が
鈍らされた信号（図３(a) の）は、トランジスタＱ₈
のゲートに供給され、これにより、トランジスタＱ₈の
抵抗値（オン抵抗）が、チップの活性化後からチップが
スタンバイ状態に入るまでの間に、徐々に低下する（徐
々に電流を増大する）ことになる。

【００４９】これにより、電圧制御回路を搭載した半導
体装置を、どのような状況下においても安定して動作さ
せることができる。尚、上述した構成は、チップの活性
化信号RASZが立ち下がった（活性化された）後、センス
アンプが動作するまでに若干の時間的余裕があるので問
題は生じない。図４は図１の半導体装置における要部の
変形例を示す回路図である。図１〜図３を参照して説明
した実施例では、差動増幅トランジスタ対Ｑ₆,Ｑ₇のソ
ース側バイアス回路を構成するトランジスタＱ₈のゲー
トに対して、積分回路を経由したチップ活性化クロック
信号を印加するようになっているが、本実施例では、該
トランジスタＱ₈を並列接続さた複数のトランジスタＱ
₈₁, Ｑ₈₂, Ｑ₈₃で構成し、これらのトランジスタＱ₈₁,
Ｑ₈₂, Ｑ₈₃に対して、異なる遅延を有するチップ活性化
クロック信号を印加するようになっている。

【００５０】すなわち、図４に示されるように、遅延回
路ＤＤは、複数のインバータＩ₁〜Ｉ₆を備え、トラン
ジスタＱ₈₁のゲートにはチップ活性化クロック信号RASZ
を直接供給し、トランジスタＱ₈₂のゲートにはインバー
タＩ₁〜Ｉ₄を介して遅延されたチップ活性化クロック
信号RASZを供給し、そして、トランジスタＱ₈₃のゲート
にはインバータＩ₁〜Ｉ₆を介してさらに遅延されたチ
ップ活性化クロック信号RASZを供給するようになってい
る。これにより、トランジスタＱ₈₁〜Ｑ₈₃は、時間の経
過と共にスイッチ・オンすることになり、チップの活性
化後からチップがスタンバイ状態に入るまでの間に、徐
々に電流を増大することができる。尚、図４では、トラ
ンジスタ（バイアス回路用トランジスタ）は、Ｑ₈₁〜Ｑ
₈₃の３つとされ、また、遅延回路ＤＤを構成するインバ
ータの数もＩ₁〜Ｉ₆の６つとされているが、これらの
構成は必要に応じて様々に変化させることができるのは
いうまでもない。

【００５１】

【発明の効果】以上、詳述したように、本発明の半導体
装置によれば、スタンバイ状態を含めて常時動作してい
る第１の差動増幅トランジスタ対と、アクティブ状態に
なったときに動作する第２の差動増幅トランジスタ対と
を設けることによって、どのような状況下においても安
定した動作を行うことができる。

【図面の簡単な説明】

【図１】本発明に係る半導体装置の一実施例を示す回路
図である。

【図２】図１の半導体装置における内部電圧の回復時刻
と駆動トランジスタ電流との関係を示す図である。

【図３】図１の半導体装置におけるRASZ信号の波形を示
す図である。

【図４】図１の半導体装置における要部の変形例を示す
回路図である。

【図５】従来の半導体装置の一例を示す回路図である。

【図６】図５の半導体装置の短周期変動に対する等価回
路を示す図である。

【図７】従来の半導体装置の問題を説明するためのモデ
ル回路を示す図である。

【図８】図７のモデル回路における内部電圧の時間変化
を示す図である。

【図９】従来の半導体装置において、内部電圧の変化を
実際のパラメータを用いて計算した結果を示す図であ
る。

【図１０】図７のモデル回路に抵抗成分を含めたときの
回路を示す図である。

【図１１】図１０のモデル回路における電荷配分配での
内部電圧の過渡変化を示す図である。

【図１２】図１０のモデル回路における内部電圧の時間
変化を示す図である。

【図１３】従来の半導体装置における帰還制御が生じて
いるときのレギュレータ部分の等価回路を示す図であ
る。

【図１４】帰還制御が生じているときの従来の半導体装
置における内部電圧の時間変化を示す図である。

【符号の説明】

Ｑ₁,Ｑ₂ …第１の差動増幅トランジスタ対（Ｎ型ＭＯＳ
トランジスタ）Ｑ₃,Ｑ₄ …負荷デバイス（Ｐ型ＭＯＳトランジスタ）Ｑ₅:Ｑ₈;Ｑ₈₁, Ｑ₈₂, Ｑ₈₃…バイアス回路用トランジス
タ（Ｎ型ＭＯＳトランジスタ）Ｑ₆,Ｑ₇…第２の差動増幅トランジスタ対（Ｎ型ＭＯＳ
トランジスタ）ＤＤ…遅延回路

Claims

(57)【特許請求の範囲】

【請求項１】チップ上に電圧制御回路を搭載した半導
体装置であって、前記電圧制御回路は、一対の負荷デバイス（Ｑ₃,Ｑ₄)を
共通に持ち、ゲート同士およびドレイン同士が共通に接
続された複数の差動増幅トランジスタ対（Ｑ₁,Ｑ₂;Ｑ₆,
Ｑ₇)を具備し、該複数の差動増幅トランジスタ対は、スタンバイ状態を
含めて常時動作している第１の差動増幅トランジスタ対
（Ｑ₁,Ｑ₂)と、アクティブ状態になったときに動作する
第２の差動増幅トランジスタ対（Ｑ₆,Ｑ₇)とを備えたこ
とを特徴とする半導体装置。
【請求項２】前記アクティブ状態になったときに動作
する第２の差動増幅トランジスタ対（Ｑ₆,Ｑ₇)のソース
側バイアス回路の内部抵抗を、該アクティブ状態への遷
移を検出した後前記チップがスタンバイ状態に入るまで
の間に、徐々に低下させるようにしたことを特徴とする
請求項１の半導体装置。
【請求項３】前記第２の差動増幅トランジスタ対（Ｑ
₆,Ｑ₇)のソース側バイアス回路を構成するトランジスタ
（Ｑ₈)のゲートに対して、積分回路を経由したチップ活
性化クロック信号（ＲＡＳＺ）を印加するようにしたこ
とを特徴とする請求項２の半導体装置。
【請求項４】前記第２の差動増幅トランジスタ対（Ｑ
₆,Ｑ₇)のソース側バイアス回路を構成するトランジスタ
（Ｑ₈)を、並列接続さた複数のトランジスタ（Ｑ₈₁, Ｑ
₈₂, Ｑ₈₃) で構成し、該並列接続さた複数のトランジス
タ（Ｑ₈₁, Ｑ ₈₂, Ｑ₈₃) の各ゲートに対して、異なる遅
延を与える遅延回路（ＤＤ）を介してチップ活性化クロ
ック信号（ＲＡＳＺ）を印加するようにしたことを特徴
とする請求項２の半導体装置。