JP3504961B2 - 半導体メモリ素子のエネーブル信号クランプ回路 - Google Patents
半導体メモリ素子のエネーブル信号クランプ回路Info
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Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体メモリのエネーブ
ル信号（例えば、ローアドレスストローブ（Low Addres
s Strobe−以下“／ＲＡＳ”という）信号のことをい
い、以下においてエネーブル信号と混用して用いる）の
クランプ回路に係り、特に信号の初期セットアップ（Se
t-up）のとき最も遅く発生されるビットラインプリチャ
ージ電圧（ＶＢＬＰ）が所定のレベルになった後、はじ
めてチップの主信号である／ＲＡＳ信号が印加されるよ
うにした誤動作防止のクランプ回路に関する。
ル信号（例えば、ローアドレスストローブ（Low Addres
s Strobe−以下“／ＲＡＳ”という）信号のことをい
い、以下においてエネーブル信号と混用して用いる）の
クランプ回路に係り、特に信号の初期セットアップ（Se
t-up）のとき最も遅く発生されるビットラインプリチャ
ージ電圧（ＶＢＬＰ）が所定のレベルになった後、はじ
めてチップの主信号である／ＲＡＳ信号が印加されるよ
うにした誤動作防止のクランプ回路に関する。
【０００２】
【従来の技術】従来の／ＲＡＳ信号のクランプ回路は、
図３に図示したように、バックバイアス電圧発生器で発
生された電圧（以下“ＶＢＢ”という）が所定レベルに
なったのか否かを感知するＶＢＢセンサ１と、所定のＶ
ＢＢレベルになるまでチャージポンプ４を動作させるリ
ング発振器２およびトランジスタ（ＭＰ１）３と、ＶＢ
Ｂセンサの出力がインアクテーブの間にクラックを発生
させるＮＯＲ回路７を駆動しないようにするラッチ回路
５およびインバータ６と、ＶＢＢをセットアップする初
期の期間中はクロックオン（Clock on）信号を“ロー”
に維持し、ＶＢＢがセットアップされると／ＲＡＳ信号
に応じてクロックオン信号を伝送させるＮＯＲ回路７で
なっている。（“／”はバー（bar）を意味する。）か
つ、ラッチ回路５はＶＢＢセンサ１とパワアップ発生器
８の出力を二つの入力とする二つのノアゲート（ＮＯＲ
１）（ＮＯＲ２）で構成され、ＮＯＲ回路７はインバー
タ６の出力と／ＲＡＳ信号を入力して構成される。すな
わち、電源が印加されれば、パワアップ発生器８により
図４のタイミング図のごとくＳ２信号が発生され、ＶＢ
Ｂが所定のレベルになるときまでＶＢＢセンサ１の出力
であるＳ１信号は、“ロー”を維持しＣノードが“ハ
イ”を維持して／ＲＡＳ信号がこの区間内で“ロー”レ
ベルになっても、／ＲＡＳ信号がチップ内部に印加され
ることができずクロックオン信号は継続して“ロー”レ
ベルに維持される。一方、ＶＢＢが所定のレベルとなれ
ば、ＶＢＢセンサによりＳ１信号が“ハイ”レベルとな
り、この信号によりＡ、Ｂ、Ｃノードのレベルが各々反
転され各自“ロー”、“ハイ”、“ロー”を維持して／
ＲＡＳ信号の入力を防ぐことがないようにする。
図３に図示したように、バックバイアス電圧発生器で発
生された電圧（以下“ＶＢＢ”という）が所定レベルに
なったのか否かを感知するＶＢＢセンサ１と、所定のＶ
ＢＢレベルになるまでチャージポンプ４を動作させるリ
ング発振器２およびトランジスタ（ＭＰ１）３と、ＶＢ
Ｂセンサの出力がインアクテーブの間にクラックを発生
させるＮＯＲ回路７を駆動しないようにするラッチ回路
５およびインバータ６と、ＶＢＢをセットアップする初
期の期間中はクロックオン（Clock on）信号を“ロー”
に維持し、ＶＢＢがセットアップされると／ＲＡＳ信号
に応じてクロックオン信号を伝送させるＮＯＲ回路７で
なっている。（“／”はバー（bar）を意味する。）か
つ、ラッチ回路５はＶＢＢセンサ１とパワアップ発生器
８の出力を二つの入力とする二つのノアゲート（ＮＯＲ
１）（ＮＯＲ２）で構成され、ＮＯＲ回路７はインバー
タ６の出力と／ＲＡＳ信号を入力して構成される。すな
わち、電源が印加されれば、パワアップ発生器８により
図４のタイミング図のごとくＳ２信号が発生され、ＶＢ
Ｂが所定のレベルになるときまでＶＢＢセンサ１の出力
であるＳ１信号は、“ロー”を維持しＣノードが“ハ
イ”を維持して／ＲＡＳ信号がこの区間内で“ロー”レ
ベルになっても、／ＲＡＳ信号がチップ内部に印加され
ることができずクロックオン信号は継続して“ロー”レ
ベルに維持される。一方、ＶＢＢが所定のレベルとなれ
ば、ＶＢＢセンサによりＳ１信号が“ハイ”レベルとな
り、この信号によりＡ、Ｂ、Ｃノードのレベルが各々反
転され各自“ロー”、“ハイ”、“ロー”を維持して／
ＲＡＳ信号の入力を防ぐことがないようにする。
【０００３】
【発明が解決しようとする課題】このような従来の／Ｒ
ＡＳクランプ回路は、チップの初期セットアップバック
バイアス電圧のＶＢＢが所定のレベルになっても、まだ
ビットラインプリチャージ電圧が１／２ＶＤＤレベルに
ならない間、／ＲＡＳ信号が印加されたときセンスアン
プが誤動作する。その上、メモリチップは大容量化して
おり、ビットラインのローディング（Loading）容量が
メモリ容量の増大とともに増加しているので、プリチャ
ージ電圧で全てのビットラインをセットアップするのに
長い時間が必要になる。そこで、ＶＢＬＰのセットアッ
プ以前に／ＲＡＳ信号の印加によりセンスアンプは誤動
作を発生し得る。そしてこのような誤動作が半導体メモ
リ装置の信頼性を低下させるという問題がある。本発明
は、このような従来技術の問題点を解決し、半導体メモ
リ装置の誤動作を防止し、安定な動作を確保し得る半導
体メモリ素子のエネーブル信号クランプ回路を提供する
ことを目的とする。
ＡＳクランプ回路は、チップの初期セットアップバック
バイアス電圧のＶＢＢが所定のレベルになっても、まだ
ビットラインプリチャージ電圧が１／２ＶＤＤレベルに
ならない間、／ＲＡＳ信号が印加されたときセンスアン
プが誤動作する。その上、メモリチップは大容量化して
おり、ビットラインのローディング（Loading）容量が
メモリ容量の増大とともに増加しているので、プリチャ
ージ電圧で全てのビットラインをセットアップするのに
長い時間が必要になる。そこで、ＶＢＬＰのセットアッ
プ以前に／ＲＡＳ信号の印加によりセンスアンプは誤動
作を発生し得る。そしてこのような誤動作が半導体メモ
リ装置の信頼性を低下させるという問題がある。本発明
は、このような従来技術の問題点を解決し、半導体メモ
リ装置の誤動作を防止し、安定な動作を確保し得る半導
体メモリ素子のエネーブル信号クランプ回路を提供する
ことを目的とする。
【０００４】
【課題を解決するための手段】上記の目的を達成するた
め、本発明では、例えば図１に示すように、半導体メモ
リ素子のバックバイアス電圧ＶＢＢが所定のレベルに到
達したときＶＢＢセットアップ信号Ｓ１を発生するＶＢ
Ｂセンサ１と、半導体メモリ素子のパワオンのとき電源
電圧が正常となればパワアップ信号Ｓ２を発生するパワ
アップ発生器８と、ビットラインプリチャージ電圧ＶＢ
ＬＰを発生するＶＢＬＰ発生器９と、上記ＶＢＢセット
アップ信号Ｓ１とパワアップ信号Ｓ２によりＶＢＬＰを
接地電圧で維持するＶＢＬＰ制御器１５と、ＶＢＬＰが
所定のレベルに到達されればＶＢＬＰセットアップ信号
Ｓ３を発生するＶＢＬＰセンサ１１と、上記パワアップ
信号Ｓ２およびＶＢＬＰセットアップ信号Ｓ３によりエ
ネーブル信号パス信号Ｓ４を発生するエネーブル信号パ
ス信号発生器と、上記エネーブル信号パス信号Ｓ４によ
りエネーブル信号の通過を制御する伝達手段を備えるこ
ととする。
め、本発明では、例えば図１に示すように、半導体メモ
リ素子のバックバイアス電圧ＶＢＢが所定のレベルに到
達したときＶＢＢセットアップ信号Ｓ１を発生するＶＢ
Ｂセンサ１と、半導体メモリ素子のパワオンのとき電源
電圧が正常となればパワアップ信号Ｓ２を発生するパワ
アップ発生器８と、ビットラインプリチャージ電圧ＶＢ
ＬＰを発生するＶＢＬＰ発生器９と、上記ＶＢＢセット
アップ信号Ｓ１とパワアップ信号Ｓ２によりＶＢＬＰを
接地電圧で維持するＶＢＬＰ制御器１５と、ＶＢＬＰが
所定のレベルに到達されればＶＢＬＰセットアップ信号
Ｓ３を発生するＶＢＬＰセンサ１１と、上記パワアップ
信号Ｓ２およびＶＢＬＰセットアップ信号Ｓ３によりエ
ネーブル信号パス信号Ｓ４を発生するエネーブル信号パ
ス信号発生器と、上記エネーブル信号パス信号Ｓ４によ
りエネーブル信号の通過を制御する伝達手段を備えるこ
ととする。
【０００５】ここで、上記ＶＢＬＰ制御器１５として
は、上記ＶＢＢセットアップ信号Ｓ１およびパワアップ
信号Ｓ２を入力で受取りビットラインプリチャージ電圧
制御信号を発生する手段と、上記ビットラインプリチャ
ージ電圧制御信号にしたがって、ビットラインプリチャ
ージ電圧を接地させるホールド手段を備えるようにすれ
ばよい。
は、上記ＶＢＢセットアップ信号Ｓ１およびパワアップ
信号Ｓ２を入力で受取りビットラインプリチャージ電圧
制御信号を発生する手段と、上記ビットラインプリチャ
ージ電圧制御信号にしたがって、ビットラインプリチャ
ージ電圧を接地させるホールド手段を備えるようにすれ
ばよい。
【０００６】この場合に、上記ホールド手段はトランジ
スタ１０であり、上記ビットラインプリチャージ電圧制
御信号を発生する手段は、ＶＢＢセットアップ信号Ｓ１
とパワアップ信号Ｓ２の入力によりホールド手段１０を
制御する出力信号を発生するラッチ回路５と、該ラッチ
回路５の出力により上記ホールド手段１０を制御する出
力信号を伝達するインバータ６を備えるものであればよ
い。
スタ１０であり、上記ビットラインプリチャージ電圧制
御信号を発生する手段は、ＶＢＢセットアップ信号Ｓ１
とパワアップ信号Ｓ２の入力によりホールド手段１０を
制御する出力信号を発生するラッチ回路５と、該ラッチ
回路５の出力により上記ホールド手段１０を制御する出
力信号を伝達するインバータ６を備えるものであればよ
い。
【０００７】また上記エネーブル信号パス信号Ｓ４の発
生器としては、上記パワアップ信号Ｓ２と上記ＶＢＬＰ
セットアップ信号Ｓ３を入力とする第１ラッチ回路１２
と、該第１ラッチ回路１２の出力に接続したインバータ
１３の構成を備えるものとすればよい。
生器としては、上記パワアップ信号Ｓ２と上記ＶＢＬＰ
セットアップ信号Ｓ３を入力とする第１ラッチ回路１２
と、該第１ラッチ回路１２の出力に接続したインバータ
１３の構成を備えるものとすればよい。
【０００８】上記ビットラインプリチャージ電圧は（１
／２）ＶＤＤであり、上記エネーブル信号は例えばロー
アドレスストローブ信号である。
／２）ＶＤＤであり、上記エネーブル信号は例えばロー
アドレスストローブ信号である。
【０００９】また、本発明は、ＶＢＢセンサ１、パワア
ップ発生器８、ラッチ回路５、インバータ６、ＮＯＲ回
路７を有して／ＲＡＳ信号をクランプする半導体メモリ
素子のエネーブル信号クランプ回路において、上記ラッ
チ回路５の出力信号を反転させるインバータ６とビット
ラインプリチャージ電圧ＶＢＬＰを発生するＶＢＬＰ電
圧発生器９の間に連結され、ビットラインプリチャージ
電圧ＶＢＬＰが所定レベルに到達する前までＶＢＬＰ電
圧発生器９の出力端子を接地させるトランジスタ１０
と、上記ＶＢＬＰ電圧発生器９の出力端子に連結され、
ＶＢＬＰ電圧が所定レベルとなるとき信号を発生するＶ
ＢＬＰセンサ１１と、上記パワアップ発生器８およびＶ
ＢＬＰセンサ１１に連結されてＶＢＬＰセンサ１１の出
力信号をホールドする第１ラッチ回路１２と、該第１ラ
ッチ回路１２の出力端子に連結され、／ＲＡＳ信号の出
力を制御するＮＯＲ回路７に供給される信号を反転させ
るインバータ１３を備えて、ＶＢＢ電圧が所定のレベル
となりＶＢＬＰ電圧が適正のレベルとならない場合、／
ＲＡＳ信号をチップ内部に供給されないようにする。
ップ発生器８、ラッチ回路５、インバータ６、ＮＯＲ回
路７を有して／ＲＡＳ信号をクランプする半導体メモリ
素子のエネーブル信号クランプ回路において、上記ラッ
チ回路５の出力信号を反転させるインバータ６とビット
ラインプリチャージ電圧ＶＢＬＰを発生するＶＢＬＰ電
圧発生器９の間に連結され、ビットラインプリチャージ
電圧ＶＢＬＰが所定レベルに到達する前までＶＢＬＰ電
圧発生器９の出力端子を接地させるトランジスタ１０
と、上記ＶＢＬＰ電圧発生器９の出力端子に連結され、
ＶＢＬＰ電圧が所定レベルとなるとき信号を発生するＶ
ＢＬＰセンサ１１と、上記パワアップ発生器８およびＶ
ＢＬＰセンサ１１に連結されてＶＢＬＰセンサ１１の出
力信号をホールドする第１ラッチ回路１２と、該第１ラ
ッチ回路１２の出力端子に連結され、／ＲＡＳ信号の出
力を制御するＮＯＲ回路７に供給される信号を反転させ
るインバータ１３を備えて、ＶＢＢ電圧が所定のレベル
となりＶＢＬＰ電圧が適正のレベルとならない場合、／
ＲＡＳ信号をチップ内部に供給されないようにする。
【００１０】さらにまた、上記ＶＢＬＰセンサ１１の出
力を、ＶＢＬＰ電圧発生器９の出力に接続したトランジ
スタのゲートに連結させれば電力消耗が少なくなる利点
がある。
力を、ＶＢＬＰ電圧発生器９の出力に接続したトランジ
スタのゲートに連結させれば電力消耗が少なくなる利点
がある。
【００１１】
【作用】本発明の構成によれば、後述において詳述する
ように、電源ＶＤＤが供給されて安定になると、ＶＢＢ
センサ１とパワアップ発生器８とＶＢＬＰ電圧発生器９
とさらに、ラッチ回路５、インバータ６、およびトラン
ジスタ１０から成るＶＢＬＰ制御器との働きにより、Ｖ
ＢＢ電圧が安定になるまでの間は、ＶＢＬＰ電圧はトラ
ンジスタ１０のターンオンにより接地電圧に維持され、
ＶＢＢ電圧が安定になるとトランジスタ１０のターンオ
フによりＶＢＬＰ電圧を発生させるようにすることが可
能になる。
ように、電源ＶＤＤが供給されて安定になると、ＶＢＢ
センサ１とパワアップ発生器８とＶＢＬＰ電圧発生器９
とさらに、ラッチ回路５、インバータ６、およびトラン
ジスタ１０から成るＶＢＬＰ制御器との働きにより、Ｖ
ＢＢ電圧が安定になるまでの間は、ＶＢＬＰ電圧はトラ
ンジスタ１０のターンオンにより接地電圧に維持され、
ＶＢＢ電圧が安定になるとトランジスタ１０のターンオ
フによりＶＢＬＰ電圧を発生させるようにすることが可
能になる。
【００１２】一方、特に、ＶＢＬＰセンサ１１とＮＯＲ
回路７と、さらに、第１ラッチ回路１２およびインバー
タ１３から成るエネーブル信号パス信号発生器の働きに
より、ＶＢＬＰ電圧が所定のレベルになるまでは、エネ
ーブル信号例えば／ＲＡＳ信号のＮＯＲ回路７の通過を
阻止し、ＶＢＬＰ電圧が所定のレベルに達したセットア
ップ状態になったときにおいてのみ、上記通過ができる
ようになり半導体メモリ素子へのエネーブル信号が伝達
されるようにすることが可能になる。
回路７と、さらに、第１ラッチ回路１２およびインバー
タ１３から成るエネーブル信号パス信号発生器の働きに
より、ＶＢＬＰ電圧が所定のレベルになるまでは、エネ
ーブル信号例えば／ＲＡＳ信号のＮＯＲ回路７の通過を
阻止し、ＶＢＬＰ電圧が所定のレベルに達したセットア
ップ状態になったときにおいてのみ、上記通過ができる
ようになり半導体メモリ素子へのエネーブル信号が伝達
されるようにすることが可能になる。
【００１３】したがって、ＶＢＬＰ電圧がセットアップ
される前に／ＲＡＳ信号が印加されてセンスアンプの誤
動作を招くようなことがなくなり、半導体装置の信頼性
を向上させることが可能になる。
される前に／ＲＡＳ信号が印加されてセンスアンプの誤
動作を招くようなことがなくなり、半導体装置の信頼性
を向上させることが可能になる。
【００１４】
【実施例】以下、添付された図面により詳細に説明すれ
ば次の通りである。図１は、本発明による／ＲＡＳ信号
クランプ回路図として、パワアップ発生器８の出力端子
がラッチ回路５および第１ラッチ回路１２の一端の入力
端子に連結されて、ラッチ回路５の出力側はインバータ
を通してトランジスタ１０のゲート端子に連結されてい
る。かつ、ビットラインプリチャージ電圧ＶＢＬＰを発
生するＶＢＬＰ電圧発生器９の出力は、トランジスタ１
０のソース端子とＶＢＬＰセンサ１１に接続され、ＶＢ
ＬＰセンサ１１の出力端子はノアゲート（ＮＯＲ３）
（ＮＯＲ４）ゲートでなっている第１ラッチ回路１２の
他側の入力端子に接続される。そして、第１ラッチ回路
１２の出力端子はインバータ１３を介してエネーブル信
号パス信号Ｓ４をＮＯＲ回路７に与える。ＮＯＲ回路７
ではエネーブル信号パス信号と／ＲＡＳ信号が入力され
クロックオン信号を出力する。
ば次の通りである。図１は、本発明による／ＲＡＳ信号
クランプ回路図として、パワアップ発生器８の出力端子
がラッチ回路５および第１ラッチ回路１２の一端の入力
端子に連結されて、ラッチ回路５の出力側はインバータ
を通してトランジスタ１０のゲート端子に連結されてい
る。かつ、ビットラインプリチャージ電圧ＶＢＬＰを発
生するＶＢＬＰ電圧発生器９の出力は、トランジスタ１
０のソース端子とＶＢＬＰセンサ１１に接続され、ＶＢ
ＬＰセンサ１１の出力端子はノアゲート（ＮＯＲ３）
（ＮＯＲ４）ゲートでなっている第１ラッチ回路１２の
他側の入力端子に接続される。そして、第１ラッチ回路
１２の出力端子はインバータ１３を介してエネーブル信
号パス信号Ｓ４をＮＯＲ回路７に与える。ＮＯＲ回路７
ではエネーブル信号パス信号と／ＲＡＳ信号が入力され
クロックオン信号を出力する。
【００１５】図２は、本発明による／ＲＡＳ信号のクラ
ンプ回路の動作を説明するためのタイミング図である。
図２に示すように、電源ＶＤＤが供給されて安定になる
と（イ）、パワアップ発生器８のパワアップ信号Ｓ２が
パルス状に発生し（ロ）、ＶＢＢ発生器が動作する。パ
ワアップ信号Ｓ２はＢノードを“ロー”にする（ホ）。
ラッチ回路５の出力としては、Ａノードは“ハイ”に
（ニ）、Ｂノードは“ロー”になるようになる結果とし
て“ロー”になり（ホ）、この状態はＶＢＢセンサ１の
出力すなわちセットアップ信号Ｓ１が“ハイ”になるま
で続く。そこで、ラッチ回路５の出力がインバータで反
転され（ヘ）、トランジスタ１０がターンオンする。こ
のためトランジスタ１０がＶＢＬＰ電圧発生器９の出力
ノードを短絡させて接地することになる。つまりＶＢＬ
Ｐの電圧は接地電圧に維持される。その後、ＶＢＢ電圧
が安定になるとＶＢＢセンサ１はその出力信号Ｓ１を
“ハイ”にし（ハ）、ラッチ回路５の出力ノードＡは
“ロー”レベルになる（ニ）。そしてＮＯＲ２の出力Ｂ
は“ハイ”になり（ホ）、インバータはＣノードを“ロ
ー”にする（ヘ）。そこでトランジスタ１０はターンオ
フされ、ＶＢＬＰ電圧発生器９が動作しビットラインプ
リチャージ電圧が発生されるようになる。一方、ＶＢＬ
Ｐ電圧が所定のレベルになるまでＶＢＬＰセンサ１１の
出力信号Ｓ３は“ロー”レベルのままであり（ト）、第
１ラッチ回路１２の出力であるノードＤとノードＥ、お
よびインバータ１３の出力であるノードＦ（信号Ｓ４）
は、図２に示すように、それぞれ“ハイ”、“ロー”、
“ハイ”になる（チ）、（リ）、（ヌ）。そこでトラン
ジスタＭＰ１はオフに、トランジスタＭＮ１はオンにな
るので／ＲＡＳ信号はクロックオン信号として通過でき
ないことになる。その後、ＶＢＬＰ電圧が所定のレベル
に達するとＶＢＬＰセンサ１１の出力信号Ｓ３は“ハ
イ”レベルに変わる（ト）。そしてノードＤとノード
Ｅ、および信号Ｓ４は、図２に示すように、それぞれ
“ロー”、“ハイ”、“ロー”になる（チ）、（リ）、
（ヌ）。そこでトランジスタＭＰ１はオンに、ＭＮ１は
オフになる。その結果、／ＲＡＳ信号の入力の如何に拘
らず“ロー”レベルのままであったクロックオン信号
は、／ＲＡＳ信号にしたがって反転された状態の値にな
る（ヲ）。それ故、／ＲＡＳ信号はＶＢＬＰ電圧がセッ
トアップされた後においてのみチップに供給される。
ンプ回路の動作を説明するためのタイミング図である。
図２に示すように、電源ＶＤＤが供給されて安定になる
と（イ）、パワアップ発生器８のパワアップ信号Ｓ２が
パルス状に発生し（ロ）、ＶＢＢ発生器が動作する。パ
ワアップ信号Ｓ２はＢノードを“ロー”にする（ホ）。
ラッチ回路５の出力としては、Ａノードは“ハイ”に
（ニ）、Ｂノードは“ロー”になるようになる結果とし
て“ロー”になり（ホ）、この状態はＶＢＢセンサ１の
出力すなわちセットアップ信号Ｓ１が“ハイ”になるま
で続く。そこで、ラッチ回路５の出力がインバータで反
転され（ヘ）、トランジスタ１０がターンオンする。こ
のためトランジスタ１０がＶＢＬＰ電圧発生器９の出力
ノードを短絡させて接地することになる。つまりＶＢＬ
Ｐの電圧は接地電圧に維持される。その後、ＶＢＢ電圧
が安定になるとＶＢＢセンサ１はその出力信号Ｓ１を
“ハイ”にし（ハ）、ラッチ回路５の出力ノードＡは
“ロー”レベルになる（ニ）。そしてＮＯＲ２の出力Ｂ
は“ハイ”になり（ホ）、インバータはＣノードを“ロ
ー”にする（ヘ）。そこでトランジスタ１０はターンオ
フされ、ＶＢＬＰ電圧発生器９が動作しビットラインプ
リチャージ電圧が発生されるようになる。一方、ＶＢＬ
Ｐ電圧が所定のレベルになるまでＶＢＬＰセンサ１１の
出力信号Ｓ３は“ロー”レベルのままであり（ト）、第
１ラッチ回路１２の出力であるノードＤとノードＥ、お
よびインバータ１３の出力であるノードＦ（信号Ｓ４）
は、図２に示すように、それぞれ“ハイ”、“ロー”、
“ハイ”になる（チ）、（リ）、（ヌ）。そこでトラン
ジスタＭＰ１はオフに、トランジスタＭＮ１はオンにな
るので／ＲＡＳ信号はクロックオン信号として通過でき
ないことになる。その後、ＶＢＬＰ電圧が所定のレベル
に達するとＶＢＬＰセンサ１１の出力信号Ｓ３は“ハ
イ”レベルに変わる（ト）。そしてノードＤとノード
Ｅ、および信号Ｓ４は、図２に示すように、それぞれ
“ロー”、“ハイ”、“ロー”になる（チ）、（リ）、
（ヌ）。そこでトランジスタＭＰ１はオンに、ＭＮ１は
オフになる。その結果、／ＲＡＳ信号の入力の如何に拘
らず“ロー”レベルのままであったクロックオン信号
は、／ＲＡＳ信号にしたがって反転された状態の値にな
る（ヲ）。それ故、／ＲＡＳ信号はＶＢＬＰ電圧がセッ
トアップされた後においてのみチップに供給される。
【００１６】／ＲＡＳ信号をチップに印加するときの遅
延を減らすためにＮＯＲ回路７は、Ｗ／Ｌ比（トランジ
スタゲートの幅と長さの比）の大きいＭＰ１、ＭＮ３の
トランジスタで構成している。このようにＭＰ１、ＭＮ
３はＷ／Ｌ比が大きくなっているので、他のトランジス
タＭＰ２、ＭＮ１に比べて電流駆動能力がより大きく、
このことが信号の印加時間の遅延を低減している。
延を減らすためにＮＯＲ回路７は、Ｗ／Ｌ比（トランジ
スタゲートの幅と長さの比）の大きいＭＰ１、ＭＮ３の
トランジスタで構成している。このようにＭＰ１、ＭＮ
３はＷ／Ｌ比が大きくなっているので、他のトランジス
タＭＰ２、ＭＮ１に比べて電流駆動能力がより大きく、
このことが信号の印加時間の遅延を低減している。
【００１７】一方、本発明の他の実施例としてＶＢＬＰ
センサ１１の出力信号をトランジスタ１０のゲート端子
に直接伝送する場合には電力消耗を縮めることができ
る。
センサ１１の出力信号をトランジスタ１０のゲート端子
に直接伝送する場合には電力消耗を縮めることができ
る。
【００１８】
【発明の効果】以上において詳述したごとく、本発明に
よれば、ＶＢＬＰセンサ１１によりビットラインプリチ
ャージ電圧が正常になってから後に／ＲＡＳ信号が供給
され、その上、トランジスタ１０の動作によりビットラ
インプリチャージ電圧が正常に到達するまではＶＢＬＰ
電圧発生器９の出力をグラウンドさせることになる。ビ
ットライン容量はメモリ容量の増大とともに増加するか
らビットラインプリチャージ電圧により全てのビットラ
インをセットアップするには長い時間が必要になる。そ
こでＶＢＬＰ電圧のセットアップ以前に／ＲＡＳ信号が
供給されるとセンスアンプの誤動作を生じ得る。しか
し、本発明によれば、／ＲＡＳ信号は、ＶＢＢとＶＢＬ
Ｐ電圧が所定のレベルに達してからチップに供給される
のでＶＢＬＰ電圧のセットアップ以前の／ＲＡＳ信号の
供給によって発生されるセンスアンプの誤動作は避けら
れる。その上、本発明によれば、ＶＢＢの電圧またはＶ
ＢＬＰ電圧発生器の電圧が変化しても、／ＲＡＳ信号の
入力には影響がない。そこでチップは安定に動作するこ
とができ、半導体メモリ装置の信頼性を向上することが
できる。
よれば、ＶＢＬＰセンサ１１によりビットラインプリチ
ャージ電圧が正常になってから後に／ＲＡＳ信号が供給
され、その上、トランジスタ１０の動作によりビットラ
インプリチャージ電圧が正常に到達するまではＶＢＬＰ
電圧発生器９の出力をグラウンドさせることになる。ビ
ットライン容量はメモリ容量の増大とともに増加するか
らビットラインプリチャージ電圧により全てのビットラ
インをセットアップするには長い時間が必要になる。そ
こでＶＢＬＰ電圧のセットアップ以前に／ＲＡＳ信号が
供給されるとセンスアンプの誤動作を生じ得る。しか
し、本発明によれば、／ＲＡＳ信号は、ＶＢＢとＶＢＬ
Ｐ電圧が所定のレベルに達してからチップに供給される
のでＶＢＬＰ電圧のセットアップ以前の／ＲＡＳ信号の
供給によって発生されるセンスアンプの誤動作は避けら
れる。その上、本発明によれば、ＶＢＢの電圧またはＶ
ＢＬＰ電圧発生器の電圧が変化しても、／ＲＡＳ信号の
入力には影響がない。そこでチップは安定に動作するこ
とができ、半導体メモリ装置の信頼性を向上することが
できる。
【図１】本発明によるローアドレスストローブ信号のク
ランプ回路。
ランプ回路。
【図２】本発明によるクランプ回路のタイミング図。
【図３】従来のローアドレスストローブ信号のクランプ
回路。
回路。
【図４】従来のクランプ回路のタイミング図。
１…ＶＢＢセンサ ２…リング発振器
３、１０…トランジスタ ４…チャージポン
プ ５…ラッチ回路 ６、１３…インバ
ータ ７…ＮＯＲ回路 ８…パワアップ発
生器 ９…ＶＢＬＰ電圧発生器 １１…ＶＢＬＰセン
サ １２…第１ラッチ回路 １５…ＶＢＬＰ制
御器 Ｓ１…ＶＢＢセットアップ信号 Ｓ２…パワアップ
信号 Ｓ３…ＶＢＬＰセットアップ信号 Ｓ４…エネーブル
信号パス信号
プ ５…ラッチ回路 ６、１３…インバ
ータ ７…ＮＯＲ回路 ８…パワアップ発
生器 ９…ＶＢＬＰ電圧発生器 １１…ＶＢＬＰセン
サ １２…第１ラッチ回路 １５…ＶＢＬＰ制
御器 Ｓ１…ＶＢＢセットアップ信号 Ｓ２…パワアップ
信号 Ｓ３…ＶＢＬＰセットアップ信号 Ｓ４…エネーブル
信号パス信号
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開 平３−225850（ＪＰ，Ａ)
特開 平４−147491（ＪＰ，Ａ)
特開 平３−93092（ＪＰ，Ａ)
特開 昭63−10397（ＪＰ，Ａ)
特開 平１−94590（ＪＰ，Ａ)
特開 平６−44779（ＪＰ，Ａ)
特開 平５−6667（ＪＰ，Ａ)
特開 昭57−195387（ＪＰ，Ａ)
特開 平１−138679（ＪＰ，Ａ)
特開 平６−97797（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
G11C 11/409
G11C 11/41
Claims (8)
- 【請求項１】半導体メモリ素子のエネーブル信号をクラ
ンプする回路において、 半導体メモリ素子のバックバイアス電圧ＶＢＢが所定の
レベルに到達したときＶＢＢセットアップ信号を発生す
るＶＢＢセンサと、 半導体メモリ素子のパワオンのとき電源電圧が正常とな
ればパワアップ信号を発生するパワアップ発生器と、 ビットラインプリチャージ電圧ＶＢＬＰを発生するＶＢ
ＬＰ発生器と、 上記ＶＢＢセットアップ信号とパワアップ信号によりＶ
ＢＬＰを接地電圧で維持するＶＢＬＰ制御器と、 ＶＢＬＰが所定のレベルに到達されればＶＢＬＰセット
アップ信号を発生するＶＢＬＰセンサと、 上記パワアップ信号およびＶＢＬＰセットアップ信号に
よりエネーブル信号パス信号を発生するエネーブル信号
パス信号発生器と、 上記エネーブル信号パス信号によりエネーブル信号の通
過を制御する伝達手段を備えることを特徴とする半導体
メモリ素子のエネーブル信号クランプ回路。 - 【請求項２】請求項１記載の半導体メモリ素子のエネー
ブル信号クランプ回路において、上記ＶＢＬＰ制御器
は、上記ＶＢＢセットアップ信号およびパワアップ信号
を入力で受取りビットラインプリチャージ電圧制御信号
を発生する手段と、上記ビットラインプリチャージ電圧
制御信号にしたがって、ビットラインプリチャージ電圧
を接地させるホールド手段を備えることを特徴とする半
導体メモリ素子のエネーブル信号クランプ回路。 - 【請求項３】請求項２記載の半導体メモリ素子のエネー
ブル信号クランプ回路において、上記ホールド手段はト
ランジスタであり、上記ビットラインプリチャージ電圧
制御信号を発生する手段は、ＶＢＢセットアップ信号と
パワアップ信号の入力によりホールド手段を制御する出
力信号を発生するラッチ回路と、該ラッチ回路の出力に
より上記ホールド手段を制御する出力信号を伝達するイ
ンバータを備えるものであることを特徴とする半導体メ
モリ素子のエネーブル信号クランプ回路。 - 【請求項４】請求項１記載の半導体メモリ素子のエネー
ブル信号クランプ回路において、上記エネーブル信号パ
ス信号の発生器は、上記パワアップ信号と上記ＶＢＬＰ
セットアップ信号を入力とする第１ラッチ回路と、該第
１ラッチ回路の出力に接続したインバータの構成を備え
るものであることを特徴とする半導体メモリ素子のエネ
ーブル信号クランプ回路。 - 【請求項５】請求項１記載の半導体メモリ素子のエネー
ブル信号クランプ回路において、上記ビットラインプリ
チャージ電圧は（１／２）ＶＤＤであることを特徴とす
る半導体メモリ素子のエネーブル信号クランプ回路。 - 【請求項６】請求項１記載の半導体メモリ素子のエネー
ブル信号クランプ回路において、上記エネーブル信号は
ローアドレスストローブ信号であることを特徴とする半
導体メモリ素子のエネーブル信号クランプ回路。 - 【請求項７】ＶＢＢセンサ、パワアップ発生器、ラッチ
回路、インバータ、ＮＯＲ回路を有して／ＲＡＳ信号を
クランプする半導体メモリ素子のエネーブル信号クラン
プ回路において、 上記ラッチ回路の出力信号を反転させるインバータとビ
ットラインプリチャージ電圧を発生するＶＢＬＰ電圧発
生器の間に連結され、ビットラインプリチャージ電圧が
所定レベルに到達する前までＶＢＬＰ電圧発生器の出力
端子を接地させるトランジスタと、 上記ＶＢＬＰ電圧発生器の出力端に連結され、ＶＢＬＰ
電圧が所定レベルとなるとき信号を発生するＶＢＬＰセ
ンサと、 上記パワアップ発生器およびＶＢＬＰセンサに連結され
てＶＢＬＰセンサの出力信号をホールドする第１ラッチ
回路と、 該第１ラッチ回路の出力端子に連結され、／ＲＡＳ信号
の出力を制御するＮＯＲ回路に供給される信号を反転さ
せるインバータを備えて、ＶＢＢ電圧が所定のレベルと
なりＶＢＬＰ電圧が適正のレベルとならない場合、／Ｒ
ＡＳ信号をチップ内部に供給されないようにしたことを
特徴とする半導体メモリ素子のエネーブル信号クランプ
回路。 - 【請求項８】請求項１記載の半導体メモリ素子のエネー
ブル信号クランプ回路において、上記ＶＢＬＰセンサの
出力を、ＶＢＬＰ電圧発生器の出力に接続したトランジ
スタのゲートに連結させたことを特徴とする半導体メモ
リ素子のエネーブル信号クランプ回路。
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|---|---|---|---|
| KR92018223U KR950003390Y1 (ko) | 1992-09-24 | 1992-09-24 | 로우 어드레스 스트로브(/ras) 신호의 클램핑 회로 |
| KR1992-18223 | 1992-09-24 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06215573A JPH06215573A (ja) | 1994-08-05 |
| JP3504961B2 true JP3504961B2 (ja) | 2004-03-08 |
Family
ID=19340613
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23814093A Expired - Fee Related JP3504961B2 (ja) | 1992-09-24 | 1993-09-24 | 半導体メモリ素子のエネーブル信号クランプ回路 |
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|---|---|
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| JP (1) | JP3504961B2 (ja) |
| KR (1) | KR950003390Y1 (ja) |
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| JP2002501654A (ja) * | 1997-05-30 | 2002-01-15 | ミクロン テクノロジー，インコーポレイテッド | ２５６Ｍｅｇダイナミックランダムアクセスメモリ |
| KR100471182B1 (ko) * | 2002-09-03 | 2005-03-10 | 삼성전자주식회사 | 레디/비지 핀을 이용하여 내부 전압 레벨을 알리는 반도체메모리 장치 |
| KR100543929B1 (ko) * | 2003-11-10 | 2006-01-23 | 주식회사 하이닉스반도체 | 반도체 메모리 소자의 뱅크 액티브/프리차지 커맨드 디코더 |
| US7948272B2 (en) | 2003-11-27 | 2011-05-24 | Samsung Electronics Co., Ltd. | Input buffer for detecting an input signal |
| US7187612B2 (en) * | 2005-04-29 | 2007-03-06 | Infineon Technologies Ag | Memory having power-up circuit |
| US7986577B2 (en) * | 2007-03-19 | 2011-07-26 | Hynix Semiconductor Inc. | Precharge voltage supplying circuit |
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|---|---|---|---|---|
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| JPS6427094A (en) * | 1987-07-23 | 1989-01-30 | Mitsubishi Electric Corp | Mos-type semiconductor memory |
| JPS6441519A (en) * | 1987-08-07 | 1989-02-13 | Mitsubishi Electric Corp | Semiconductor integrated circuit |
| KR0134773B1 (ko) * | 1988-07-05 | 1998-04-20 | Hitachi Ltd | 반도체 기억장치 |
| US4924442A (en) * | 1988-09-30 | 1990-05-08 | Micron Technology, Inc. | Pull up circuit for digit lines in a semiconductor memory |
| JP2772530B2 (ja) * | 1988-12-05 | 1998-07-02 | 三菱電機株式会社 | 半導体集積回路装置 |
| KR920004385B1 (ko) * | 1989-11-18 | 1992-06-04 | 삼성전자 주식회사 | 파워 전원공급시 체인 프리챠아지 회로 |
| JPH04252489A (ja) * | 1991-01-28 | 1992-09-08 | Mitsubishi Electric Corp | 半導体記憶装置 |
| KR940004482Y1 (ko) * | 1991-10-10 | 1994-07-04 | 금성일렉트론 주식회사 | 셑 플레이트 전압 초기 셑업회로 |
-
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- 1992-09-24 KR KR92018223U patent/KR950003390Y1/ko not_active IP Right Cessation
-
1993
- 1993-09-23 US US08/125,953 patent/US5469387A/en not_active Expired - Fee Related
- 1993-09-24 JP JP23814093A patent/JP3504961B2/ja not_active Expired - Fee Related
- 1993-09-24 DE DE4332583A patent/DE4332583B4/de not_active Expired - Fee Related
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| DE4332583A1 (de) | 1994-03-31 |
| KR940008791U (ko) | 1994-04-21 |
| JPH06215573A (ja) | 1994-08-05 |
| US5469387A (en) | 1995-11-21 |
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