JPH06215573A - 半導体メモリ素子のエネーブル信号クランプ回路 - Google Patents
半導体メモリ素子のエネーブル信号クランプ回路Info
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Abstract
作を確保し得る半導体メモリ素子のエネーブル信号クラ
ンプ回路を提供する。 【構成】半導体メモリ素子のバックバイアス電圧VBB
が所定のレベルに到達したときVBBセットアップ信号
S1を発生するVBBセンサ1と、半導体メモリ素子の
パワオンのとき電源電圧が正常となればパワアップ信号
S2を発生するパワアップ発生器8と、ビットラインプ
リチャージ電圧VBLPを発生するVBLP発生器9
と、信号S1と信号S2によりVBLPを接地電圧で維
持するVBLP制御器15と、VBLPが所定のレベル
に到達されればVBLPセットアップ信号S3を発生す
るVBLPセンサ11と、信号S2および信号S3によ
りエネーブル信号パス信号S4を発生するエネーブル信
号パス信号発生器と、信号S4によりエネーブル信号の
通過を制御する伝達手段を備える。
Description
ル信号(例えば、ローアドレスストローブ(Low Addres
s Strobe−以下“/RAS”という)信号のことをい
い、以下においてエネーブル信号と混用して用いる)の
クランプ回路に係り、特に信号の初期セットアップ(Se
t-up)のとき最も遅く発生されるビットラインプリチャ
ージ電圧(VBLP)が所定のレベルになった後、はじ
めてチップの主信号である/RAS信号が印加されるよ
うにした誤動作防止のクランプ回路に関する。
図3に図示したように、バックバイアス電圧発生器で発
生された電圧(以下“VBB”という)が所定レベルに
なったのか否かを感知するVBBセンサ1と、所定のV
BBレベルになるまでチャージポンプ4を動作させるリ
ング発振器2およびトランジスタ(MP1)3と、VB
Bセンサの出力がインアクテーブの間にクラックを発生
させるNOR回路7を駆動しないようにするラッチ回路
5およびインバータ6と、VBBをセットアップする初
期の期間中はクロックオン(Clock on)信号を“ロー”
に維持し、VBBがセットアップされると/RAS信号
に応じてクロックオン信号を伝送させるNOR回路7で
なっている。(“/”はバー(bar)を意味する。)か
つ、ラッチ回路5はVBBセンサ1とパワアップ発生器
8の出力を二つの入力とする二つのノアゲート(NOR
1)(NOR2)で構成され、NOR回路7はインバー
タ6の出力と/RAS信号を入力して構成される。すな
わち、電源が印加されれば、パワアップ発生器8により
図4のタイミング図のごとくS2信号が発生され、VB
Bが所定のレベルになるときまでVBBセンサ1の出力
であるS1信号は、“ロー”を維持しCノードが“ハ
イ”を維持して/RAS信号がこの区間内で“ロー”レ
ベルになっても、/RAS信号がチップ内部に印加され
ることができずクロックオン信号は継続して“ロー”レ
ベルに維持される。一方、VBBが所定のレベルとなれ
ば、VBBセンサによりS1信号が“ハイ”レベルとな
り、この信号によりA、B、Cノードのレベルが各々反
転され各自“ロー”、“ハイ”、“ロー”を維持して/
RAS信号の入力を防ぐことがないようにする。
ASクランプ回路は、チップの初期セットアップバック
バイアス電圧のVBBが所定のレベルになっても、まだ
ビットラインプリチャージ電圧が1/2VDDレベルに
ならない間、/RAS信号が印加されたときセンスアン
プが誤動作する。その上、メモリチップは大容量化して
おり、ビットラインのローディング(Loading)容量が
メモリ容量の増大とともに増加しているので、プリチャ
ージ電圧で全てのビットラインをセットアップするのに
長い時間が必要になる。そこで、VBLPのセットアッ
プ以前に/RAS信号の印加によりセンスアンプは誤動
作を発生し得る。そしてこのような誤動作が半導体メモ
リ装置の信頼性を低下させるという問題がある。本発明
は、このような従来技術の問題点を解決し、半導体メモ
リ装置の誤動作を防止し、安定な動作を確保し得る半導
体メモリ素子のエネーブル信号クランプ回路を提供する
ことを目的とする。
め、本発明では、例えば図1に示すように、半導体メモ
リ素子のバックバイアス電圧VBBが所定のレベルに到
達したときVBBセットアップ信号S1を発生するVB
Bセンサ1と、半導体メモリ素子のパワオンのとき電源
電圧が正常となればパワアップ信号S2を発生するパワ
アップ発生器8と、ビットラインプリチャージ電圧VB
LPを発生するVBLP発生器9と、上記VBBセット
アップ信号S1とパワアップ信号S2によりVBLPを
接地電圧で維持するVBLP制御器15と、VBLPが
所定のレベルに到達されればVBLPセットアップ信号
S3を発生するVBLPセンサ11と、上記パワアップ
信号S2およびVBLPセットアップ信号S3によりエ
ネーブル信号パス信号S4を発生するエネーブル信号パ
ス信号発生器と、上記エネーブル信号パス信号S4によ
りエネーブル信号の通過を制御する伝達手段を備えるこ
ととする。
は、上記VBBセットアップ信号S1およびパワアップ
信号S2を入力で受取りビットラインプリチャージ電圧
制御信号を発生する手段と、上記ビットラインプリチャ
ージ電圧制御信号にしたがって、ビットラインプリチャ
ージ電圧を接地させるホールド手段を備えるようにすれ
ばよい。
スタ10であり、上記ビットラインプリチャージ電圧制
御信号を発生する手段は、VBBセットアップ信号S1
とパワアップ信号S2の入力によりホールド手段10を
制御する出力信号を発生するラッチ回路5と、該ラッチ
回路5の出力により上記ホールド手段10を制御する出
力信号を伝達するインバータ6を備えるものであればよ
い。
生器としては、上記パワアップ信号S2と上記VBLP
セットアップ信号S3を入力とする第1ラッチ回路12
と、該第1ラッチ回路12の出力に接続したインバータ
13の構成を備えるものとすればよい。
/2)VDDであり、上記エネーブル信号は例えばロー
アドレスストローブ信号である。
ップ発生器8、ラッチ回路5、インバータ6、NOR回
路7を有して/RAS信号をクランプする半導体メモリ
素子のエネーブル信号クランプ回路において、上記ラッ
チ回路5の出力信号を反転させるインバータ6とビット
ラインプリチャージ電圧VBLPを発生するVBLP電
圧発生器9の間に連結され、ビットラインプリチャージ
電圧VBLPが所定レベルに到達する前までVBLP電
圧発生器9の出力端子を接地させるトランジスタ10
と、上記VBLP電圧発生器9の出力端子に連結され、
VBLP電圧が所定レベルとなるとき信号を発生するV
BLPセンサ11と、上記パワアップ発生器8およびV
BLPセンサ11に連結されてVBLPセンサ11の出
力信号をホールドする第1ラッチ回路12と、該第1ラ
ッチ回路12の出力端子に連結され、/RAS信号の出
力を制御するNOR回路7に供給される信号を反転させ
るインバータ13を備えて、VBB電圧が所定のレベル
となりVBLP電圧が適正のレベルとならない場合、/
RAS信号をチップ内部に供給されないようにする。
力を、VBLP電圧発生器9の出力に接続したトランジ
スタのゲートに連結させれば電力消耗が少なくなる利点
がある。
ように、電源VDDが供給されて安定になると、VBB
センサ1とパワアップ発生器8とVBLP電圧発生器9
とさらに、ラッチ回路5、インバータ6、およびトラン
ジスタ10から成るVBLP制御器との働きにより、V
BB電圧が安定になるまでの間は、VBLP電圧はトラ
ンジスタ10のターンオンにより接地電圧に維持され、
VBB電圧が安定になるとトランジスタ10のターンオ
フによりVBLP電圧を発生させるようにすることが可
能になる。
回路7と、さらに、第1ラッチ回路12およびインバー
タ13から成るエネーブル信号パス信号発生器の働きに
より、VBLP電圧が所定のレベルになるまでは、エネ
ーブル信号例えば/RAS信号のNOR回路7の通過を
阻止し、VBLP電圧が所定のレベルに達したセットア
ップ状態になったときにおいてのみ、上記通過ができる
ようになり半導体メモリ素子へのエネーブル信号が伝達
されるようにすることが可能になる。
される前に/RAS信号が印加されてセンスアンプの誤
動作を招くようなことがなくなり、半導体装置の信頼性
を向上させることが可能になる。
ば次の通りである。図1は、本発明による/RAS信号
クランプ回路図として、パワアップ発生器8の出力端子
がラッチ回路5および第1ラッチ回路12の一端の入力
端子に連結されて、ラッチ回路5の出力側はインバータ
を通してトランジスタ10のゲート端子に連結されてい
る。かつ、ビットラインプリチャージ電圧VBLPを発
生するVBLP電圧発生器9の出力は、トランジスタ1
0のソース端子とVBLPセンサ11に接続され、VB
LPセンサ11の出力端子はノアゲート(NOR3)
(NOR4)ゲートでなっている第1ラッチ回路12の
他側の入力端子に接続される。そして、第1ラッチ回路
12の出力端子はインバータ13を介してエネーブル信
号パス信号S4をNOR回路7に与える。NOR回路7
ではエネーブル信号パス信号と/RAS信号が入力され
クロックオン信号を出力する。
ンプ回路の動作を説明するためのタイミング図である。
図2に示すように、電源VDDが供給されて安定になる
と(イ)、パワアップ発生器8のパワアップ信号S2が
パルス状に発生し(ロ)、VBB発生器が動作する。パ
ワアップ信号S2はBノードを“ロー”にする(ホ)。
ラッチ回路5の出力としては、Aノードは“ハイ”に
(ニ)、Bノードは“ロー”になるようになる結果とし
て“ロー”になり(ホ)、この状態はVBBセンサ1の
出力すなわちセットアップ信号S1が“ハイ”になるま
で続く。そこで、ラッチ回路5の出力がインバータで反
転され(ヘ)、トランジスタ10がターンオンする。こ
のためトランジスタ10がVBLP電圧発生器9の出力
ノードを短絡させて接地することになる。つまりVBL
Pの電圧は接地電圧に維持される。その後、VBB電圧
が安定になるとVBBセンサ1はその出力信号S1を
“ハイ”にし(ハ)、ラッチ回路5の出力ノードAは
“ロー”レベルになる(ニ)。そしてNOR2の出力B
は“ハイ”になり(ホ)、インバータはCノードを“ロ
ー”にする(ヘ)。そこでトランジスタ10はターンオ
フされ、VBLP電圧発生器9が動作しビットラインプ
リチャージ電圧が発生されるようになる。一方、VBL
P電圧が所定のレベルになるまでVBLPセンサ11の
出力信号S3は“ロー”レベルのままであり(ト)、第
1ラッチ回路12の出力であるノードDとノードE、お
よびインバータ13の出力であるノードF(信号S4)
は、図2に示すように、それぞれ“ハイ”、“ロー”、
“ハイ”になる(チ)、(リ)、(ヌ)。そこでトラン
ジスタMP1はオフに、トランジスタMN1はオンにな
るので/RAS信号はクロックオン信号として通過でき
ないことになる。その後、VBLP電圧が所定のレベル
に達するとVBLPセンサ11の出力信号S3は“ハ
イ”レベルに変わる(ト)。そしてノードDとノード
E、および信号S4は、図2に示すように、それぞれ
“ロー”、“ハイ”、“ロー”になる(チ)、(リ)、
(ヌ)。そこでトランジスタMP1はオンに、MN1は
オフになる。その結果、/RAS信号の入力の如何に拘
らず“ロー”レベルのままであったクロックオン信号
は、/RAS信号にしたがって反転された状態の値にな
る(ヲ)。それ故、/RAS信号はVBLP電圧がセッ
トアップされた後においてのみチップに供給される。
延を減らすためにNOR回路7は、W/L比(トランジ
スタゲートの幅と長さの比)の大きいMP1、MN3の
トランジスタで構成している。このようにMP1、MN
3はW/L比が大きくなっているので、他のトランジス
タMP2、MN1に比べて電流駆動能力がより大きく、
このことが信号の印加時間の遅延を低減している。
センサ11の出力信号をトランジスタ10のゲート端子
に直接伝送する場合には電力消耗を縮めることができ
る。
よれば、VBLPセンサ11によりビットラインプリチ
ャージ電圧が正常になってから後に/RAS信号が供給
され、その上、トランジスタ10の動作によりビットラ
インプリチャージ電圧が正常に到達するまではVBLP
電圧発生器9の出力をグラウンドさせることになる。ビ
ットライン容量はメモリ容量の増大とともに増加するか
らビットラインプリチャージ電圧により全てのビットラ
インをセットアップするには長い時間が必要になる。そ
こでVBLP電圧のセットアップ以前に/RAS信号が
供給されるとセンスアンプの誤動作を生じ得る。しか
し、本発明によれば、/RAS信号は、VBBとVBL
P電圧が所定のレベルに達してからチップに供給される
のでVBLP電圧のセットアップ以前の/RAS信号の
供給によって発生されるセンスアンプの誤動作は避けら
れる。その上、本発明によれば、VBBの電圧またはV
BLP電圧発生器の電圧が変化しても、/RAS信号の
入力には影響がない。そこでチップは安定に動作するこ
とができ、半導体メモリ装置の信頼性を向上することが
できる。
ランプ回路。
回路。
プ 5…ラッチ回路 6、13…インバ
ータ 7…NOR回路 8…パワアップ発
生器 9…VBLP電圧発生器 11…VBLPセン
サ 12…第1ラッチ回路 15…VBLP制
御器 S1…VBBセットアップ信号 S2…パワアップ
信号 S3…VBLPセットアップ信号 S4…エネーブル
信号パス信号
Claims (8)
- 【請求項1】半導体メモリ素子のエネーブル信号をクラ
ンプする回路において、 半導体メモリ素子のバックバイアス電圧VBBが所定の
レベルに到達したときVBBセットアップ信号を発生す
るVBBセンサと、 半導体メモリ素子のパワオンのとき電源電圧が正常とな
ればパワアップ信号を発生するパワアップ発生器と、 ビットラインプリチャージ電圧VBLPを発生するVB
LP発生器と、 上記VBBセットアップ信号とパワアップ信号によりV
BLPを接地電圧で維持するVBLP制御器と、 VBLPが所定のレベルに到達されればVBLPセット
アップ信号を発生するVBLPセンサと、 上記パワアップ信号およびVBLPセットアップ信号に
よりエネーブル信号パス信号を発生するエネーブル信号
パス信号発生器と、 上記エネーブル信号パス信号によりエネーブル信号の通
過を制御する伝達手段を備えることを特徴とする半導体
メモリ素子のエネーブル信号クランプ回路。 - 【請求項2】請求項1記載の半導体メモリ素子のエネー
ブル信号クランプ回路において、上記VBLP制御器
は、上記VBBセットアップ信号およびパワアップ信号
を入力で受取りビットラインプリチャージ電圧制御信号
を発生する手段と、上記ビットラインプリチャージ電圧
制御信号にしたがって、ビットラインプリチャージ電圧
を接地させるホールド手段を備えることを特徴とする半
導体メモリ素子のエネーブル信号クランプ回路。 - 【請求項3】請求項2記載の半導体メモリ素子のエネー
ブル信号クランプ回路において、上記ホールド手段はト
ランジスタであり、上記ビットラインプリチャージ電圧
制御信号を発生する手段は、VBBセットアップ信号と
パワアップ信号の入力によりホールド手段を制御する出
力信号を発生するラッチ回路と、該ラッチ回路の出力に
より上記ホールド手段を制御する出力信号を伝達するイ
ンバータを備えるものであることを特徴とする半導体メ
モリ素子のエネーブル信号クランプ回路。 - 【請求項4】請求項1記載の半導体メモリ素子のエネー
ブル信号クランプ回路において、上記エネーブル信号パ
ス信号の発生器は、上記パワアップ信号と上記VBLP
セットアップ信号を入力とする第1ラッチ回路と、該第
1ラッチ回路の出力に接続したインバータの構成を備え
るものであることを特徴とする半導体メモリ素子のエネ
ーブル信号クランプ回路。 - 【請求項5】請求項1記載の半導体メモリ素子のエネー
ブル信号クランプ回路において、上記ビットラインプリ
チャージ電圧は(1/2)VDDであることを特徴とす
る半導体メモリ素子のエネーブル信号クランプ回路。 - 【請求項6】請求項1記載の半導体メモリ素子のエネー
ブル信号クランプ回路において、上記エネーブル信号は
ローアドレスストローブ信号であることを特徴とする半
導体メモリ素子のエネーブル信号クランプ回路。 - 【請求項7】VBBセンサ、パワアップ発生器、ラッチ
回路、インバータ、NOR回路を有して/RAS信号を
クランプする半導体メモリ素子のエネーブル信号クラン
プ回路において、 上記ラッチ回路の出力信号を反転させるインバータとビ
ットラインプリチャージ電圧を発生するVBLP電圧発
生器の間に連結され、ビットラインプリチャージ電圧が
所定レベルに到達する前までVBLP電圧発生器の出力
端子を接地させるトランジスタと、 上記VBLP電圧発生器の出力端に連結され、VBLP
電圧が所定レベルとなるとき信号を発生するVBLPセ
ンサと、 上記パワアップ発生器およびVBLPセンサに連結され
てVBLPセンサの出力信号をホールドする第1ラッチ
回路と、 該第1ラッチ回路の出力端子に連結され、/RAS信号
の出力を制御するNOR回路に供給される信号を反転さ
せるインバータを備えて、VBB電圧が所定のレベルと
なりVBLP電圧が適正のレベルとならない場合、/R
AS信号をチップ内部に供給されないようにしたことを
特徴とする半導体メモリ素子のエネーブル信号クランプ
回路。 - 【請求項8】請求項1記載の半導体メモリ素子のエネー
ブル信号クランプ回路において、上記VBLPセンサの
出力を、VBLP電圧発生器の出力に接続したトランジ
スタのゲートに連結させたことを特徴とする半導体メモ
リ素子のエネーブル信号クランプ回路。
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