JP2978454B2 - 半導体メモリ装置の自動モード選択装置 - Google Patents
半導体メモリ装置の自動モード選択装置Info
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Description
【０００１】
【発明の属する技術分野】本発明は自動モード選択装置
に関し、特にシンクロナスメモリ装置においてＬＶＴＴ
Ｌ（Ｌｏｗ Ｖｏｌｔａｇｅ Ｔｒａｎｓｉｓｔｏｒ
Ｔｒａｎｓｉｓｔｏｒ Ｌｏｇｉｃ、以下“ＬＶＴＴ
Ｌ”という。）入・出力インタフェース又はＣＴＴ（Ｃ
ｅｎｔｅｒ Ｔａｐｐｅｄ Ｔｅｒｍｉｎａｔｅｄ、以
下“ＣＴＴ”という。）のような高速入・出力インタフ
ェースのいずれかを、他のオプションの使用なしに自動
的に認識するための自動モード選択装置に関する。
に関し、特にシンクロナスメモリ装置においてＬＶＴＴ
Ｌ（Ｌｏｗ Ｖｏｌｔａｇｅ Ｔｒａｎｓｉｓｔｏｒ
Ｔｒａｎｓｉｓｔｏｒ Ｌｏｇｉｃ、以下“ＬＶＴＴ
Ｌ”という。）入・出力インタフェース又はＣＴＴ（Ｃ
ｅｎｔｅｒ Ｔａｐｐｅｄ Ｔｅｒｍｉｎａｔｅｄ、以
下“ＣＴＴ”という。）のような高速入・出力インタフ
ェースのいずれかを、他のオプションの使用なしに自動
的に認識するための自動モード選択装置に関する。
【０００２】
【従来の技術】一般に２種類の入・出力インタフェース
を用いる装置では２インタフェースをボンディング（Ｂ
ｏｎｄｉｎｇ）、或いはメタルオプション（Ｍｅｔａｌ
Ｏｐｔｉｏｎ）でチップ内部に実現させなければなら
ないが、これは使用者が一種類のチップを用いれば他の
種類のチップに変換することができない不便な点があ
る。これに対して、チップが外部環境に適するよう自動
的に二つの中の一つのモードを選択できるようにすれ
ば、使用者環境により自動的にチップ内部でモードが変
換するため使用者の気に入るチップを作ることができ
る。その一例として、ＬＶＴＴＬとＣＴＴを用いるメモ
リにおいて外部パッケージピン上での差を見れば、ＣＴ
Ｔの場合は入力バッファが差動比較器で構成されていて
基準電位が外部ピンから提供され、ＬＶＴＴＬの場合は
外部から提供されないため内部で自ら発生した基準電位
を用いて比較器の基準電位に用いる。
を用いる装置では２インタフェースをボンディング（Ｂ
ｏｎｄｉｎｇ）、或いはメタルオプション（Ｍｅｔａｌ
Ｏｐｔｉｏｎ）でチップ内部に実現させなければなら
ないが、これは使用者が一種類のチップを用いれば他の
種類のチップに変換することができない不便な点があ
る。これに対して、チップが外部環境に適するよう自動
的に二つの中の一つのモードを選択できるようにすれ
ば、使用者環境により自動的にチップ内部でモードが変
換するため使用者の気に入るチップを作ることができ
る。その一例として、ＬＶＴＴＬとＣＴＴを用いるメモ
リにおいて外部パッケージピン上での差を見れば、ＣＴ
Ｔの場合は入力バッファが差動比較器で構成されていて
基準電位が外部ピンから提供され、ＬＶＴＴＬの場合は
外部から提供されないため内部で自ら発生した基準電位
を用いて比較器の基準電位に用いる。
【０００３】図１は、従来技術に基づく基準電位選択回
路図であり、外部基準電位ピンの基準電位ピン（Ｖｒｅ
ｆｐ）と電源電圧（Ｖｃｃ）との間に連結された抵抗
（Ｒ１）を利用して基準電位ピンに電流を流し出すこと
により、基準電位ピンがフローティングか否かを判別す
ることによりＬＶＴＴＬかＣＴＴかを区別することがで
きる。即ち、ＬＶＴＴＬの場合は外部から基準電位が供
給されないため基準電位ピンがフローティングであり、
ＣＴＴの場合は基準電位値が基準電位ピンに供給される
ため基準電位ピンの電位は基準電位と思われる。
路図であり、外部基準電位ピンの基準電位ピン（Ｖｒｅ
ｆｐ）と電源電圧（Ｖｃｃ）との間に連結された抵抗
（Ｒ１）を利用して基準電位ピンに電流を流し出すこと
により、基準電位ピンがフローティングか否かを判別す
ることによりＬＶＴＴＬかＣＴＴかを区別することがで
きる。即ち、ＬＶＴＴＬの場合は外部から基準電位が供
給されないため基準電位ピンがフローティングであり、
ＣＴＴの場合は基準電位値が基準電位ピンに供給される
ため基準電位ピンの電位は基準電位と思われる。
【０００４】従って、抵抗（Ｒ１）を設けて、一定電流
を基準電位ピンに送り、若し基準電位ピン（Ｖｒｅｆ
ｐ）＝電源電圧（Ｖｃｃ）であればフローティングなの
でＬＶＴＴＬであり、基準電位ピン（Ｖｒｅｆｐ）＝基
準電位（Ｖｒｅｆ）であればＣＴＴであることが分か
る。
を基準電位ピンに送り、若し基準電位ピン（Ｖｒｅｆ
ｐ）＝電源電圧（Ｖｃｃ）であればフローティングなの
でＬＶＴＴＬであり、基準電位ピン（Ｖｒｅｆｐ）＝基
準電位（Ｖｒｅｆ）であればＣＴＴであることが分か
る。
【０００５】このようにして、ＬＶＴＴＬとＣＴＴを区
分することは基準電位ピン（Ｖｒｅｆｐ）の電位を特定
電位と比較することにより分かる。その例として、比較
電位が３Ｖｃｃ／４であればこれを利用して基準電位ピ
ンの電位と比較してＶｒｅｆｐ＝ＶｃｃであればＬＶＴ
ＴＬ、Ｖｒｅｆｐ＝Ｖｒｅｆ＝Ｖｃｃ／２であればＣＴ
Ｔであることを比較器を利用して知ることができる。
分することは基準電位ピン（Ｖｒｅｆｐ）の電位を特定
電位と比較することにより分かる。その例として、比較
電位が３Ｖｃｃ／４であればこれを利用して基準電位ピ
ンの電位と比較してＶｒｅｆｐ＝ＶｃｃであればＬＶＴ
ＴＬ、Ｖｒｅｆｐ＝Ｖｒｅｆ＝Ｖｃｃ／２であればＣＴ
Ｔであることを比較器を利用して知ることができる。
【０００６】図１をさらに詳細に説明すれば、スイッチ
ィング回路部１のＶｒｅｆｐは外部基準電位パッド（Ｖ
ｒｅｆ ｐａｄ）から来る基準電位（Ｖｒｅｆ）であ
り、Ｖｒｅｆ ｉｎｔは内部でＬＶＴＴＬの場合に用い
るため作り出した基準電位（Ｖｒｅｆ）であり、Ｔ１，
Ｔ２はインタフェースの種類によりどの基準電位である
かを選択させるスイッチィング素子であり、選択された
基準電位は入力バッファの入力比較手段に行く。
ィング回路部１のＶｒｅｆｐは外部基準電位パッド（Ｖ
ｒｅｆ ｐａｄ）から来る基準電位（Ｖｒｅｆ）であ
り、Ｖｒｅｆ ｉｎｔは内部でＬＶＴＴＬの場合に用い
るため作り出した基準電位（Ｖｒｅｆ）であり、Ｔ１，
Ｔ２はインタフェースの種類によりどの基準電位である
かを選択させるスイッチィング素子であり、選択された
基準電位は入力バッファの入力比較手段に行く。
【０００７】図２は、従来技術に係る自動モード選択回
路図であり、自動モード選択器の比較装置である差動増
幅器３と、差動増幅器３の一つの入力端に比較電圧を与
えるための比較電圧生成部２と、差動増幅器により発生
した出力信号（Ｏｕｔｂ）とパワーアップ信号（Ｐｗｒ
ｕｐ）を入力にして基準電位選択信号（Ｌｖ−ｃｔｔ
ｂ）を発生させるためのフリップフロップ回路部４とで
構成される。
路図であり、自動モード選択器の比較装置である差動増
幅器３と、差動増幅器３の一つの入力端に比較電圧を与
えるための比較電圧生成部２と、差動増幅器により発生
した出力信号（Ｏｕｔｂ）とパワーアップ信号（Ｐｗｒ
ｕｐ）を入力にして基準電位選択信号（Ｌｖ−ｃｔｔ
ｂ）を発生させるためのフリップフロップ回路部４とで
構成される。
【０００８】この構成に伴う動作関係を考察してみれ
ば、３Ｖｃｃ／４の電位を発生させる比較電位生成部２
の比較電位（Ｖｒ）を一つの入力し、他の入力端子に基
準電位ピン（Ｖｒｅｆｐ）を接続し、ＣＴＴの場合には
Ｖｒｅｆｐ＝Ｖｒｅｆ、Ｖｒ＝３Ｖｃｃ／４なのでＬｖ
−ｃｔｔｂ＝Ｌｏｗを発生させ、ＬＶＴＴＬの場合には
Ｖｒｅｆｐ＝Ｖｃｃ、Ｖｒ＝３Ｖｃｃ／４なのでＬｖ−
ｃｔｔｂ＝Ｈｉｇｈを発生させて図１ＡのＴ１／Ｔ２の
入力に移送し、ＣＴＴの場合はＶｒｅｆ＝Ｖｒｅｆｐ
を、ＬＶＴＴＬの場合はＶｅｒｆ＝Ｖｒｅｆ ｉｎｔを
それぞれ選択するようにする。
ば、３Ｖｃｃ／４の電位を発生させる比較電位生成部２
の比較電位（Ｖｒ）を一つの入力し、他の入力端子に基
準電位ピン（Ｖｒｅｆｐ）を接続し、ＣＴＴの場合には
Ｖｒｅｆｐ＝Ｖｒｅｆ、Ｖｒ＝３Ｖｃｃ／４なのでＬｖ
−ｃｔｔｂ＝Ｌｏｗを発生させ、ＬＶＴＴＬの場合には
Ｖｒｅｆｐ＝Ｖｃｃ、Ｖｒ＝３Ｖｃｃ／４なのでＬｖ−
ｃｔｔｂ＝Ｈｉｇｈを発生させて図１ＡのＴ１／Ｔ２の
入力に移送し、ＣＴＴの場合はＶｒｅｆ＝Ｖｒｅｆｐ
を、ＬＶＴＴＬの場合はＶｅｒｆ＝Ｖｒｅｆ ｉｎｔを
それぞれ選択するようにする。
【０００９】
【発明が解決しようとする課題】ところが、以上で説明
した従来の自動モード選択回路図においては比較電圧発
生の際、電源側から接地側に流れるスタンバイ電流消耗
があり、ＣＴＴの場合においてはＶｒｅｆｐ＝Ｖｒｅｆ
で外部から提供される時、抵抗（Ｒ１）が基準電位ピン
（Ｖｒｅｆｐ）と連結されていて入力漏洩電流が大きく
なるという問題点があった。
した従来の自動モード選択回路図においては比較電圧発
生の際、電源側から接地側に流れるスタンバイ電流消耗
があり、ＣＴＴの場合においてはＶｒｅｆｐ＝Ｖｒｅｆ
で外部から提供される時、抵抗（Ｒ１）が基準電位ピン
（Ｖｒｅｆｐ）と連結されていて入力漏洩電流が大きく
なるという問題点があった。
【００１０】本発明は、一定時間の間だけ基準電位ピン
（Ｖｒｅｆｐ）と比較電圧生成部に電流を流し、入力漏
洩電流とスタンバイ電流を低減するための自動モード選
択装置を提供することにその目的がある。
（Ｖｒｅｆｐ）と比較電圧生成部に電流を流し、入力漏
洩電流とスタンバイ電流を低減するための自動モード選
択装置を提供することにその目的がある。
【００１１】
【課題を解決するための手段】目的を達成するための本
発明の自動モード選択装置は、基準電位選択信号により
ＣＴＴ又はＬＶＴＴＬのいずれかを選択するために、基
準電位ピンと内部基準電位端子の間に接続した基準電位
選択スイッチィング手段を含む半導体メモリ装置の自動
モード選択装置において、入力漏洩電流制御信号発生手
段により生成された入力漏洩電流制御信号により、電源
電圧に接続された基準電位ピンの抵抗パスに一定時間の
間だけ抵抗を介し電流を流れるようするための入力漏洩
電流制御手段を含むことを特徴とする。
発明の自動モード選択装置は、基準電位選択信号により
ＣＴＴ又はＬＶＴＴＬのいずれかを選択するために、基
準電位ピンと内部基準電位端子の間に接続した基準電位
選択スイッチィング手段を含む半導体メモリ装置の自動
モード選択装置において、入力漏洩電流制御信号発生手
段により生成された入力漏洩電流制御信号により、電源
電圧に接続された基準電位ピンの抵抗パスに一定時間の
間だけ抵抗を介し電流を流れるようするための入力漏洩
電流制御手段を含むことを特徴とする。
【００１２】前記した目的及びその他の目的と本発明の
特徴及び利点は、添付図面と関連した次の詳細な説明を
介し一層明らかになるだろう。
特徴及び利点は、添付図面と関連した次の詳細な説明を
介し一層明らかになるだろう。
【００１３】
【発明の実施の形態】以下、添付図面を参照して本発明
の実施形態を詳細に説明する。
の実施形態を詳細に説明する。
【００１４】図３（Ａ）は、本発明の一実施形態に係る
パルス発生回路図であり、反転したモードレジスタセッ
ト（Ｍｒｅｇｓｅｔ）と２回反転を経たパワーアップ信
号（Ｐｗｒｕｐ）を入力し、ナンドゲートの一つの入力
端子及び遅延回路部７の入力端に出力信号を発生させる
ためのフリップフロップ回路部６と、フリップフロップ
回路部６の出力信号を一定時間遅延させナンドゲートの
一つの入力端に出力するための遅延回路部７と、フリッ
プフロップ回路部６の出力信号と遅延回路部７の出力信
号を論理演算し、演算された信号を反転させたパルス信
号を出力するためのナンドゲート及びインバータとで構
成される。
パルス発生回路図であり、反転したモードレジスタセッ
ト（Ｍｒｅｇｓｅｔ）と２回反転を経たパワーアップ信
号（Ｐｗｒｕｐ）を入力し、ナンドゲートの一つの入力
端子及び遅延回路部７の入力端に出力信号を発生させる
ためのフリップフロップ回路部６と、フリップフロップ
回路部６の出力信号を一定時間遅延させナンドゲートの
一つの入力端に出力するための遅延回路部７と、フリッ
プフロップ回路部６の出力信号と遅延回路部７の出力信
号を論理演算し、演算された信号を反転させたパルス信
号を出力するためのナンドゲート及びインバータとで構
成される。
【００１５】図３（Ｂ）は、本発明の一実施形態に係る
入力漏洩電流制御信号及び比較電圧発生信号の発生回路
を示す図であり、パルス信号（Ｐｕｌｓｅ）を入力し、
パルス信号を２回の反転を経て一つのノアゲートに出力
するための直列接続した二つのインバータと、一回の反
転を経たパルス信号とパワーアップ信号（Ｐｗｒｕｐ）
を入力し、一回の反転を経て他のノアゲートの一つの入
力端子に出力するためのフリップフロップ手段９と、反
転したフリップフロップ９の出力と反転したパワーアッ
プ信号を入力し、入力漏洩電流制御信号（Ｐ ｏｎ）を
出力するための他のノアゲートと、２回の反転を経た信
号と入力漏洩電流制御信号を入力し、比較電圧発生信号
（Ｖｒ ｅｎ）を出力するための一つのノアゲート及び
一つのインバータとで構成される。
入力漏洩電流制御信号及び比較電圧発生信号の発生回路
を示す図であり、パルス信号（Ｐｕｌｓｅ）を入力し、
パルス信号を２回の反転を経て一つのノアゲートに出力
するための直列接続した二つのインバータと、一回の反
転を経たパルス信号とパワーアップ信号（Ｐｗｒｕｐ）
を入力し、一回の反転を経て他のノアゲートの一つの入
力端子に出力するためのフリップフロップ手段９と、反
転したフリップフロップ９の出力と反転したパワーアッ
プ信号を入力し、入力漏洩電流制御信号（Ｐ ｏｎ）を
出力するための他のノアゲートと、２回の反転を経た信
号と入力漏洩電流制御信号を入力し、比較電圧発生信号
（Ｖｒ ｅｎ）を出力するための一つのノアゲート及び
一つのインバータとで構成される。
【００１６】図４は、本発明の一実施形態に係る基準電
位選択回路図であり、ゲートにインバータにより反転さ
れた入力漏洩電流制御信号（Ｐ ｏｎ）が印加され、電
源電圧と抵抗の間に接続したＰＭＯＳ型トランジスタと
で構成された入力漏洩電流制御部１０と、ＰＭＯＳ型ト
ランジスタのソース端子と基準電位ピンとの間に接続さ
れた抵抗と、基準電位ピン（Ｖｒｅｆｐ）と内部基準電
位端子（Ｖｒｅｆ−ｉｎｔ）の間に接続された基準電位
選択回路部１１とで構成される。
位選択回路図であり、ゲートにインバータにより反転さ
れた入力漏洩電流制御信号（Ｐ ｏｎ）が印加され、電
源電圧と抵抗の間に接続したＰＭＯＳ型トランジスタと
で構成された入力漏洩電流制御部１０と、ＰＭＯＳ型ト
ランジスタのソース端子と基準電位ピンとの間に接続さ
れた抵抗と、基準電位ピン（Ｖｒｅｆｐ）と内部基準電
位端子（Ｖｒｅｆ−ｉｎｔ）の間に接続された基準電位
選択回路部１１とで構成される。
【００１７】基準電位選択回路部１１はゲートに基準電
位選択信号（Ｌｖ−ｃｔｔｂ）が印加され、基準電位ピ
ンと入力バッファ入力端の間に接続されたＰＭＯＳ型ト
ランジスタと、ゲートに基準電位選択信号が反転して印
加され、基準電位ピンと入力バッファ入力端との間に接
続されたＮＭＯＳ型トランジスタと、ゲートに基準電位
選択信号が印加され、入力バッファ入力端と内部基準電
位との間に接続されたＮＭＯＳ型トランジスタと、ゲー
トに基準電位選択信号が反転して印加され入力バッファ
入力端と内部基準電位との間に接続されたＰＭＯＳ型ト
ランジスタとで構成される。
位選択信号（Ｌｖ−ｃｔｔｂ）が印加され、基準電位ピ
ンと入力バッファ入力端の間に接続されたＰＭＯＳ型ト
ランジスタと、ゲートに基準電位選択信号が反転して印
加され、基準電位ピンと入力バッファ入力端との間に接
続されたＮＭＯＳ型トランジスタと、ゲートに基準電位
選択信号が印加され、入力バッファ入力端と内部基準電
位との間に接続されたＮＭＯＳ型トランジスタと、ゲー
トに基準電位選択信号が反転して印加され入力バッファ
入力端と内部基準電位との間に接続されたＰＭＯＳ型ト
ランジスタとで構成される。
【００１８】図５は、本発明の一実施形態に係る自動モ
ード選択回路図であり、比較電圧を発生させるための比
較電圧生成部１２と、比較電圧生成部１２の出力信号と
基準電位ピン上の電位と入力して増幅した信号をフリッ
プフロップ回路部１４の一つの入力端に出力するための
差動増幅器１３と、差動増幅器１３の出力信号とパワー
アップ信号を入力して基準電位選択信号を出力するため
のフリップフロップ１４及び直列接続された二つのイン
バータとで構成される。
ード選択回路図であり、比較電圧を発生させるための比
較電圧生成部１２と、比較電圧生成部１２の出力信号と
基準電位ピン上の電位と入力して増幅した信号をフリッ
プフロップ回路部１４の一つの入力端に出力するための
差動増幅器１３と、差動増幅器１３の出力信号とパワー
アップ信号を入力して基準電位選択信号を出力するため
のフリップフロップ１４及び直列接続された二つのイン
バータとで構成される。
【００１９】比較電圧生成部１２は電源電圧Ｖｃｃと出
力端の間に接続された一つの抵抗と、この一つの抵抗と
ＮＭＯＳ型トランジスタのドレイン端子との間に接続さ
れた他の抵抗と、この他の抵抗と接地電圧との間に接続
されゲートに比較電圧発生信号が印加されるＮＭＯＳ型
トランジスタで構成される。
力端の間に接続された一つの抵抗と、この一つの抵抗と
ＮＭＯＳ型トランジスタのドレイン端子との間に接続さ
れた他の抵抗と、この他の抵抗と接地電圧との間に接続
されゲートに比較電圧発生信号が印加されるＮＭＯＳ型
トランジスタで構成される。
【００２０】差動増幅器１３は、電源電圧Ｖｃｃと一つ
のＮＭＯＳ型トランジスタのドレイン端子との間に並列
接続された一対のＰＭＯＳ型トランジスタと、電源電圧
Ｖｃｃと差動増幅器出力端との間に並列接続された他の
一対のＰＭＯＳ型トランジスタとを有し、各対の一つの
ＰＭＯＳ型トランジスタのゲートが相互接続されて、一
つのＮＭＯＳ型トランジスタのドレイン端子に接続さ
れ、それぞれの対の残余ＰＭＯＳ型トランジスタのゲー
トにはパルス信号が印加される。さらに、差動増幅器１
３は、共通ゲート端と他のＮＭＯＳ型トランジスタのド
レイン端子との間に接続され、ゲートに比較電圧生成部
１２の出力信号が印加される一つのＮＭＯＳ型トランジ
スタと、一つのＮＭＯＳ型トランジスタのソース端子と
接地電圧の間に接続しゲートにパルス信号が印加される
他の一つのＮＭＯＳ型トランジスタと、差動増幅器出力
端と他の一つのＮＭＯＳ型トランジスタのドレイン端子
との間に接続されゲートに基準電位ピン上の電圧が印加
されるさらに他の一つのＮＭＯＳ型トランジスタとを有
する。
のＮＭＯＳ型トランジスタのドレイン端子との間に並列
接続された一対のＰＭＯＳ型トランジスタと、電源電圧
Ｖｃｃと差動増幅器出力端との間に並列接続された他の
一対のＰＭＯＳ型トランジスタとを有し、各対の一つの
ＰＭＯＳ型トランジスタのゲートが相互接続されて、一
つのＮＭＯＳ型トランジスタのドレイン端子に接続さ
れ、それぞれの対の残余ＰＭＯＳ型トランジスタのゲー
トにはパルス信号が印加される。さらに、差動増幅器１
３は、共通ゲート端と他のＮＭＯＳ型トランジスタのド
レイン端子との間に接続され、ゲートに比較電圧生成部
１２の出力信号が印加される一つのＮＭＯＳ型トランジ
スタと、一つのＮＭＯＳ型トランジスタのソース端子と
接地電圧の間に接続しゲートにパルス信号が印加される
他の一つのＮＭＯＳ型トランジスタと、差動増幅器出力
端と他の一つのＮＭＯＳ型トランジスタのドレイン端子
との間に接続されゲートに基準電位ピン上の電圧が印加
されるさらに他の一つのＮＭＯＳ型トランジスタとを有
する。
【００２１】以上の構成に伴う動作関係を、図３に示す
動作タイミング図を参照して説明する。
動作タイミング図を参照して説明する。
【００２２】図３（Ａ）の回路は、入力パルス信号の発
生回路でありチップに電源が供給された後から初モード
レジスタセット（Ｍｒｅｇｓｅｔ）命令が入ってくる時
間に合わせて一定時間ｔｄの幅を有するパルス信号を発
生させることで、その後のモードレジスタセット命令に
対してはパターンを作り出さない。
生回路でありチップに電源が供給された後から初モード
レジスタセット（Ｍｒｅｇｓｅｔ）命令が入ってくる時
間に合わせて一定時間ｔｄの幅を有するパルス信号を発
生させることで、その後のモードレジスタセット命令に
対してはパターンを作り出さない。
【００２３】図３（Ｂ）は、図４の入力漏洩電流制御部
１０及び図５の比較電圧生成部１２のスタンバイ電流を
制御するための入力漏洩電流制御信号と比較電圧発生信
号を発生させる装置であり、その信号は入力パルス信号
により発生される。
１０及び図５の比較電圧生成部１２のスタンバイ電流を
制御するための入力漏洩電流制御信号と比較電圧発生信
号を発生させる装置であり、その信号は入力パルス信号
により発生される。
【００２４】図４は、基準電位ピン（Ｖｒｅｆｐ）の入
力漏洩電流を低減させるために基準電位ピンの抵抗パス
にスイッチィング信号を添加し、入力漏洩電流制御信号
パルス時間の間だけＲ１を介して基準電位ピン（Ｖｒｅ
ｆｐ）に電流を送ることができるよう入力漏洩電流制御
部１０によって調整できるようにした。
力漏洩電流を低減させるために基準電位ピンの抵抗パス
にスイッチィング信号を添加し、入力漏洩電流制御信号
パルス時間の間だけＲ１を介して基準電位ピン（Ｖｒｅ
ｆｐ）に電流を送ることができるよう入力漏洩電流制御
部１０によって調整できるようにした。
【００２５】図５の比較電圧生成部１２は、比較電圧Ｖ
ｒ発生時のスタンバイ電流を無くすためにスイッチィン
グ素子を添加して基準電位ピン（Ｖｒｅｆｐ）状態を検
出する一定時間だけ動作するようにした。
ｒ発生時のスタンバイ電流を無くすためにスイッチィン
グ素子を添加して基準電位ピン（Ｖｒｅｆｐ）状態を検
出する一定時間だけ動作するようにした。
【００２６】図６に示す動作タイミング図を見れば、全
てのチップは電源を供給する際に、スペックで定められ
た一定のシーケンスを進めなければならないが、タイミ
ング図でのようにパワー供給後１００μｓを待った後、
シンクロナスパートはプリチャージオールバンク（ｐｒ
ｅｃｈａｒｇｅ ａｌｌ ｂａｎｋ）し、幾つかのクロ
ック後モードレジスタセット動作をすることになる。こ
こで、モードレジスタセットの動作はカスレイタンシ
（ｃａｓ−ｌａｔｅｎｃｙ：ｃｏｌｕｍｎ ａｄｄｒｅ
ｓｓ ｓｔｒｏｂｅ ｌａｔｅｎｃｙ）とバーストタイ
プ、バースト長さを定めるため電源供給後に最初にしな
ければならない必須的な命令で、この命令とパワーが供
給されたことを確認するパワーアップ信号を利用してパ
ワーアップが発生した後、初モードレジスタセット信号
だけを検出してこの信号を利用しパルス信号（Ｐｕｌｓ
ｅ）を発生させてこのパルス信号とパワーアップ信号
（Ｐｗｒｕｐ）を利用、入力漏洩電流制御信号（Ｐ ｏ
ｎ）を発生させてパワーアップし、初モードレジスタセ
ット信号が入ってくる時間の間の入力漏洩電流制御信号
（Ｐ ｏｎ）動作時間だけ入力漏洩電流制御部１０を動
作させるのである。
てのチップは電源を供給する際に、スペックで定められ
た一定のシーケンスを進めなければならないが、タイミ
ング図でのようにパワー供給後１００μｓを待った後、
シンクロナスパートはプリチャージオールバンク（ｐｒ
ｅｃｈａｒｇｅ ａｌｌ ｂａｎｋ）し、幾つかのクロ
ック後モードレジスタセット動作をすることになる。こ
こで、モードレジスタセットの動作はカスレイタンシ
（ｃａｓ−ｌａｔｅｎｃｙ：ｃｏｌｕｍｎ ａｄｄｒｅ
ｓｓ ｓｔｒｏｂｅ ｌａｔｅｎｃｙ）とバーストタイ
プ、バースト長さを定めるため電源供給後に最初にしな
ければならない必須的な命令で、この命令とパワーが供
給されたことを確認するパワーアップ信号を利用してパ
ワーアップが発生した後、初モードレジスタセット信号
だけを検出してこの信号を利用しパルス信号（Ｐｕｌｓ
ｅ）を発生させてこのパルス信号とパワーアップ信号
（Ｐｗｒｕｐ）を利用、入力漏洩電流制御信号（Ｐ ｏ
ｎ）を発生させてパワーアップし、初モードレジスタセ
ット信号が入ってくる時間の間の入力漏洩電流制御信号
（Ｐ ｏｎ）動作時間だけ入力漏洩電流制御部１０を動
作させるのである。
【００２７】さらに、パルス信号とパワーアップ信号を
利用して比較電圧発生信号（Ｖｒ ｅｎ）を発生させ、パ
ワーアップ（Ｐｗｒｕｐ）の後からパルス信号が消滅す
る時間の間だけ比較電圧生成部１２を動作させるように
する。
利用して比較電圧発生信号（Ｖｒ ｅｎ）を発生させ、パ
ワーアップ（Ｐｗｒｕｐ）の後からパルス信号が消滅す
る時間の間だけ比較電圧生成部１２を動作させるように
する。
【００２８】
【発明の効果】以上で説明したように、本発明の自動モ
ード選択装置を半導体メモリ装置を用いれば入力漏洩電
流とスタンバイ電流が低減する効果がある。
ード選択装置を半導体メモリ装置を用いれば入力漏洩電
流とスタンバイ電流が低減する効果がある。
【００２９】本発明の好ましい実施形態は例示の目的の
ためのもので、当業者であれば添付の特許請求範囲に開
示された本発明の思想と範囲を介し各種修正、変更、代
替及び付加が可能である。
ためのもので、当業者であれば添付の特許請求範囲に開
示された本発明の思想と範囲を介し各種修正、変更、代
替及び付加が可能である。
【図１】従来技術に係る基準電位選択回路図。
【図２】従来技術に係る自動モード選択回路図。
【図３】（Ａ）は、本発明の一実施例に係るパルス発生
回路図。（Ｂ）は、本発明の一実施例に係る入力漏洩電
流制御信号（Ｐ ｏｎ）及び比較電圧発生信号（Ｖｒ
ｅｎ）の発生回路図。
回路図。（Ｂ）は、本発明の一実施例に係る入力漏洩電
流制御信号（Ｐ ｏｎ）及び比較電圧発生信号（Ｖｒ
ｅｎ）の発生回路図。
【図４】本発明の一実施例に係る基準電位選択回路図。
【図５】本発明の一実施例に係る自動モード選択回路
図。
図。
【図６】図３〜図５に示す本発明の一実施例に係る動作
タイミング図。
タイミング図。
１，１１… 基準電位選択スイッチィング部 ２，１２… 比較電圧生成部 ３，１３… 差動増幅器 ４，６，９，１４… フリップフロップ回路部 ５… パルス発生部 ７… 遅延回路部 ８… 入力漏洩電流制御及び比較電圧発生信号生成部 １０… 入力漏洩電流制御部 Ｌｖ−ｃｔｔｂ… 基準電位選択信号 Ｐ ｏｎ… 入力漏洩電流制御信号 Ｖｒ ｅｎ… 比較電圧発生信号
Claims (6)
- 【請求項１】 基準電位選択信号によりＣＴＴ、又はＬ
ＶＴＴＬのいずれかを選択するために、基準電位ピンと
内部基準電位端子との間に接続された基準電位選択スイ
ッチィング手段を含む半導体メモリ装置の自動モード選
択装置において、 入力漏洩電流制御信号発生手段により生成された入力漏
洩電流制御信号により、電源電圧に接続された前記基準
電位ピンの抵抗パスに一定時間の間だけ前記抵抗を介し
て電流が流れるようにするための入力漏洩電流制御手段
を含むことを特徴とする半導体メモリ装置の自動モード
選択装置。 - 【請求項２】 前記入力漏洩電流制御手段はゲートに入
力漏洩電流制御信号が印加され、電源電圧と抵抗との間
に接続されたモストランジスタを含むことを特徴とする
請求項１記載の半導体メモリ装置の自動モード選択装
置。 - 【請求項３】 前記入力漏洩電流制御信号発生手段は、
パルス発生部の出力信号を反転させフリップフロップの
３端子に出力させるための一つのインバータと、 前記一つのインバータの出力信号と２回の反転を経たパ
ワーアップ信号とを入力し、他のインバータ入力端に出
力させるためのフリップフロップ手段と、 反転した前記フリップフロップ手段の出力信号と、反転
した前記パワーアップ信号とを論理演算して前記入力漏
洩電流制御信号を発生させるための一つのノアゲートと
を含むことを特徴とする請求項１又は請求項２記載の半
導体メモリ装置の自動モード選択装置。 - 【請求項４】 前記パルス発生部は、反転したモード設
定信号と前記２回の反転を経たパワーアップ信号を入力
してナンドゲートの一つの入力端子、及び遅延回路部の
入力端に出力信号を発生させるためのフリップフロップ
手段と、 前記フリップフロップ手段の出力信号を一定時間遅延さ
せ、前記ナンドゲートの一つの入力端に出力するための
遅延手段と、 前記フリップフロップ手段の出力信号と前記遅延回路部
の出力信号とを論理演算し、演算された信号を反転させ
たパルス信号を出力するためのナンドゲート及びインバ
ータを含むことを特徴とする請求項３記載の半導体メモ
リ装置の自動モード選択装置。 - 【請求項５】 前記一つのインバータの出力信号を更に
インバータによって反転させた信号と、前記入力漏洩電
流制御信号とを入力して比較電圧発生信号（Ｖｒ ｅ
ｎ）を生成する比較電圧発生信号生成部を、更に含むこ
とを特徴とする請求項３記載の半導体メモリ装置の自動
モード選択装置。 - 【請求項６】 前記比較電圧発生信号の出力は、比較電
圧生成部のモストランジスタのゲートに入力することを
特徴とする請求項５記載の半導体メモリ装置の自動モー
ド選択装置。
Applications Claiming Priority (2)
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|---|---|---|---|
| KR1019960025739A KR100203140B1 (ko) | 1996-06-29 | 1996-06-29 | 입력 누설 전류가 없는 자동 모드 선택 장치 |
| KR96-25739 | 1996-06-29 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1064263A JPH1064263A (ja) | 1998-03-06 |
| JP2978454B2 true JP2978454B2 (ja) | 1999-11-15 |
Family
ID=19464736
Family Applications (1)
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|---|---|
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| KR (1) | KR100203140B1 (ja) |
| GB (1) | GB2314711B (ja) |
| TW (1) | TW371760B (ja) |
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| JP3737397B2 (ja) * | 2001-07-16 | 2006-01-18 | 富士通株式会社 | 半導体集積回路 |
| US7428649B2 (en) * | 2003-07-15 | 2008-09-23 | Marvell International Ltd. | Power supply delivery for leakage suppression modes |
| US7545200B2 (en) * | 2005-07-12 | 2009-06-09 | Xinetics, Inc. | Leakage current compensated system |
| JP2007109337A (ja) * | 2005-10-14 | 2007-04-26 | Elpida Memory Inc | 半導体メモリ装置及びメモリモジュール |
| CN109067387A (zh) * | 2018-07-19 | 2018-12-21 | 启攀微电子（上海）有限公司 | 一种负载开关电路 |
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|---|---|---|---|---|
| JPH01280923A (ja) * | 1988-05-07 | 1989-11-13 | Mitsubishi Electric Corp | 半導体集積回路装置 |
| US5583457A (en) * | 1992-04-14 | 1996-12-10 | Hitachi, Ltd. | Semiconductor integrated circuit device having power reduction mechanism |
| US5614847A (en) * | 1992-04-14 | 1997-03-25 | Hitachi, Ltd. | Semiconductor integrated circuit device having power reduction mechanism |
| JP2925422B2 (ja) * | 1993-03-12 | 1999-07-28 | 株式会社東芝 | 半導体集積回路 |
| JP3123337B2 (ja) * | 1994-03-31 | 2001-01-09 | 富士電機株式会社 | 電圧駆動型半導体素子用のゲート駆動用回路装置 |
| KR0120606B1 (ko) * | 1994-12-31 | 1997-10-30 | 김주용 | 반도체 기억소자의 자동모드 선택 회로 |
| JP3415347B2 (ja) * | 1995-10-25 | 2003-06-09 | Ｎｅｃエレクトロニクス株式会社 | マイクロコンピュータの動作モード設定用入力回路 |
| TW302583B (en) * | 1996-03-05 | 1997-04-11 | Microchip Tech Inc | Integrated voltage regulating circuit useful in high voltage electronic encoders |
-
1996
- 1996-06-29 KR KR1019960025739A patent/KR100203140B1/ko not_active IP Right Cessation
-
1997
- 1997-05-27 TW TW086107159A patent/TW371760B/zh not_active IP Right Cessation
- 1997-05-28 US US08/864,471 patent/US5963077A/en not_active Expired - Lifetime
- 1997-06-12 GB GB9712285A patent/GB2314711B/en not_active Expired - Fee Related
- 1997-06-19 JP JP9162905A patent/JP2978454B2/ja not_active Expired - Fee Related
Also Published As
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| JPH1064263A (ja) | 1998-03-06 |
| GB2314711B (en) | 2000-06-28 |
| KR980006913A (ko) | 1998-03-30 |
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| US5963077A (en) | 1999-10-05 |
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