JP2978454B2 - 半導体メモリ装置の自動モード選択装置 - Google Patents
半導体メモリ装置の自動モード選択装置Info
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Description
に関し、特にシンクロナスメモリ装置においてLVTT
L(Low Voltage Transistor
Transistor Logic、以下“LVTT
L”という。)入・出力インタフェース又はCTT(C
enter Tapped Terminated、以
下“CTT”という。)のような高速入・出力インタフ
ェースのいずれかを、他のオプションの使用なしに自動
的に認識するための自動モード選択装置に関する。
を用いる装置では2インタフェースをボンディング(B
onding)、或いはメタルオプション(Metal
Option)でチップ内部に実現させなければなら
ないが、これは使用者が一種類のチップを用いれば他の
種類のチップに変換することができない不便な点があ
る。これに対して、チップが外部環境に適するよう自動
的に二つの中の一つのモードを選択できるようにすれ
ば、使用者環境により自動的にチップ内部でモードが変
換するため使用者の気に入るチップを作ることができ
る。その一例として、LVTTLとCTTを用いるメモ
リにおいて外部パッケージピン上での差を見れば、CT
Tの場合は入力バッファが差動比較器で構成されていて
基準電位が外部ピンから提供され、LVTTLの場合は
外部から提供されないため内部で自ら発生した基準電位
を用いて比較器の基準電位に用いる。
路図であり、外部基準電位ピンの基準電位ピン(Vre
fp)と電源電圧(Vcc)との間に連結された抵抗
(R1)を利用して基準電位ピンに電流を流し出すこと
により、基準電位ピンがフローティングか否かを判別す
ることによりLVTTLかCTTかを区別することがで
きる。即ち、LVTTLの場合は外部から基準電位が供
給されないため基準電位ピンがフローティングであり、
CTTの場合は基準電位値が基準電位ピンに供給される
ため基準電位ピンの電位は基準電位と思われる。
を基準電位ピンに送り、若し基準電位ピン(Vref
p)=電源電圧(Vcc)であればフローティングなの
でLVTTLであり、基準電位ピン(Vrefp)=基
準電位(Vref)であればCTTであることが分か
る。
分することは基準電位ピン(Vrefp)の電位を特定
電位と比較することにより分かる。その例として、比較
電位が3Vcc/4であればこれを利用して基準電位ピ
ンの電位と比較してVrefp=VccであればLVT
TL、Vrefp=Vref=Vcc/2であればCT
Tであることを比較器を利用して知ることができる。
ィング回路部1のVrefpは外部基準電位パッド(V
ref pad)から来る基準電位(Vref)であ
り、Vref intは内部でLVTTLの場合に用い
るため作り出した基準電位(Vref)であり、T1,
T2はインタフェースの種類によりどの基準電位である
かを選択させるスイッチィング素子であり、選択された
基準電位は入力バッファの入力比較手段に行く。
路図であり、自動モード選択器の比較装置である差動増
幅器3と、差動増幅器3の一つの入力端に比較電圧を与
えるための比較電圧生成部2と、差動増幅器により発生
した出力信号(Outb)とパワーアップ信号(Pwr
up)を入力にして基準電位選択信号(Lv−ctt
b)を発生させるためのフリップフロップ回路部4とで
構成される。
ば、3Vcc/4の電位を発生させる比較電位生成部2
の比較電位(Vr)を一つの入力し、他の入力端子に基
準電位ピン(Vrefp)を接続し、CTTの場合には
Vrefp=Vref、Vr=3Vcc/4なのでLv
−cttb=Lowを発生させ、LVTTLの場合には
Vrefp=Vcc、Vr=3Vcc/4なのでLv−
cttb=Highを発生させて図1AのT1/T2の
入力に移送し、CTTの場合はVref=Vrefp
を、LVTTLの場合はVerf=Vref intを
それぞれ選択するようにする。
した従来の自動モード選択回路図においては比較電圧発
生の際、電源側から接地側に流れるスタンバイ電流消耗
があり、CTTの場合においてはVrefp=Vref
で外部から提供される時、抵抗(R1)が基準電位ピン
(Vrefp)と連結されていて入力漏洩電流が大きく
なるという問題点があった。
(Vrefp)と比較電圧生成部に電流を流し、入力漏
洩電流とスタンバイ電流を低減するための自動モード選
択装置を提供することにその目的がある。
発明の自動モード選択装置は、基準電位選択信号により
CTT又はLVTTLのいずれかを選択するために、基
準電位ピンと内部基準電位端子の間に接続した基準電位
選択スイッチィング手段を含む半導体メモリ装置の自動
モード選択装置において、入力漏洩電流制御信号発生手
段により生成された入力漏洩電流制御信号により、電源
電圧に接続された基準電位ピンの抵抗パスに一定時間の
間だけ抵抗を介し電流を流れるようするための入力漏洩
電流制御手段を含むことを特徴とする。
特徴及び利点は、添付図面と関連した次の詳細な説明を
介し一層明らかになるだろう。
の実施形態を詳細に説明する。
パルス発生回路図であり、反転したモードレジスタセッ
ト(Mregset)と2回反転を経たパワーアップ信
号(Pwrup)を入力し、ナンドゲートの一つの入力
端子及び遅延回路部7の入力端に出力信号を発生させる
ためのフリップフロップ回路部6と、フリップフロップ
回路部6の出力信号を一定時間遅延させナンドゲートの
一つの入力端に出力するための遅延回路部7と、フリッ
プフロップ回路部6の出力信号と遅延回路部7の出力信
号を論理演算し、演算された信号を反転させたパルス信
号を出力するためのナンドゲート及びインバータとで構
成される。
入力漏洩電流制御信号及び比較電圧発生信号の発生回路
を示す図であり、パルス信号(Pulse)を入力し、
パルス信号を2回の反転を経て一つのノアゲートに出力
するための直列接続した二つのインバータと、一回の反
転を経たパルス信号とパワーアップ信号(Pwrup)
を入力し、一回の反転を経て他のノアゲートの一つの入
力端子に出力するためのフリップフロップ手段9と、反
転したフリップフロップ9の出力と反転したパワーアッ
プ信号を入力し、入力漏洩電流制御信号(P on)を
出力するための他のノアゲートと、2回の反転を経た信
号と入力漏洩電流制御信号を入力し、比較電圧発生信号
(Vr en)を出力するための一つのノアゲート及び
一つのインバータとで構成される。
位選択回路図であり、ゲートにインバータにより反転さ
れた入力漏洩電流制御信号(P on)が印加され、電
源電圧と抵抗の間に接続したPMOS型トランジスタと
で構成された入力漏洩電流制御部10と、PMOS型ト
ランジスタのソース端子と基準電位ピンとの間に接続さ
れた抵抗と、基準電位ピン(Vrefp)と内部基準電
位端子(Vref−int)の間に接続された基準電位
選択回路部11とで構成される。
位選択信号(Lv−cttb)が印加され、基準電位ピ
ンと入力バッファ入力端の間に接続されたPMOS型ト
ランジスタと、ゲートに基準電位選択信号が反転して印
加され、基準電位ピンと入力バッファ入力端との間に接
続されたNMOS型トランジスタと、ゲートに基準電位
選択信号が印加され、入力バッファ入力端と内部基準電
位との間に接続されたNMOS型トランジスタと、ゲー
トに基準電位選択信号が反転して印加され入力バッファ
入力端と内部基準電位との間に接続されたPMOS型ト
ランジスタとで構成される。
ード選択回路図であり、比較電圧を発生させるための比
較電圧生成部12と、比較電圧生成部12の出力信号と
基準電位ピン上の電位と入力して増幅した信号をフリッ
プフロップ回路部14の一つの入力端に出力するための
差動増幅器13と、差動増幅器13の出力信号とパワー
アップ信号を入力して基準電位選択信号を出力するため
のフリップフロップ14及び直列接続された二つのイン
バータとで構成される。
力端の間に接続された一つの抵抗と、この一つの抵抗と
NMOS型トランジスタのドレイン端子との間に接続さ
れた他の抵抗と、この他の抵抗と接地電圧との間に接続
されゲートに比較電圧発生信号が印加されるNMOS型
トランジスタで構成される。
のNMOS型トランジスタのドレイン端子との間に並列
接続された一対のPMOS型トランジスタと、電源電圧
Vccと差動増幅器出力端との間に並列接続された他の
一対のPMOS型トランジスタとを有し、各対の一つの
PMOS型トランジスタのゲートが相互接続されて、一
つのNMOS型トランジスタのドレイン端子に接続さ
れ、それぞれの対の残余PMOS型トランジスタのゲー
トにはパルス信号が印加される。さらに、差動増幅器1
3は、共通ゲート端と他のNMOS型トランジスタのド
レイン端子との間に接続され、ゲートに比較電圧生成部
12の出力信号が印加される一つのNMOS型トランジ
スタと、一つのNMOS型トランジスタのソース端子と
接地電圧の間に接続しゲートにパルス信号が印加される
他の一つのNMOS型トランジスタと、差動増幅器出力
端と他の一つのNMOS型トランジスタのドレイン端子
との間に接続されゲートに基準電位ピン上の電圧が印加
されるさらに他の一つのNMOS型トランジスタとを有
する。
動作タイミング図を参照して説明する。
生回路でありチップに電源が供給された後から初モード
レジスタセット(Mregset)命令が入ってくる時
間に合わせて一定時間tdの幅を有するパルス信号を発
生させることで、その後のモードレジスタセット命令に
対してはパターンを作り出さない。
10及び図5の比較電圧生成部12のスタンバイ電流を
制御するための入力漏洩電流制御信号と比較電圧発生信
号を発生させる装置であり、その信号は入力パルス信号
により発生される。
力漏洩電流を低減させるために基準電位ピンの抵抗パス
にスイッチィング信号を添加し、入力漏洩電流制御信号
パルス時間の間だけR1を介して基準電位ピン(Vre
fp)に電流を送ることができるよう入力漏洩電流制御
部10によって調整できるようにした。
r発生時のスタンバイ電流を無くすためにスイッチィン
グ素子を添加して基準電位ピン(Vrefp)状態を検
出する一定時間だけ動作するようにした。
てのチップは電源を供給する際に、スペックで定められ
た一定のシーケンスを進めなければならないが、タイミ
ング図でのようにパワー供給後100μsを待った後、
シンクロナスパートはプリチャージオールバンク(pr
echarge all bank)し、幾つかのクロ
ック後モードレジスタセット動作をすることになる。こ
こで、モードレジスタセットの動作はカスレイタンシ
(cas−latency:column addre
ss strobe latency)とバーストタイ
プ、バースト長さを定めるため電源供給後に最初にしな
ければならない必須的な命令で、この命令とパワーが供
給されたことを確認するパワーアップ信号を利用してパ
ワーアップが発生した後、初モードレジスタセット信号
だけを検出してこの信号を利用しパルス信号(Puls
e)を発生させてこのパルス信号とパワーアップ信号
(Pwrup)を利用、入力漏洩電流制御信号(P o
n)を発生させてパワーアップし、初モードレジスタセ
ット信号が入ってくる時間の間の入力漏洩電流制御信号
(P on)動作時間だけ入力漏洩電流制御部10を動
作させるのである。
利用して比較電圧発生信号(Vr en)を発生させ、パ
ワーアップ(Pwrup)の後からパルス信号が消滅す
る時間の間だけ比較電圧生成部12を動作させるように
する。
ード選択装置を半導体メモリ装置を用いれば入力漏洩電
流とスタンバイ電流が低減する効果がある。
ためのもので、当業者であれば添付の特許請求範囲に開
示された本発明の思想と範囲を介し各種修正、変更、代
替及び付加が可能である。
回路図。(B)は、本発明の一実施例に係る入力漏洩電
流制御信号(P on)及び比較電圧発生信号(Vr
en)の発生回路図。
図。
タイミング図。
Claims (6)
- 【請求項1】 基準電位選択信号によりCTT、又はL
VTTLのいずれかを選択するために、基準電位ピンと
内部基準電位端子との間に接続された基準電位選択スイ
ッチィング手段を含む半導体メモリ装置の自動モード選
択装置において、 入力漏洩電流制御信号発生手段により生成された入力漏
洩電流制御信号により、電源電圧に接続された前記基準
電位ピンの抵抗パスに一定時間の間だけ前記抵抗を介し
て電流が流れるようにするための入力漏洩電流制御手段
を含むことを特徴とする半導体メモリ装置の自動モード
選択装置。 - 【請求項2】 前記入力漏洩電流制御手段はゲートに入
力漏洩電流制御信号が印加され、電源電圧と抵抗との間
に接続されたモストランジスタを含むことを特徴とする
請求項1記載の半導体メモリ装置の自動モード選択装
置。 - 【請求項3】 前記入力漏洩電流制御信号発生手段は、
パルス発生部の出力信号を反転させフリップフロップの
3端子に出力させるための一つのインバータと、 前記一つのインバータの出力信号と2回の反転を経たパ
ワーアップ信号とを入力し、他のインバータ入力端に出
力させるためのフリップフロップ手段と、 反転した前記フリップフロップ手段の出力信号と、反転
した前記パワーアップ信号とを論理演算して前記入力漏
洩電流制御信号を発生させるための一つのノアゲートと
を含むことを特徴とする請求項1又は請求項2記載の半
導体メモリ装置の自動モード選択装置。 - 【請求項4】 前記パルス発生部は、反転したモード設
定信号と前記2回の反転を経たパワーアップ信号を入力
してナンドゲートの一つの入力端子、及び遅延回路部の
入力端に出力信号を発生させるためのフリップフロップ
手段と、 前記フリップフロップ手段の出力信号を一定時間遅延さ
せ、前記ナンドゲートの一つの入力端に出力するための
遅延手段と、 前記フリップフロップ手段の出力信号と前記遅延回路部
の出力信号とを論理演算し、演算された信号を反転させ
たパルス信号を出力するためのナンドゲート及びインバ
ータを含むことを特徴とする請求項3記載の半導体メモ
リ装置の自動モード選択装置。 - 【請求項5】 前記一つのインバータの出力信号を更に
インバータによって反転させた信号と、前記入力漏洩電
流制御信号とを入力して比較電圧発生信号(Vr e
n)を生成する比較電圧発生信号生成部を、更に含むこ
とを特徴とする請求項3記載の半導体メモリ装置の自動
モード選択装置。 - 【請求項6】 前記比較電圧発生信号の出力は、比較電
圧生成部のモストランジスタのゲートに入力することを
特徴とする請求項5記載の半導体メモリ装置の自動モー
ド選択装置。
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