JP2946838B2 - 半導体集積回路 - Google Patents

半導体集積回路

Info

Publication number
JP2946838B2
JP2946838B2 JP3152684A JP15268491A JP2946838B2 JP 2946838 B2 JP2946838 B2 JP 2946838B2 JP 3152684 A JP3152684 A JP 3152684A JP 15268491 A JP15268491 A JP 15268491A JP 2946838 B2 JP2946838 B2 JP 2946838B2
Authority
JP
Japan
Prior art keywords
comparison
circuit
signal
reference signal
voltage
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP3152684A
Other languages
English (en)
Other versions
JPH0519025A (ja
Inventor
康二 越川
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
Nippon Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nippon Electric Co Ltd filed Critical Nippon Electric Co Ltd
Priority to JP3152684A priority Critical patent/JP2946838B2/ja
Priority to US07/901,689 priority patent/US5287012A/en
Priority to EP92110514A priority patent/EP0520356B1/en
Priority to DE69217733T priority patent/DE69217733T2/de
Priority to KR1019920010878A priority patent/KR950008438B1/ko
Publication of JPH0519025A publication Critical patent/JPH0519025A/ja
Application granted granted Critical
Publication of JP2946838B2 publication Critical patent/JP2946838B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0214—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L
    • H01L27/0218—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L of field effect structures
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Tests Of Electronic Circuits (AREA)
  • Dram (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Static Random-Access Memory (AREA)
  • Test And Diagnosis Of Digital Computers (AREA)

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体集積回路に関し、
特に外部からの電源電圧を内部降圧して使用する半導体
メモリ等の半導体集積回路に関する。
【０００２】
【従来の技術】半導体メモリ等の半導体集積回路におい
ては、消費電力の低減や高密度集積化のために、外部か
ら供給された電源電圧を降圧して使用する場合が多い。
【０００３】従来のこの種の半導体集積回路は、一例と
して図５に示すように、外部から供給される電源電圧Ｖ
ｃｃの電源から、この電源電圧Ｖｃｃを降圧して内部基
準信号Ｖｒｅｆを発生する内部基準信号発生回路１０
と、内部基準信号Ｖｒｅｆの電圧を基準として外部から
供給される電源から、電源電圧Ｖｃｃを降圧して内部電
源電圧Ｖｐｉを発生し、所定の内部回路へ供給する構成
となっている。
【０００４】内部基準信号発生回路１０の出力端には、
内部基準信号Ｖｒｅｆの電圧を測定するために半導体チ
ップ上にパッドＴＰが設けられており、プローブテスト
等において、このパッドＴＰに探針を当て内部基準信号
Ｖｒｅｆの電圧を測定していた。そしてこの測定結果が
目標値とずれている場合には、内部基準信号発生回路１
０内に予め用意されている内部基準信号電圧微調整用の
ヒューズをレーザ等により切断し、内部基準信号Ｖｒｅ
ｆの電圧を目標値に調整していた。
【０００５】内部基準信号Ｖｒｅｆの電圧調整後、半導
体チップはパッケージ内に封入される。
【０００６】
【発明が解決しようとする課題】この従来の半導体集積
回路は、内部基準信号Ｖｒｅｆの電圧を半導体チップ上
のパッドＴＰで測定してこの電圧を調整した後、この半
導体チップをパッケージ内に封入する構成となっている
ので、パッケージ内に封入後、内部基準信号Ｖｒｅｆの
電圧を測定する必要が生じた場合、この電圧が測定でき
ないという問題点があった。
【０００７】本発明の目的は、半導体チップをパッケー
ジ内に封入した後でも内部基準電圧等の電圧を測定する
ことができる半導体集積回路を提供することにある。
【０００８】
【課題を解決するための手段】 本発明による半導体集
積回路は、外部より供給される電源電圧から内部基準信
号を生成する内部基準信号発生回路と、外部より供給さ
れる比較基準信号の電圧と前記内部基準信号の電圧とを
比較する比較回路と、前記比較回路による比較結果を出
力端子より外部へ供給する手段とを備えている。
【０００９】 また、本発明による半導体集積回路は、
通常動作とは異なるテストモードが外部から指示された
ことに応答して内部制御信号を活性化させる制御回路を
さらに備え、前記比較回路は、前記内部制御信号の活性
状態に応答して前記比較を行う一方、前記内部制御信号
の非活性状態に応答して前記比較を停止することを特徴
としている。さらに、本発明による半導体集積回路は、
前記内部制御信号の活性状態に応答して前記比較回路に
よる前記比較結果を保持するデータラッチ回路をさらに
備え、前記手段は、前記データラッチ回路に保持された
前記比較結果を前記出力端子より外部へ供給するもので
あることを特徴としている。さらに、前記出力端子は、
前記通常動作時には、読み出されたメモリセルの情報を
外部へ供給する端子であることを特徴としている。
【００１０】 また、本発明による半導体集積回路は、
少なくともＲＡＳ信号を含む複数の外部制御信号を受
け、これら外部制御信号の論理レベルが第１の組合せで
あることに応答してテストモードにエントリし、前記外
部制御信号の論理レベルが前記第１の組合せとは異なる
第２の組合せであることに応答して前記比較回路による
比較を許可する手段をさらに備え、前記第２の組合せに
おいては、前記ＲＡＳ信号は非活性状態であることを特
徴としている。
【００１１】
【実施例】次に本発明の実施例について図面を参照して
説明する。
【００１２】図１は本発明の一実施例を示す回路図であ
る。
【００１３】 この実施例は、外部から供給される電源
電圧Ｖｃｃの電源から、この電源電圧Ｖｃｃを降圧して
内部基準信号Ｖｒｅｆを発生する内部基準信号発生回路
１０と、ゲートに内部基準信号Ｖｒｅｆを入力する駆動
用のトランジスタＱ１、ゲートに外部からの比較基準信
号ＣＶＲを入力する駆動用のトランジスタＱ２、ゲート
に内部制御信号ＡＣＴ３を入力する電流源回路のトラン
ジスタＱ３、及びカレントミラー型の負荷回路を形成す
るトランジスタＱ４，Ｑ５を備え内部制御信号ＡＣＴ３
に従って活性化し、内部基準信号Ｖｒｅｆの電圧が比較
基準信号ＣＶＲの電圧より低いか高いかにより低レベ
ル，高レベルとなる比較結果信号ＣＲを出力する比較回
路１と、ゲートに内部制御信号ＡＣＴ３を入力する入力
プルアップ用のトランジスタＱ６、比較結果信号ＣＲを
入力し増幅，波形整形を行うインバータＩＶ２，ＩＶ
３、内部制御信号ＡＣＴ１，ＡＣＴ３及びインバータＩ
Ｖ３の出力信号を入力するＲＳフリップフロップを形成
するＮＡＮＤゲートＧ２，Ｇ３、及びこのＲＳ−フリッ
プフロップの出力データのレベルを反転し出力データＯ
ＵＴを出力するインバータＩＶ４を備え、比較結果信号
ＣＲを内部制御信号ＡＣＴ１，ＡＣＴ３に従って所定の
タイミングでラッチし出力するデータラッチ回路２と、
このデータラッチ回路２の出力データＯＵＴを内部制御
信号ＡＣＴ１，ＡＣＴ３に従って所定のタイミングで外
部へ出力するデータ出力回路３と、外部からの制御信号
ＲＡＳ，ＣＡＳ及びアドレス信号Ａ６〜Ａ８を入力し内
部制御信号ＡＣＴ１，ＡＣＴ２を発生する内部制御信号
発生回路４１、及び内部制御信号ＡＣＴ１，ＡＣＴ２か
ら内部制御信号ＡＣＴ３を発生するＮＡＮＤゲートＧ
１，インバータＩＶ１を備え、これら制御信号ＲＡＳ，
ＣＡＳ及びアドレス信号Ａ６〜Ａ８が通常動作時とは異
なる論理レベルの組み合わせにあり、かつこれら信号の
論理レベルの組み合わせを変えることにより、内部制御
信号ＡＣＴ１〜ＡＣＴ３を、テストモードエントリサイ
クル，比較測定サイクル，及びデータラッチ・読出しサ
イクルとなる論理レベルの組み合わせにして出力する制
御回路４とを有する構成となっている。
【００１４】次にこの実施例の動作について説明する。
図２及び図３はこの実施例の動作を説明するための各部
信号のタイミング波形図である。
【００１５】内部制御信号ＡＣＴ１〜ＡＣＴ３は内部基
準信号Ｖｒｅｆの電圧を測定するテスト回路を活性化，
制御する信号である。
【００１６】低レベルがアクティブの外部からの制御信
号ＲＡＳが高レベルから低レベルへと変化した時、低レ
ベルがアクティブの外部からの制御信号ＣＡＳと外部か
らの比較基準信号ＣＶＲがともに低レベルであったら、
これは「ＷＣＢＲサイクル」と呼ばれるテストモードエ
ントリサイクルであり、このＷＣＢＲサイクルと、特定
のアドレス信号Ａ６〜Ａ８のレベルを設定することによ
り、内部制御信号ＡＣＴ１は高レベルとなる。内部制御
信号ＡＣＴ２は制御信号ＲＡＳと同期する信号で、制御
信号ＲＡＳが高レベルの時は、内部制御信号ＡＣＴ２も
高レベル、低レベルの時は低レベルとなる。
【００１７】図２に示すＴ１の期間がテストモードエン
トリの為の第１サイクルで、ＷＣＢＲサイクルと、アド
レス信号Ａ６が高レベル、アドレス信号Ａ７が低レベ
ル、アドレス信号Ａ８が低レベル等の特定のアドレス条
件を満たす必要がある。この第１サイクルにより内部基
準信号Ｖｒｅｆ測定のテストモードにエントリし、ＡＣ
Ｔ１が高レベルとなる。
【００１８】Ｔ２の期間の第２サイクルが、内部基準信
号Ｖｒｅｆの電圧の測定サイクルで、制御信号ＲＡＳを
高レベルに固定する。制御信号ＲＡＳが高レベルである
ので内部制御信号ＡＣＴ２も高レベルであり、比較回路
１が活性化し、内部基準信号発生回路１０により発生し
た内部基準信号Ｖｒｅｆと、外部から入力された比較基
準信号ＣＶＲの電圧を比較する。内部制御信号ＡＣＴ
１，ＡＣＴ２がともに高レベルとなる以前では、比較結
果信号ＣＲ，出力データＯＵＴはトランジスタＱ６によ
り高レベルとなっている。
【００１９】比較の結果、内部基準信号Ｖｒｅｆの電圧
が比較基準信号ＣＶＲの電圧より低ければ比較結果信号
ＣＲは高レベルのままであり、高ければ低レベルに変化
する。
【００２０】Ｔ３の期間の第３サイクルはデータラッチ
及び読出しの為のサイクルである。まず制御信号ＲＡＳ
が低レベルとなり内部制御信号ＡＣＴ２が低レベルにな
ると、比較結果信号ＣＲがＲＳフリップフロップにラッ
チされ、出力データＯＵＴとして出力される。
【００２１】図３に示すように、第２サイクル（Ｔ２）
と第３サイクル（Ｔ３）とを交互に繰り返して行い、か
つ第２サイクルで比較基準信号ＣＶＲの電圧を順次高く
して行き、第３サイクルで出力データＯＵＴが低レベル
に変化するときの比較基準信号ＣＶＲの電圧を求めるこ
とにより内部基準信号Ｖｒｅｆの電圧を測定することが
できる。
【００２２】この実施例では、制御信号ＲＡＳが高レベ
ルの期間中に比較を行い、制御信号ＲＡＳが低レベルに
なる時にこれをラッチし読出すという方式をとった。一
般に、制御信号ＲＡＳが高レベルの期間中のほうが、低
レベルの期間中よりノイズが少なく、ノイズによる誤ま
った測定を防ぐ為に大きな効果がある。制御信号ＲＡＳ
が高レベルの期間中は読出しが不可能な為、低レベルに
なってから読出すが、制御信号ＲＡＳが低レベルになる
と内部制御信号ＡＣＴ２も低レベルになって比較回路４
が非活性化するため、比較結果信号ＣＲをラッチする回
路が不可欠となる。
【００２３】次に出力データＯＵＴをデータ出力端子ま
で伝達するデータ出力回路３に関して、図４を参照して
説明する。
【００２４】既存の１６ビットパラレルテスト回路ブロ
ック２０では、１６ビットのデータを並列に測定し、１
６ビットともにデータが高レベルまたは低レベルで一致
していれば、出力データＰ１６を高レベルに、一致して
いなければ出力データＰ１６を低レベルにするテスト回
路ブロックである。一般に、ベーシックテストモードと
も呼ばれるテストである。
【００２５】既存のロールコールテスト回路ブロック３
０は、冗長用メモリセルを使用しているか、いないかの
判定をするテスト回路ブロックで、冗長用メモリセルを
使用していれば、出力データＲＯＬＬを高レベル、使用
していなければ低レベルとする。尚、これらの１６ビッ
トパラレルテスト回路ブロック２０とロールコールテス
ト回路ブロック３０とは、ＷＣＢＲサイクルをともなう
特定のテストモードエントリサイクルを実行することに
より活性化され、内部基準信号Ｖｒｅｆを測定するテス
ト回路を含めたこれら３つのテスト回路は同時に活性化
されることはない。そして、活性化されていなければ、
これらの出力データＰ１６，ＲＯＬＬ，ＯＵＴは高レベ
ルを保つようになっている。
【００２６】データ出力回路３は既存のデータ出力回路
のＮＡＮＤゲートを３入力のＮＡＮＤゲートＧ４とし、
スイッチ回路ＳＷの制御を内部制御信号ＡＣＴ１，ＡＣ
Ｔ２により行うようにしたものである。
【００２７】今、内部基準信号Ｖｒｅｆを測定するテス
ト回路が活性化したとすると、出力データＰ１６，ＲＯ
ＬＬは高レベルであり、ＮＡＮＤＧ４の出力データＴＥ
ＳＴは、出力データＯＵＴのレベルによってのみ決ま
る。出力データＴＥＳＴは、スイッチ回路へと伝達さ
れ、内部制御信号ＡＣＴ１，ＡＣＴ２によりテストモー
ドであれば出力データＴＥＳＴが、そうでなければ通常
の回路からのデータＮＤＴがデータ出力端子から外部へ
出力される。通常の回路からのデータＮＤＴは、通常の
読出しサイクルによって読出されたメモリセル等の情報
である。
【００２８】以上説明したように、出力データＯＵＴの
出力は、１６ビットパラレルテスト回路ブロック２０及
びロールコールテスト回路ブロック３０等の出力データ
を外部へ出力する既存のデータ出力回路を利用している
ので、面積の増加を最小限におさえることができる。
【００２９】この実施例においては、内部基準信号発生
回路１０で発生した内部基準信号Ｖｒｅｆの電圧を測定
する場合について述べたが、電圧を測定する対象となる
信号等は、内部基準信号Ｖｒｅｆに限らず、例えばこの
内部基準信号Ｖｒｅｆを基にして内部電源回路で作られ
た降圧された電源電圧や、その他の内部降圧された信
号，電圧等であってもよい。
【００３０】また、内部基準信号Ｖｒｅｆとこれを基に
して作られた電源電圧とを、例えばアドレス信号Ａ６〜
Ａ８の内容により切替えて測定することも可能であり、
これら２つの電圧を測定することにより、これらの誤差
や内部電源回路の特性等を知ることができる。
【００３１】
【発明の効果】以上説明したように本発明は、外部から
の比較基準信号の電圧を内部降圧された信号の電圧と比
較し、この比較結果を外部へ出力する構成とすることに
より、比較結果の内容が変化したときの比較基準信号の
電圧から内部降圧された信号の電圧を知ることができる
ので、半導体チップをパッケージ内に封入した後でも内
部降圧された信号の電圧を測定することができる効果が
ある。
【図面の簡単な説明】
【図１】本発明の一実施例を示す回路図である。
【図２】図１に示された実施例の動作を説明するための
各部信号のタイミング波形図である。
【図３】図１に示された実施例の動作を説明するための
各部信号のタイミング波形図である。
【図４】図１に示された実施例のデータ出力回路部分の
具体例を示す回路図である。
【図５】従来の半導体集積回路の一例を示すブロック図
である。
【符号の説明】
１ 比較回路 ２ データラッチ回路 ３ データ出力回路 ４ 制御回路 １０ 内部基準信号発生回路 ２０ １６ビットパラレルテスト回路ブロック ３０ ロールコールテスト回路ブロック ４０ 内部電源回路 ４１ 内部制御信号発生回路 Ｇ１〜Ｇ４ ＮＡＮＤゲート ＩＶ１〜ＩＶ４ インバータ Ｑ１〜Ｑ６ トランジスタ ＳＷ スイッチ回路 ＴＰ パッド
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｇ１１Ｃ 29/00 ６７１ Ｇ１１Ｃ 11/34 ３７１Ａ

Claims (3)

    (57)【特許請求の範囲】
  1. 【請求項１】 外部より供給される電源電圧から内部基
    準信号を生成する内部基準信号発生回路と、外部より供
    給される比較基準信号の電圧と前記内部基準信号の電圧
    とを比較する比較回路と、少なくともＲＡＳ信号を含む
    複数の外部制御信号を受け、これら外部制御信号の論理
    レベルが第１の組合せであることに応答してテストモー
    ドにエントリし、前記外部制御信号の論理レベルが前記
    第１の組合せとは異なる第２の組合せであることに応答
    して前記比較回路による比較を許可する手段と、前記比
    較回路による比較結果を出力端子より外部へ供給する手
    段とを備え、前記第２の組合せにおいては、前記ＲＡＳ
    信号は非活性状態であることを特徴とする半導体集積回
    路。
  2. 【請求項２】 外部より供給される電源電圧から内部基
    準信号を生成する内部基準信号発生回路と、外部より供
    給される比較基準信号の電圧と前記内部基準信号の電圧
    とを比較する比較回路と、少なくともＲＡＳ信号を含む
    複数の外部制御信号を受け、これら外部制御信号の論理
    レベルの組合せが少なくとも前記ＲＡＳ信号が活性状態
    である所定の組合せとなったことに応答してテスト信号
    を活性化させてテストモードにエントリした後、前記Ｒ
    ＡＳ信号が非活性状態となったことに応答して前記比較
    回路による比較を許可する手段と、前記比較回路による
    比較結果を出力端子より外部へ供給する手段とを備える
    ことを特徴とする半導体集積回路。
  3. 【請求項３】 前記許可する手段は、前記のテスト信号
    が活性化されている期間において前記ＲＡＳ信号が非活
    性状態にある場合には前記比較回路による比較を許可
    し、前記のテスト信号が活性化されている期間において
    前記ＲＡＳ信号が活性状態にある場合には前記比較回路
    による比較を停止することを特徴とする請求項２記載の
    半導体集積回路。
JP3152684A 1991-06-25 1991-06-25 半導体集積回路 Expired - Lifetime JP2946838B2 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP3152684A JP2946838B2 (ja) 1991-06-25 1991-06-25 半導体集積回路
US07/901,689 US5287012A (en) 1991-06-25 1992-06-22 Semiconductor integrated circuit equipped with diagnostic circuit for checking reference voltage signal supplied to internal step-down circuit
EP92110514A EP0520356B1 (en) 1991-06-25 1992-06-22 Semiconductor integrated circuit equipped with diagnostic circuit
DE69217733T DE69217733T2 (de) 1991-06-25 1992-06-22 Integrierte Halbleiterschaltung mit einer Diagnoseschaltung
KR1019920010878A KR950008438B1 (ko) 1991-06-25 1992-06-23 반도체 집적 회로

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP3152684A JP2946838B2 (ja) 1991-06-25 1991-06-25 半導体集積回路

Publications (2)

Publication Number Publication Date
JPH0519025A JPH0519025A (ja) 1993-01-26
JP2946838B2 true JP2946838B2 (ja) 1999-09-06

Family

ID=15545863

Family Applications (1)

Application Number Title Priority Date Filing Date
JP3152684A Expired - Lifetime JP2946838B2 (ja) 1991-06-25 1991-06-25 半導体集積回路

Country Status (5)

Country Link
US (1) US5287012A (ja)
EP (1) EP0520356B1 (ja)
JP (1) JP2946838B2 (ja)
KR (1) KR950008438B1 (ja)
DE (1) DE69217733T2 (ja)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2838344B2 (ja) * 1992-10-28 1998-12-16 三菱電機株式会社 半導体装置
JP2792416B2 (ja) * 1993-11-17 1998-09-03 日本電気株式会社 半導体集積回路
KR100454259B1 (ko) * 2001-11-02 2004-10-26 주식회사 하이닉스반도체 모니터링회로를 가지는 반도체메모리장치
KR20090036395A (ko) 2007-10-09 2009-04-14 주식회사 하이닉스반도체 반도체 메모리 장치의 기준 전압 인식회로
EP3483014B1 (en) 2017-11-10 2021-05-19 Nxp B.V. Pattern detection for automotive access

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60144667A (ja) * 1984-01-06 1985-07-31 Nec Corp 電圧低下検出回路
JPS6455857A (en) * 1987-08-26 1989-03-02 Nec Corp Semiconductor integrated device
JPH0359899A (ja) * 1989-07-27 1991-03-14 Nec Corp 半導体メモリ
US5184031A (en) * 1990-02-08 1993-02-02 Kabushiki Kaisha Toshiba Semiconductor integrated circuit
JP2888898B2 (ja) * 1990-02-23 1999-05-10 株式会社日立製作所 半導体集積回路

Also Published As

Publication number Publication date
JPH0519025A (ja) 1993-01-26
EP0520356B1 (en) 1997-03-05
KR950008438B1 (ko) 1995-07-31
US5287012A (en) 1994-02-15
EP0520356A1 (en) 1992-12-30
DE69217733T2 (de) 1997-07-17
DE69217733D1 (de) 1997-04-10

Similar Documents

Publication Publication Date Title
KR0170271B1 (ko) 리던던트셀 테스트 제어회로를 구비하는 반도체 메모리장치
US5151881A (en) Semiconductor memory including an arrangement to permit external monitoring of an internal control signal
JP2781370B2 (ja) 半導体メモリ装置のテスト制御方法及びその回路
US7355901B2 (en) Synchronous output buffer, synchronous memory device and method of testing access time
US6888366B2 (en) Apparatus and method for testing a plurality of semiconductor chips
US6823485B1 (en) Semiconductor storage device and test system
KR100592349B1 (ko) 반도체 장치, 그 시험 방법 및 반도체 집적 회로
JP3406698B2 (ja) 半導体装置
US7053686B2 (en) Data strobe circuit using clock signal
JP2946838B2 (ja) 半導体集積回路
KR100258981B1 (ko) 반도체 메모리장치의 동작제어회로 및 그 동작제어방법
US8274854B2 (en) Semiconductor storage device and method for producing semiconductor storage device
KR100364128B1 (ko) 셀프리프레쉬 발진주기 측정장치
US7139847B2 (en) Semiconductor memory device having externally controllable data input and output mode
JP3728356B2 (ja) 半導体装置
JP3932376B2 (ja) 命令語発生装置及び半導体記憶素子
JP3919847B2 (ja) 半導体記憶装置
US6553520B1 (en) Integrated circuit devices with mode-selective external signal routing capabilities and methods of operation therefor
US6496433B2 (en) Semiconductor device and semiconductor device testing method
KR100303994B1 (ko) 이디오 디램의 스페셜 테스트 모드 진입 회로
TW321772B (en) Power supply for semiconductor memory device
JP2000251496A (ja) 半導体集積回路装置
KR100213239B1 (ko) 패드 제어회로 및 방법
KR19990049366A (ko) 반도체 메모리 장치의 비트 라인 프리차아지 제어 회로
KR19980083284A (ko) 반도체 메모리

Legal Events

Date Code Title Description
S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313117

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20070702

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080702

Year of fee payment: 9

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090702

Year of fee payment: 10

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100702

Year of fee payment: 11