JP2006190469A - 256Megダイナミックランダムアクセスメモリ - Google Patents
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Abstract
【解決手段】本発明のダイナミックランダムアクセスメモリは、メモリセルのアレイと、メモリセルにデータを書き込み、メモリセルからデータを読み出すための複数の周辺装置と、外部電圧に応答して、アレイと複数の周辺装置が使用する複数の供給電圧を生成するための複数の電圧源と、以前にパワーアップされた電圧源の状態に応答して、複数の電圧源のうちのある電圧源について、パワーアップ作業を制御するためのパワーアップシーケンス回路とを具えている。
【選択図】図43
Description
ランダムアクセスメモリ(RAMs)は、コンピュータから玩具に至るまで多くの電子装置に用いられている。こうした装置の中で最も需要の多いアプリケーションは、おそらくコンピュータであり、ここでは高密度メモリデバイスを高速且つ低消費電力で動作させることが求められる。種々のアプリケーションのニーズに応えるために、2種類の基本型のRAMが開発されている。ダイナミックランダムアクセスメモリは、その最も単純な形態は、スイッチとして作用するトランジスタとキャパシタの組合せである。この組合せは、ディジット線と所定電圧を経て、トランジスタの状態を制御するために用いられるワード線に接続される。ディジット線は、ワード線の信号がトランジスタを導電状態にするとき、キャパシタに情報を書き込むか、キャパシタからの情報を読み出すのに用いられる。
DRAMデバイスとSRAMデバイスの間には、構造的に多くのトレードオフがある。ダイナミックデバイスは、定期的にリフレッシュされなければならない。そうでないと、記憶データは消去されてしまうからである。SRAMデバイスは、同サイズのDRAMデバイスよりもアクセス時間が速くなる傾向がある。SRAMデバイスは、DRAMよりも高価になる傾向がある。その理由は、DRAMのアーキテクチャは単純であるため、より高密度のメモリを構築することができるからである。このような理由から、SRAMデバイスはキャッシュメモリとして用いられる傾向があり、一方、DRAMデバイスはメモリに必須のバルクを供給するのに用いられる傾向がある。その結果、DRAMデバイスの製造者に対しては、経済的な方法で、より高密度のデバイスを製造するように多大な圧力がかけられている。
DRAMチップは複雑精巧なデバイスであり、アレイと周辺装置の2つの部分から構成されると考えられている。アレイは、データを格納するための個々のメモリセルを複数具えている。周辺装置は全てが、アレイの中へ及びアレイから情報を読み出し、チップの他の機能をサポートするのに必要な回路である。周辺装置はまた、データパス要素、アドレスパス要素、及びその他全ての回路、例えば電圧レギュレータ、電圧ポンプ、冗長回路(redundancy circuits)、テストロジックなどに分割される。
先ずアレイについて説明すると、現今のDRAMのアレイ(1)のトポロジは、図1に示されている。アレイ(1)は、複数のセル(2)から構成され、各セルは同様な構造である。各セルは、矩形のアクティブエリアを具えており、該エリアは図1中ではN+アクティブエリアである。四角で囲んだの破線ボックス(3)は、トランジスタ/キャパシタの対を示している。四角で囲んだ破線ボックス(4)は、トランジスタ/キャパシタの第2の対を示している。ワード線WL1は、破線ボックス(3)の中を通り、ワード線がN+活動エリアに重なる場所の少なくとも一部は、トランジスタのゲートが形成される場所である。破線ボックス(3)中、ワード線WL1の左側には、トランジスタの1つの端子が、キャパシタを形成する格納ノード(5)に接続されている。キャパシタのもう一方の端子は、セルプレートに接続されている。ワード線WL1の右側には、トランジスタの他方の端子が、ディジット線接触部(6)にてディジット線D2に接続されている。破線ボックス(4)のトランジスタ/キャパシタの対は、破線ボックス(3)のトランジスタ/キャパシタの鏡像である。破線ボックス(4)の中のトランジスタは、それ自身のワード線WL2に接続されており、ディジット線の接触部(6)を破線ボックス(3)のトランジスタと共有している。
データパスは、データ読出しパスとデータ書込みパスに分けられる。データ読出しパスの最初の要素とデータ書込みパスの最後の要素は、センス増幅器(センスアンプ)である。センス増幅器は、実際は、DRAMアレイのディジット線までピッチアップする回路の集合である。つまり、センス増幅器内の各回路の物理的レイアウトは、ディジット線ピッチによって制限される。例えば、特定のディジット線対のセンス増幅器は通常、4本のディジット線内に配置される。4本全てのディジット線についてのセンス増幅器は、一般的にクオーター(quarter)ピッチ又はフォー(four)ピッチと呼ばれる。
データ書込みパスの残りの要素は、前述の通り、直接アレイに接続される双方向センス増幅器である。
これまで、データパスの説明をしたが、アレイ内の特定位置へのデータの出入りは、アドレス情報の制御下で実行される。次に、アドレスパス要素について説明する。
さらにまた、列ストローブ信号(CAS)があるために、列動作は、行動作から独立しており、ページは複数の高速列アクセスに対してオープン状態を維持することができる。列アクセス時間は行アクセス時間よりもはるかに短いため、ページモード型の動作はシステム性能を改善する。ページモード型動作は、拡張データアウト(EDO)やバーストEDOの様なさらなる発展形態で出現し、有効列アクセス時間の減少により、さらにすぐれたシステム性能を提供する。
行アドレスバッファは、標準の入力バッファと、行アドレスパスに要求される機能を実行するのに必要な追加の回路を具えている。CBRカウンタは、単一のインバータと、相補マルチプレクサに連結された一対のインバータラッチを具えており、1ビットカウンタを形成する。各々の行アドレスバッファからのCBRカウンタは、CBRリップルカウンタを形成するために、全てを一緒にしてカスケードされる。CBRリップルカウンタは、最小のクロックパルスで行アドレスの可能な全ての組合せの中を循環させることにより、リフレッシュアドレスを内部に生成するための簡単な手段を提供する。
さらにまた、ドライバ及びそれに関連づけられたデコードツリーは、各アレイセクション用のローカル行デコード、又は多数のアレイセクションを駆動するグローバル行デコードのどちらか一方の形態のデコードとして構成される。
列デコーダは、アレイmbitまでピッチアップせねばならない最終要素を表している。行デコーダを実行する場合とは異なり、列デコーダの実行(implementation)は、単純で分かり易い。スタティックロジックゲートは、デコードツリー要素と、ドライバ出力の両方に用いられる。スタティックロジックが用いられるのは、主として、列アドレッシングの性質による。行アドレス動作(row addressing)が、次のサイクルまで適度のプレチャージ期間で1回のRASサイクルにつき1回起こるのとは異なり、列アドレッシングは、1回のRASサイクルにつき複数回起こり得る。各列は、次の列が現れるまではオープン状態が保持される。代表的な例として、アドレスツリーは、NANDゲート又はNORゲートの組合せで構成されている。列デコーダ出力ドライバは、単純なCMOSインバータである。
次の表2は、行及び列アドレッシングが、16MbのDRAMに対してリフレッシュ速度がどのように関連づけられるかを示している。この例では、2Kリフレッシュ速度はより一般的であり、このリフレッシュ速度は、しばしばスクエアアドレッシングと称される行及び列アドレッシングと同じ数を有するからである。
その他様々な特徴を実行するために、追加の回路が配備される。例えば、テストモードを実行できる回路は一般的には、テスト機能や速度成分テストまで拡げることが可能となるように、又はパートを通常の動作中には見えない状態にするように設計されたDRAMに含まれる。例えば、アドレス圧縮とデータ圧縮の2つの例があり、それらは、通常、データパスの設計によってサポートされる2つの特別なテストモードである。圧縮テストモードは、複数のアレイ位置からのデータがオンチップでテストされ圧縮されることにより、テスト時間が短縮されるので、メモリの有効サイズを小さくすることができる。テストモードを実施するために追加する回路に要するコストは、テスト時間の短縮によって得られるコスト利益と相殺されなければならない。テストモードでの動作を非テストモードの動作に対して100%の相関関係をもたせることも重要である。しかしながら、追加回路は、圧縮中、ダイのノイズ及び電力消費特性を修正しながら、アクティブ状態であらねばならないため、その相関関係を達成することは、しばしば困難である。
DRAM回路もまた、回路全体で用いられる多様な電圧を供給するためのの回路を多数含んでいる。
1995年8月17日に出願され、本願と同じ譲受人に譲渡されたアメリカ特許出願第08/460234号、発明の名称「単一堆積層金属ダイナミックランダムアクセスメモリ」は、16MegのDRAMに関するものである。1995年6月14日に出願され、本願と同じ譲受人に譲渡されたアメリカ特許出願第08/420943号、発明の名称「ダイナミックランダムアクセスメモリ」は、64MegのDRAMに関するものである。この2つの特許出願を比較すれば判るように、DRAMのサイズを4倍にすることは、簡単なことではない。64MegのDRAMのサイズを4倍にして256MegのDRAMにすると、設計エンジニアにとって相当数の問題が生じる。例えば、部品を標準化して、異なる製造業者が互換性のある256MegのDRAMを製造できるようにするために、標準のピン構成が確立されてきた。回路設計エンジニアは、ピンの位置によって、回路をどのようにダイに配置するかについて制約を受ける。従って、配線距離を最短にし、ホットスポットを取り除き、アーキテクチャを単純化するために、チップ全体のレイアウトを設計し直さねばならない。
もう1つの問題は、データパスの設計である。部品の動作の高速化を図るためにライン長さを最小にし、同時に、既存の工程と機械を用いて製造できるデザインを提供できるようにするには、セルと出力パッドの間のデータパスは可能な限り短くなければならない。
それゆえ、前述した問題を解消できる256MegのDRAMが要請される。
本発明は、256MegのDRAMに関するものであるが、当該分野の通常の技術者であれば、ここに記載した回路とアーキテクチャを、他のサイズのメモリデバイス、更には他の種類の回路にも適用可能であることを認識するであろう。
本発明は、3層ポリシリコン、2層金属のメインアレイを具えており、このメインアレイは256Megである。メインアレイは、各々が64Megからなる4つのアレイクアドラント(array quadrant)に分けられる。アレイの各クアドラントは、32Megの2つのアレイブロックに分けられる。従って、32Megのアレイブロックは全部で8個ある。32Megのアレイブロックは、各々が128,256kビットのサブアレイからなる。それゆえ、全部で1,024 256kビットのサブアレイがある。32Megのアレイブロックは各々が、単一のP-センス増幅器とブーストされたワード線電圧Vccp絶縁トランジスタを有するセンス増幅器のストリップに特徴づけられる。
ローカル行デコードドライバは、ワード線を送るために、また、アレイの外側の回路へ通じるデータ線に"streets"を供給するために用いられる。センス増幅器を通るI/Oラインは、2つのサブアレイブロックを越えて延びている。そのため、ギャップセルで必要なデータマルチプレクサの数を50%削減することができる。データマルチプレクサは、データライン上でデータ競合(contention)が起こらことなく、32Megの1ブロックにつき2つの行が始動するようサポートするために、慎重にプログラムされる。
さらにまた、本発明のアーキテクチャは、冗長ワード線の動作可能(enable)信号を、センス増幅器の2層金属を通過させて、正常な行が確実に迅速なデセレクト(deselect)を行なえるようにする。正常なフェーズラインは、信号の効率的な再利用を行なうために、適当な冗長ワードラインドライバに合わせて、再調整される。
ローカル修復だけでなくグローバル修復をも可能にするため、冗長機構が本発明のデザインに組み込まれている。
本発明はまた、独特のオンチップ電圧レギュレータを含んでいる。電圧レギュレータの電力増幅器は、1.5の閉ループゲインを有する。各増幅器はブースト回路を有しており、該回路は、差分対のバイアス電流を増加させることにより増幅器のスルーレート(slew rate)を増加させる。この設計は、ポンプが始動する際に動作するよう特別に作られた追加の増幅器と、非常に低いIccスタンバイ増幅器を含んでいる。この設計は、追加の増幅器を必要に応じて動作可能状態(活動的状態)にすることにより、複数のリフレッシュ動作が可能となる。
本発明はまた、多様なリフレッシュオプション用として構成できるVccp電圧ポンプに固有な設計を含んでいる。256Megのチップは、8kリフレッシュモードでは6.5mAのIccp電流が必要であり、4kリフレッシュモードでは12.8 mA以上のIccp電流が必要である。負荷電流のこの大きな変動の調節は、より多くのポンプ部を4kリフレッシュモードの動作に利用することのより行われる。従って、本発明のVccp電圧ポンプ設計では、8kリフレッシュモード用に3つのポンプ回路、4kリフレッシュモード用に6つのポンプ回路を用いる。8kリフレッシュモード用に6つの回路を用いることは、ノイズの点で好ましくなく、ポンプへの負荷は軽くせざるを得ないので、実際には、過度のVccpリップルが生じる。
本発明に特有の電力バス方式のレイアウトは、ダイの大きさを効率的に用いる。アレイ電力を中央に配置する方式は、256 MegのDRAMデザインに良く適している。これに対して、レギュレータをダイの周りに並べると、外部電圧Vccxをダイの周りの広い範囲に経路をとる必要がある。これは、効率の低下を招き、より大きなダイが必要となる。
I. 序論
II. 256 Meg DRAM アーキテクチャ
III. アレイアーキテクチャ
IV. データとテストパス
V. 製品配置と設計仕様の例
VI. バスアーキテクチャ
VII. 電圧供給源
VIII. 中央論理回路
IX. グローバルセンス増幅器ドライバ
X. 左及び左の論理回路
XI. その他の図
XII. 結論
以下の説明に於いて、開示されたメモリデバイスの種々の特徴を、異なる図の中で表している。本発明の種々の側面からみた特徴を説明するために、同じ要素を異なる方法でしばしば図示しており、及び/又は、異なる図で詳細のレベルを変えて示している。しかしながら、2以上の図に示されるどの構成要素も、同じ引用符号を付して示されていることは理解されるべきである。
Vccx - 外部から供給される電圧
Vccq - データ出力パッドドライバ用の電力
Vcca - アレイ電圧(図35に示された電圧レギュレータ(220)によって生成される)
Vcc - 周辺電力(図35に示された電圧レギュレータ(220)によって生成される)
Vccp - ワード線へバイアスするのに使用されるVcc(図39に示されたVccポンプ(400 )によって生成される)のブーストされた電力
Vbb - バックバイアス電圧(図37に示されたVbbポンプ(280)によって生成される)
Vss - アース(nomially ground)
Vssq - データ出力パッドドライバ用のアース
DVC2 - ディジット線をバイアスするのに使用されるVccの二分の1(図41に示され たDVC2発生器によって生成される)
AVC2 - セルプレート電圧として使用されるVccの二分の1(DVC2と同じ値を有する)
望ましい実施例の説明の中で用いた構成要素及び/又は信号の幾つかについては、その業界では他の名前で知られているものもある。例えば、アレイ中の導体は、望ましい実施例の説明において、ディジット線(digitlines)と称しているが、これは業界では、ビット線(bitlines)と呼ばれることがある。「列(column)」の語は、実際には、列を構成する2個の導体を意味する。その他に、ここで行線(rowline)と称される導体がある。この導体は、ワード線(wordline)として業界で知られている。当該分野の専門家であれば、この明細書で用いられる用語は、本発明の例示された実施例を説明する目的で用いられたものでており、本発明を限定するものでないことを認識するであろう。この明細書で用いられる信号又は部品(parts)の用語は、業界で一般的に知られているその他名称のものも含まれることを企図している。
図2は、本発明の開示に基づいて構築された256Meg DRAM(10)を示す高レベルのブロック図である。以下の説明は、発明の望ましい実施例に特有のものであるが、本発明のアーキテクチャ及び回路は、異なるサイズ(容量が大きいもの、小さいものを含む)の半導体メモリへ適用しても同様に利点があると理解されるべきである。更には、例えばパワーアップシーケンス回路、電圧ポンプ等のように、ここで開示された回路の中には、メモリデバイス以外の回路にも使用できるものがある。
アレイクアドラント(14)は、図3A乃至図3Eに詳しく示している。他のアレイクアドラント(15)(16)(17)の構成と動作は、アレイクアドラント(14)と同じである。従って、アレイクアドラント(14)だけを、詳細に説明する。
図4は、32Megアレイブロック(25)のブロック図であって、独立アレイ(50)のうち8X16アレイを示しており、各アレイは256kであり、32Megアレイブロックを構成する。独立アレイ(50)の行と行の間には、センス増幅器(52)がある。独立アレイ(50)の列と列の間には、行デコーダ(54)がある。ギャップには、マルチプレクサ(55)が配置される。図4中の陰影を付けた部分は、図5の中で更に詳しく示している。
図5に於いて、独立アレイ(50)の1つが示されている。このアレイ(50)は、左の行デコーダ(56)と右の行デコーダ(58)によってサービスが提供される。独立アレイ(50)は、上側のN-Pセンス増幅器(60)と、下側のN-Pセンス増幅器(62)によってもサービスが提供される。上側にセンス増幅器ドライバ(64)、下側にセンス増幅器ドライバ(66)もまた配備される。
図5のブロック図に示された256kの独立アレイ(50)は、図6Aに詳細に示されている。独立アレイ(50)は、複数の独立セルを具えている。セルは、図1を参照して既に説明したものであってよい。独立アレイ(50)は、当該分野で周知の様に、ツイスト(twist)を含んでおり、一般的に符号(84)によって表される。ツイストは、信号/ノイズの特性を改良する。業界で使用されているツイストの構成は多種多様であり、例えばシングル、トリプル、複合等があり、図6Aに示されたツイスト(84)は、どれでも構わない。(アレイ(50)の構造の詳細に関しては、アレイ(50)の位相図(topological view)である図97及びそれに関連する説明と、セルを示した図98及びそれに関連する説明を参照されたい)。
データ読出しパスは、256Kアレイの1つの中にある個々の記憶素子を始点とする。素子中のデータは、図6Cのセンス増幅器(60)などのN-Pセンス増幅器によって検知される。N-Pセンス増幅器(60)中のI/Oスイッチ(85)の適切な動作を通して、データはI/Oライン(72)(72')(74)(74')に置かれる。I/Oラインに一旦置かれると、チップ(10)の出力パッドへのデータの"journey"が開始する。
図5を参照して説明したように、マルチプレクサの機能はI/Oラインから信号を採択し、その信号をデータ線に置くことである。アレイ(25)中でのマルチプレクサの配置は図7に示されている。図7において、ノード(94)は、図6Dに示された種類のマルチプレクサについて、I/Oラインとデータ線の交差部(intersection)における配置を示している。図7の試験から理解されるように、センス増幅器を通るI/Oラインは、マルチプレクサへ入力される前に2つのアレイ(50)の間を延びている。そのアーキテクチャは、ギャップセルに必要なデータマルチプレクサの数を50%減少させることができる。データマルチプレクサは、データ線のデータが競合しない32Megブロックにつき、予め設定された数のアレイによって分離された2つの行のファイヤリングをサポートするように、慎重にプログラムされている。例えば、行はアレイ0と8、1と9などにファイヤされてもよい。ファイヤと修復(repairs)は、関連のある同じグループで行われる。更に、前記の通り、本発明のアーキテクチャは、金属2のセンス増幅器ストリップを通じて、冗長なワード線エネーブル信号(図6B参照)を通り、ノーマル行は速やかにデセレクションが確実に行われる。最後に、図61に示されるように、ノーマルフェーズラインは、効率良く信号の再利用を行なうため、適当な冗長ワード線ドライバへ再びマップされる。
データテストパスは、データテストブロック(126)と、アレイI/Oブロック(100)(102)(104)(106)及びデータ読出しマルチプレクサ(108)の間に接続されたデータパステストブロック(128)を具えている。
データブロック(140)は、適切な動作を確実に行なうために、幾つかの制御信号を必要とする。それらの信号は、図8に示されたDCセンス増幅器制御回路(132)により生成される。DCセンス増幅器制御回路(132)の詳細は、図13A及び図13Bの電気配線図に示されている。図13A及び図13Bにおいて、幾つかの信号は、図示された論理ゲートの適切な組合せを通して受け取られ、データブロック(140)に必要な制御信号を生成するために使用される。図13Aを参照すると、DCセンス増幅器制御回路(132)は、マルチプレクサデコーダA回路(150)及びマルチプレクサデコーダB回路(151)を含んでいる。
利用可能な前記回路の夫々の一例について、電気的構成が、図14及び図15に示されている。マルチプレクサデコーダA回路(150)とマルチプレクサデコーダB回路(151)は、アレイのどのデータ線が、各アレイブロックにおける読出し/書込みアクセスに使われるかを決定するために、行アドレスを使用する。このように、マルチプレクサデコーダA回路(150)とマルチプレクサデコーダB回路(151)は、アレイIOブロック(100)(102)(104)及び(106)に出現するマルチプレクサを制御するための信号を発生する。
保持トランジスタ(170)がオンの時、論理"1"はインバータ(174)へ入力され、論理"0"をNANDゲート(176)の第1入力端子に出現させる。第1入力端子の論理が"0"のとき、出力端子で利用可能な信号はハイであり、第2の入力端子で利用可能な信号は重要でない。
図18に示された最適な特徴は、プルアップ端子(167)がスイッチ(180)を通じて追加調節されることであり、PUPプルダウントランジスタ(182)は、ブートキャパシタ(168)の底部の信号状態に基づいて、セルフタイミングを行なうことができる。
本発明のメモリチップ(10)は、様々サイズのパーツを提供できるように配置構成される(configured)。図30は、x16、x8、及びx4動作を提供するために、256Megアレイに対するアドレスビットのマッピングを示している。図30には、動作の種類に応じて、32Megアレイブロック(25)(27)(31)(33)(38)(40)(45)(47)の各々のマッピングが示されている。例えば、x16動作の場合、アレイブロック(45)は、DQ0、DQ1、DQ2、DQ3、DQ4、DQ5、DQ6及びDQ7を格納する為に4つのセクションに分割されている。チップ(10)がx8動作用に配置構成される場合、同じアレイブロック(45)はDQ0、DQ1、DQ2及びDQ3だけの格納用としてマップされる。もしチップ(10)がx4動作用として配置構成される場合、アレイブロック(45)は、DQ0とDQ1だけの格納用としてマップされる。その他のアレイブロックについても、図30に同じようにマップされている。
本発明で実施される電力バス方式は、図33A乃至図33C、図33D及び図33Eの中央領域(200)に分配された電圧分布を基本としている。中央領域(200)には、パッドがチップ(10)上に配置されている。図33D及び図33Eに示されるように、Vccレギュレータ(220)はパッド領域(200)の中央に配置されている。図35を参照して以下に説明されるように、Vccレギュレータ(220)は、アレイ電圧Vcca及び周辺電圧Vccを発生させる。図37を参照して以下に説明されるように、Vbbポンプ(280)は、図33Eに示されたパッド領域(200)の右部分に位置している。図39を参照して以下に説明するVccpポンプは、Vccポンプ制御部(401)、第1の複数のポンプ回路(402)及び第2の複数のポンプ回路(403)を具えている。Vccpポンプは、ブーストされたVccを生成し、該Vccは、ワード線をバイアスするのに使用されるVccpを意味する。最後に、複数のDVC2発生器(500)(501)(502)(503)(504)(505)(506)及び(507)は、中央パッド領域の全体に分配して配備される。DVC2発生器(500)の1つについて、図41を参照して以下に詳細に説明する。DVC2発生器(500)〜(507)は、ディジット線とセルプレートをバイアスするのに使用される周辺電圧Vccの半分の電圧を発生させる。
本発明のチップ(10)は、外部から供給される電圧Vccxからチップ(10)の全体で用いられる種々の電圧を全て生成する。電圧レギュレータ(220)(図35参照)は、アレイ電圧Vcca及び周辺電圧Vccを作るのに用いられる。電圧ポンプ(280)(図37参照)は、ダイ用のバックバイアス電圧Vbbを生成するのに用いられる。電圧ポンプ(400)(図39参照)は、特にワード線を駆動するのに必要なブースト電圧Vccpを作るのに用いられる。DVC2発生器(500)〜(507)(図41)は、セルプレート用にディジット線と電圧AVC2(DVC2に等しい)をバイアスするバイアス電圧DVC2を生成するために用いられる。電圧レギュレータ、Vbbポンプ、Vccpポンプは、電源と総称されることもあり、夫々について詳しく説明する。
チップ(10)を製造するのに用いられる処理は、ゲート酸化物の厚み、フィールドデバイス特性、拡散接合特性(diffused junction)のような特性を決定する。これらの特性の各々は、特別のプロセスによって生成される部品が耐えられる最大作動電圧を制限するブレークダウン電圧や漏れ特性を決定する。例えば、120オングストロームのゲート酸化物を用いて0.35μmのCMOSプロセスで作られた16MegのDRAMは、3.6ボルトを越えない内部供給電圧で確実に動作することができる。DRAMが5ボルトのシステムの中で動作しなければならない場合、内部電圧レギュレータは、外部の5ボルト電圧源を3.3ボルトの電圧源に変更するのに必要となる。同じDRAMが3.3ボルトのシステムで動作するには、内部電圧レギュレータは必要でない。
実際の作動電圧は、プロセスを考慮して且つ信頼性を検討して決定されるが、内部供給電圧は一般に最小特徴(minimum feature)のサイズに比例する。次の表はその関係を要約している。
図36Aに、3領域電圧基準回路(224)の詳細が示されている。3領域電圧基準回路(224)は電流ソース(228)を具えている。抵抗器(244)を流れる電流I1は、トランジスタ(244)のゲート−ソースに等しい電圧を生成する。他のトランジスタ(231)のドレーン−ソース電圧は、ゲート−ソース電圧にVthの電圧を加えた電圧に等しい。トランジスタ(231)を流れる電流は、トランジスタ(245)(246)(247)(248)を具える電流ミラー(current mirror)による制約を受けて、電流I1に等しくなる。このように、電流ソース(228)は回路ノード(232)に電流I1を供給する。電流はトリミング可能(trimming)又はプログラム可能な"擬似"ダイオードスタック(234)により回路ノード(232)からドレインされる。擬似ダイオードスタック(234)は、共通の電位に繋がれたゲート端子に、直列接続された複数のトランジスタである。擬似ダイオードスタック(234)は、本質的には長いチャンネルのFETであり、所望のインピーダンスを供給するために、プログラム又はトリミングされることができる。
これらの構成部品は、能動電圧基準回路を形成すると考えられる。これに対し、従来では抵抗器とトリミング可能な擬似ダイオードスタックの組合せがノード(232)にて信号を受動的に作るものであった。ブートストラップ回路(255)はまた、電流ソース(228)を始動する(kickstart)為に配備される。
論理回路1(250)の目的は次の通りである。(i)第1に、増幅器内で、外部電圧Vccxを伝送する電圧バスを、周辺電圧Vccを供給する電圧バスと短絡させるために、前記の入力信号からクランプ信号(N及びPタイプのトランジスタに対して)を作ることである。(ii)次に、増幅器を動作可能状態にするエネーブル信号(N及びPタイプのトランジスタに対して)を作ることである。(iii)そして、増幅器のスルーレートを変えるブースト信号(N及びPタイプのトランジスタに対して)を作ることである。
図36Cに示す論理ゲートの具体的な組合せは、前記の入力信号を操作して、前掲の出力信号を生成する一方法を例示的に示している。出力信号の使用については、増幅部(222)に関連して以下に説明する。制御信号を生成する他の方法は知られており、例えば、1994年12月13日に発行された米国特許5,373,227号、発明の名称「供給電圧レベルに応答する制御回路」を参照することができる。
更に、電力増幅器(260)は全てが一度にオン又はオフになるのではなく、グループで適宜制御される(例えば3グループずつ2グループとか、12のグループのうち3番目のグループとか)。このような制御された動作により、パワー要求が低レベル(low)のとき、オペレーショナル電力増幅器(260)の数を減らすことができる。このように制御された動作により、必要に応じて、更なるアンプをアクティブ状態にして、例えばアレイの2以上の行を同時にファイアリングする等、数多くのリフレッシュ動作を達成することが可能となる。また後記するように、電力増幅器のグループは、グループ内の個々の電力増幅器を制御することができるので、更なるフレキシビリティを有する。
増幅器部(222)の更なる要素として、スタンバイアンプ(264)がある。スタンバイ増幅器(264)は、他のアンプが動作していないときに、電流消費量をさらに少なくすることができる。従来のDRAM用の電圧レギュレータは、スタンバイ増幅器を含んでいたが、電力増幅器(260)とブーストアンプ(262)と組み合わせたものはなかった。本発明では、スタンバイ増幅器(264)は、電圧ポンプ用に調整された電圧を供給するように設計される必要はなく、ブースト増幅器(262)によって達成され、その結果、スタンバイ増幅器(264)がスタンバイ増幅器として真に機能することができる。
能動電流の消費量を少なくするために、ブースト回路(270)はポンプBOOSTと呼ばれる信号によるPーセンスアンプのアクティベーションの後、短時間、ディセーブル(動作禁止)となる。パワーステージは、RAS*がロー(low)でパートがアクティブ(能動的)のときのみ、信号ENS*によってエネーブル(動作可能)となる。RAS*がハイ(high)のとき、全ての電力増幅器(260)は動作禁止状態となる。
しかし、電力増幅器(261)はブースト増幅器(262)とは異なる制御信号を受信する。例えば、電力増幅器(261)は、電力増幅器(260)と同じ様に、信号CLAMPF*に応答する。更にまた、電力増幅器(260)と同じ様に、電力増幅器(261)は信号VPWRUP及びBOOSTFに応答する。信号CLAMPF*、VPWRUP及びBOOSTFの機能は、電力増幅器(260)に関して説明した通りであり、また、図36Fに示されている。
各電力増幅器(260)(261)及びブースト増幅器(262)の数は、DRAMの全体的な要求による設計択事項である。例えば、より広い帯域ではより多くの電力増幅器が必要となり、配備される電力増幅器が多くなると、ブースト増幅器の数は比較的少なくなる。
ダイ上で利用可能なデカップリングキャパシタの総数が、動作禁止状態となった各アレイブロックと共に減少するとき、電圧安性に悪影響がある。それゆえ、本発明の更なる特徴によれば、各アレイブロックには対応する電力増幅器が接続されているので、アレイブロックが動作禁止状態になると、電力増幅器も動作禁止状態になる。電力増幅器(260)を動作禁止状態(disable)にするには、図36Cに示される8つの電力アンプ駆動回路が生成するENS*信号の状態を適当に制御する。これは、デカップリング容量(decoupling capacitance)の減少を補償(compensate)し、デカップリング容量の減少に比例して電力増幅器を取り除くことによって、所望の電圧安定性を維持する。
アレイブロック及びそれに繋がれたデカップリンキャパシタを動作禁止状態にするスイッチが開くと、信号は制御回路(226)に入力されて、対応する電力増幅器を動作禁止状態にし、最適で正しい関係を維持する。電圧安定性を維持することに加えて、不必要な電流消費量を少なくする。一般にデカップリング容量が多くなると、電圧安定性は改善されリップルは低くなる。しかし、電力増幅器のスルーレートは悪くなり、最適を維持することが求められる。
Vbbレギュレータ2回路(308)とVbbレギュレータ2回路(320)の選択は、マスクオプション(mask option)を介して成される。選択されたマスクオプションに応じて、Vbbレギュレータ選択回路(306)は、2つの信号DIFFREGEN*とREG2EN*のどちらか一方を生成して、Vbb差動レギュレータ2回路(308)又はVbbレギュレータ2回路(320)のどちらか一方をアクティブ状態にする。アクティブ状態のレギュレータ回路は、次に制御信号を生成し、該制御信号はVbbレギュレータ選択回路(306)に入力され、Vbb発振回路(300)を駆動するための信号OSCEN*を生成する。
Vccpポンプ(400)は、プルアップ回路(438)をさらに含んでいる。プルアップ回路(438)は、VccpがVccより少なくともV分の1小さくなったときはいつでも、Vccp伝送バスを、Vcc伝送バスに接続する。プルアップ回路(438)の一例が、図40Cに詳細に示されている。
プルアップ電流とプルダウン電流の制御は、ゲート電圧を制御し、これによって、トランジスタ(532)(534)の伝導性を夫々制御することにより行われる。ノード(530)から一連のpMOSトランジスタ(536)のゲート及び一連のnMOSトランジスタ(538)のゲートへフィードバックが行われる。トランジスタ(536)は、電圧Vccからトランジスタ(532)のゲートへのパスの抵抗を制御する。2つのnMOSトランジスタ(540)(542)は、トランジスタ(532)のゲートから離れた位置にあるパスの抵抗を制御する。nMOSトランジスタ(538)は、トランジスタ(534)のゲートからアースに到るパスの抵抗を制御する。pMOSトランジスタ(548)はトランジスタ(534)のゲートからVccへ到るパスの抵抗を制御する。一連のキャパシタ(550)(552)は、トランジスタ(532)のゲートをVccとアースに夫々接続し、これによりゲート電圧のトランジションがスムーズになる。同じ様に、キャパシタ(554)(556)はトランジスタ(534)のゲートを夫々Vccとアースに接続する。
減少したプルアップ電流と増加したプルダウン電流により、電圧DVC2の値は減少する。逆にDVC2が低すぎると、トランジスタ(536)はオンになり始め、それによりトランジスタ(532)のゲート電圧が上昇し、プルアップ電流を増大する。更に、トランジスタ(538)はオフになり始め、それによりトランジスタ(534)のゲート電圧が上昇し、プルアップ電流は減少する。増加したプルアップ電流と減少したプルダウン電流により、電圧DVC2の値は上昇する。関連する電気回路の構成については、1993年5月18日発行の米国特許5,212,440号、発明の名称「クイックレスポンスのCMOS電圧基準回路」に開示されている。
図42Cは図41に示されたエネーブル2回路(515)の一例を詳細に示す。エネーブル2回路(515)は信号SENSEON、SENSEONB、SENSEON*及びSENSEONB*を生成する。これらの信号は、電圧検出回路(516)、プルアップ電流モニタ(518)、過電流モニタ(522)及びプルダウン電流モニタ(520)を動作可能状態にするのに用いられる。
プルアップ電流モニタ(518)は、トランジスタ(582)(583)(584)(585)の形態のいくつかの電流ソースを含んでいる。電流ソース(582)〜(585)はPULLUP電流に応答して、各トランジスタは電圧発生器(510)における現在のプルアップ電流を示すソース電流を提供する。プルアップ電流モニタ(518)はまた、トランジスタ(588)(589)(590)の形態のいくつかの電流シンクを含んでいる。電流シンク(588)は、現在のプルアップ電流を示す電流をシンクする。電流シンク(589)〜(590)は各々が、以前のプルアップ電流を示す電流をシンクする。以前のプルアップ電流と現在のプルアップ電流との時間遅延は、抵抗器(594)とキャパシタ(596)によるRC時定数によって規定される。キャパシタ(596)の電荷は、以前のプルアップ電流を示しており、電流は、抵抗器(594)を通ってキャパシタ(596)に出入りするときに変化する。トランジスタ(582)からのソース電流がトランジスタ(588)を通って流れるシンク電流よりも大きいときに、電流はキャパシタ(596)に流れる。
逆に、トランジスタ(582)からのソース電流がトランジスタ(588)を通って流れるシンク電流よりも小さいときに、電流はキャパシタ(596)から流れる。キャパシタ(596)の充電と放電時の遅延はRC時定数によってもたらされ、電流シンク(589)〜(590)と電流ソース(582)〜(585)との間で所望の遅延が得られるように調整される。トランジスタ(589)〜(590)は、ゲートがキャパシタ(596)に接続されており、各トランジスタは、以前のプルアップ電流を示す電流をシンクする。
図2に示された中央ロジック(23)は、図43のブロック図に示されている。中央ロジックは、多くの機能を実行する責任があり、これらの機能に含まれるものとして、RASチェーン回路(650)内の行アドレスストロボ信号の処理、制御ロジック(651)内の列アドレスストロボ信号の処理、行アドレスブロック(652)内の行アドレスのプレデコーディング及び列アドレスブロック(654)内の列アドレスのプレデコーディングがある。
中央ロジック(23)はまた、テストモードロジック(656)、オプションロジック(658)、予備(spares)回路(660)及び雑(misc.)信号入力回路(662)を含んでいる。Vccpポンプ(400)の制御部(401)と電圧レギュレータ(220)(図35参照)は、中央ロジックの中に配置される。図43に示された中央ロジック(23)には、図100に示された型式のパワーアップシーケンス回路(1348)も配備されている。図43に示されたブロック(650)(651)(652)(654)(656)(658)(660)(662)の各々について、次に説明する。電圧レギュレータ(220)とVccpポンプ(400)の制御部(401)は、セクションVIIで既に説明した。また、パワーアップシーケンス回路(1348)については、セクションXIで説明する。
raエネーブル回路(675)は、行アドレスラッチ信号RALと行アドレスエネーブル信号RAEN*を生成するために設けられる。これらの信号は、平衡化回路(700)及び絶縁回路(705)へ入力される。この目的については、以下に説明する。回路(675)の一例の電気的構成が、図45Cに示されている。
RASロックアウト回路(690)は、信号RASLK*を生成するために設けられ、この信号RASLK*は、ロックアウトのためのロジックの中でどこか他の場所で使用される。RASロックアウト回路(690)の一例の電気的構成が、図45Fに示されている。
平衡化回路(700)と絶縁回路(705)は各々が、EQ*信号及びISO*信号を生成するRAEN*及びRAENDを受け取る。EQ*信号は、平衡化プロセスを制御するのに用いられ、一方、ISO*信号はアレイの絶縁を制御する。平衡化回路(700)に用いられる回路の一例の電気的構成は、図45Hに示されており、一方、絶縁回路(705)に用いられる回路の一例の電気的構成は、図45Iに示されている。
書込みタイムアウト回路(715)は、書込み機能を制御するために設けられる。この制御は、信号WRTLOCK*を生成することにより実行される。この信号WRTLOCK*は、読出し/書込み制御回路(710)を制御する目的で入力される。書込みタイムアウト回路(715)の一例の電気的構成は、図45Kに示されている。
停止平衡化回路(stop equilibration circuit)(730)は、平衡化工程を終了させるための信号STOPEQ*を生成するのに設けられる。使用される停止平衡化回路(730)の一例の電気的構成は、図45Nに描かれている。
出力を許可する出力エネーブルバッファ(755)は、出力エネーブルOE信号を生成する数多くの入力信号に応答性である。出力エネーブルバッファ(755)に使用される出力エネーブルバッファの一例の電気的構成が、図47Cに描かれている。
QED論理回路(775)は、図46及び図47Gの両図に示された数多くの入力信号に応答する。QED論理回路(775)は、低バイトに責任がある制御信号QEDLと、高バイトに責任がある制御信号QEDHの生成に対して責任がある。制御信号QEDL及びQEDHは、データの転送を制御することに対して、根本的に責任がある。図47Gに示された電気的構成は、QED論理回路(775)に使用されるQED論理回路の一例を示している。
行ヒューズプリチャージ回路(785)は、行アドレスと冗長行アドレスの間に一致があるかどうかを判定するプロセスを開始するために、以下に説明される行ヒューズブロックへ入力される信号を生成する。行ヒューズプリチャージ回路(785)に使用される回路の一例の電気的構成は、図47Iに描かれている。
pcol回路(800)が配備される。この回路は、信号PCOL WCBR*、PCOL*及びRAEN*を生成するために、入力信号RAS*、WCBR、CBR及びRAEN*に応答する。pcol回路(800)に使用される回路の一例の電気的構成は、図47Kに描かれている。信号PCOL WCBR*は、列プリデコーダ(column predecoders)を動作可能状態にするために、列プリデコードエネーブル回路へ入力される。
図50Aを参照すると、2 invドライバ(842)の例が示されている。また、全行Pデコード行ドライバ(844)の一型式の一例と、NAND Pデコーダ(846)の例示的回路が示されている。NAND Pデコーダ(847)(848)(849)の入力及び出力は、図50Bに示される。図50Bに示されたNAND Pデコーダ(847)(848)(849)は、図50Aに示されたNAND Pデコーダ(846)の形態をとってもよいことは理解されるべきである。最後に、NAND Pデコーダ(850)及びlog回路(852)(854)の詳細は、図50Cに示されている。
図52A、図52B及び図52Cは、列アドレスバッファ(860)〜(872)を示しており、列アドレスバッファ(860)と列アドレスバッファ(872)の電気的構成が図示されている。また、pcolアドレス1回路(874)とpcolアドレス9回路(876)についても電気的構成が図示されている。アドレス回路(878)(880)(882)の電気的構成は、図52Dに示されている。図52A乃至図52Dに示された電気的構成及び配線形態は、列アドレスバッファを実行し連結するための一例に過ぎないことは理解されるべきである。
16meg選択回路(897)を実行するために使用される電気的構成は、図54Aに示される。32meg選択回路(898)を実行するために使用される電気的構成は、図54Bに示される。選択回路(897)(898)は、アドレス情報の重要性を決定する。
図57Aに詳細が示されたテストモードリセット回路(910);
図57Bに詳細が示されたテストモードエネーブルラッチ(912);
図57Cに詳細が示されたテストオプション論理回路(914);
図57Dに詳細が示された過電圧回路(supervolt circuit)(916);
図57Eに詳細が示されたテストモードデコード回路(918);
図57Fに詳細が示された複数のSVテストモードデコード2回路(920)と、複数の関連出力バス(921);
図57Fに詳細が示されたoptprogドライバ回路(922);
図57Gに詳細が示されたredテスト回路(923);
図57Hに詳細が示されたVccpクランプシフト回路(924);
図57Iに詳細が示されたDVC2 アップ/ダウン回路(925);
図57Jに詳細に示されたDVC2 オフ回路(926);
図57Kに詳細が示されたパスVcc回路(927);
図57Lに詳細が示されたTTLSV回路(928);
図57Mに詳細に示されたdisred回路(929);
リセット回路(910)に使用されるテストモードリセット回路の一例の電気的構成は、図57Mに描かれている。テストモードがリセットされる場合、テストモードリセット回路(910)は、SVTMRESET信号を図57FのSVテストモードデコード2回路(920)へ供給し、TMRESET信号を図57Eのテストモードデコード回路(918)へ供給する。
過電圧回路(916)を実行するための電気的構成の一例が、図57Dに描かれている。過電圧回路(916)の目的は、チップが過電圧モード(supervoltage mode)にあるときにパワーアップを防止することにある。
Vccpクランプシフト回路(924)は、図57Hに描かれる。回路(924)は、入力信号の電圧レベルをシフトするために使用される。他の型のクランプシフト回路が、実行されてもよい。
図57Jには、DVC2 オフ回路(926)の一例が示されている。回路(926)は、信号DVC2OFFを生成し、これは、図42Bに図示されたエネーブル1回路(512)へ入力される。
図57Kは、パスVcc回路(927)を示している。回路(927)によってもたらされる機能性を実行するのに、他の方法を用いることはできる。
図57Lは、TTLSV回路(928)の実行例を示している。回路(928)の主たる機能は、信号TTLSVPADを遅延させることである。
最後に、disred回路(929)が、図57Mに示されている。回路(929)は、図示されたNorゲートによって実行されてもよい。
ecol遅延回路(944)は、アンチヒューズキャンセルエネーブル回路(anti-fuse cancel enable circuit)(945)への入力をもたらす。
図58Bに於いて、第1のCGND回路(946)は、OPTOPROG信号及びCGND Probe信号に応答性である。追加のCGND回路(947)〜(951)は、XA<10>信号に応答性である。CGND回路(947)は、OPTPROG信号に応答し、CGND回路(948)〜(951)は、ANTIFUSE信号に応答する。
ボンドオプション回路(965)(966)は、ボンドオプション論理回路(967)へ入力される入力信号を生成する。
レーザヒューズオプション回路(970)(971)もまた、設けられる。レーザヒューズオプション回路(970)(971)に加えて、レーザヒューズオプション2回路のバンク(978)〜(982)(図58B参照)が配備される。レーザヒューズオプション2回路(978)〜(982)のバンクは、regプレテスト回路(reg pretest circuit)(983)に応答する。
双ヒューズ2回路(930)〜(940)として使用される回路の一例の電気的構成が、図59Aに示されている。双ヒューズ2回路(930)〜(940)の全てを連結するバス上にある外部信号は、120Meg回路(989)と同じように図58Bに示されている。
図59Cは、SGND回路(941)の一例の電気的構成を示している。
図59Eは、CGND回路(951)の電気的構成を示しており、該回路は、CGND回路(946)〜(951)の相互連結に使用され、また、他のCGND回路(947)〜(951)を実行するのに用いられる。
図59Fは、パスゲート(952)〜(955)、アンチヒューズプログラム取消エネーブル回路(956)、PRGデコード回路(957)(958)及びFAL回路(959)(960)の一実施例を示している。図59Fに示されたものは、回路の機能性を実行する方法の一例に過ぎないことは理解されるべきである。
レーザヒューズオプション回路(970)(971)は、図59Hに描かれている。図59Hは、オプション用の回路の実施例の一例を示したものである。その他型式のヒューズオプション回路を、設けることもできる。
図59Jは、4K論理回路(985)が実行される方法の一例である。4K論理回路は、チップの電圧供給源が最終的に使用する信号を生成して、生成されなければならない電力量を決定する。例えば、4k信号は、それらのポンプ回路の動作を制御するために、第2グループ(423)を構成するポンプ回路(413)〜(415)へ入力されることを思い出してほしい。
ヒューズID回路(986)の構造は、図59K及び図59Lに示されている。ヒューズID回路は、8個のマルチビットバンクを具えている。該バンクは、例えばパート番号(part number)、ダイ上の位置等の様に、パートに関する固有の情報を格納するために使用される。
最後に、図59M及び図59Nは、夫々、DVC2E回路(987)及びDVC2GEN回路(988)の一実施例の詳細を示している。
図3Cに示された大域センスアンプドライバ(29)は、図60にブロック図の形態で示されている。図3Cから明らかなように、右ロジック(19)によって生成された相当数の信号は、図3Cの縦方向に、グローバルセンス増幅器ドライバ(29)へ入力される。グローバルセンス増幅器ドライバ(29)の機能は、これらの信号の向きを90°変えることであるが、場合によっては、左32Megアレイブロック(25)及び右32Megアレイブロック(27)を構成する個々の256Kアレイ(50)の行と行の間に存在する横空間の回路に入力するために、信号ををデコード又は生成することもある。グローバルセンス増幅器ドライバ(35)(42)(49)は、グローバルセンス増幅器ドライバ(29)と構造及び動作が同一であるので、1つのドライバについてのみ説明する。
検出器回路(998)は、トランジスタ(1003)を含む第1ドライバ回路(999)をモニターし、内部信号(1004)を生成して、出力ノードが供給電圧まで駆動されるとき、第1ドライバ回路(999)を非アクティブ状態にする。この検出器回路は、ラッチアップを防止するためのプルダウン(pull-down)トランジスタ(1001)を含んでいる。第2のドライバ回路(1002)は、検出器回路(998)によって生成された内部の信号(1004)に応答性であり、出力ノード(1000)をポンプ電位へ連結する。この様な方法で、絶縁ドライバがディセーブル(動作禁止)状態のとき、絶縁ドライバ(994)内のラッチアップは防止される。
図64A、64B、65A、及び65Bは、本発明の右ロジック(19)と左ロジック(21)を描いたもので、ハイ状態のブロック図である。右ロジック(19)と左ロジック(21)は各々が、2つのMegアレイクアドラントと繋がっている。図2に描かれているように、右ロジック(19)は、アレイクアドラント(14)(15)と繋がっており、左ロジック(21)は、アレイクアドラント(16)(17)と繋がっている。右と左のロジック(19)及び(21)の構造及び操作に関しては、互いに非常に似通っている。右ロジック(19)は、図64A及び図64Bに夫々示されように、右サイドと左サイドを有している。右サイドと左サイドは同一ではないが、後述するように、機能によっては、両サイドが1つの回路で実行されるものもある。
各列アドレスドライバブロック(1026)-(1029)は、それと繋がる32Megアレイブロックがエネーブル状態であるか否かを判断する。32Megアレイブロックがエネーブルになっているとき、エネーブル信号が列アドレスドライバブロック2(1038)(1039)に対して提供され、列アドレス信号がグローバル列デコーダ(1020)(1021)又は(1022)(1023)に対して夫々提供される。32Megアレイブロックが作動許可されない場合、列アドレスドライバブロック(1026)-(1029)は、列アドレス信号の接続を解除する。列アドレスドライバブロック(1026)-(1029)は、図74を参照してより詳しく説明する。
右ロジック(19)はまた、4つの行冗長ブロック(1046)-(1049)を、32Megアレイブロックの夫々に対して1つずつ含んでいる。行冗長ブロック(1046)-(1049)は、列冗長ブロック(1042)-(1043)とある程度似ており、行アドレスが冗長行と論理的に置き換えられたか否かを判断し、それを示す出力信号を生成する。行冗長ブロック(1046)-(1949)からの出力信号は、行冗長バッファ(1052)-(1055)によって夫々送出され、また、topoデコーダ(1058)-(1061)を夫々介して、データパス(1064)に提供される。データパス(1064)については、セクションIVで既に説明した。
図75Cは、列アドレスドライバ(1114)の1つを描いている。各列アドレスドライバ(1114)は、列アドレス信号Canm*<0:3>を生成し、信号EN*によって動作可能状態となり、グローバル列デコーダ(1021)へ入力される出力信号LCAnm*<0:3>を生成する。
図78は、列冗長ブロック(1042)のブロック図である。列冗長ブロック(1042)は、右ロジック(19)の左サイドの上部及び下部の双方にサービスを提供し、また、8つの同じ列バンク(1139)を2組具えている。8つの列バンク(1139)の第1の組(1132)は、グローバル列デコーダ(1020)にサービスを提供し、8つの列バンク(1139)の第2の組(1134)は、グローバル列デコーダ(1021)に対してサービスを行う。列冗長ブロック(1042)の目的は、列アドレスが冗長列アドレスに整合(match)するかどうかを判断することである。そのような整合判断は、列が冗長列に論理的に置き換えられた場合には、常に行われる。
図83Dは、グローバル列デコードセクション(1170)の1つのブロック図である。グローバル列デコードセクション(1170)は、複数の列選択ドライバ(1174)及びR列選択ドライバ(1176)を具えている。
図85は、図64Aに示される行冗長ブロック(1047)のブロック図である。行冗長ブロック(1047)は、8つの同じ行バンク(1180)を含んでおり、それらは、行アドレスRanm<0:3>の位置と冗長行アドレスの位置とを比較し、整合を示す行整合信号RMATを生成するものである。冗長ロジック(1182)は、信号RMATを論理的に結合し、行アドレスRanm<0:3>が冗長行と置き換えられていないかどうかを示す出力信号を作成する。冗長ロジック(1182)は、図86に詳細に示されている。
出力回路(1214)は、電気バンク(1200)-(1205)からの信号RED*、信号G252、選択回路(1212)及び電気バンク2(1210)からの信号RED*を受信して、行アドレスと冗長行の間に整合があるか否かを示す行整合信号RMATを作成する。電気バンク(1200)、冗長許可回路(1208)、選択回路(1212)、電気バンク2(1210)、及び出力回路(1214)の詳細は、夫々、図90A、90B、90C、90D、及び90Eに示されている。
図93Dは、図87に示される行電気対(1240)の1つを描いている。行電気対(1240)-(1245)は各々が2ビットのデータ、最上位のビット及び最下位のビットを格納し、2つの独立した回路及び同じ回路を含んでおり、1つは最上位のビット用、1つは最下位のビット用である。夫々の回路は、信号CGNDに高電圧を印加して短絡させられるアンチヒューズを用いて、そのビットのデータを格納する。行電気対(1240)-(1245)はまた、プレデコードされた信号Efnm<0:3>を作成するためのプレデコード回路を含んでいる。
図65A及び65Bに描かれる左ロジック(21)は、右ロジック(19)とほとんど同一である。一般的に、左ロジック(21)の素子については、右ロジック(19)と機能的に同じ要素の引用符号の後にプライム符号「'」を付している。なお、セクションVIIで詳細に説明したVccpポンプ回路(402)とDVC2発生器(500)(501)(502)(503)については、ナンバー付け方法の例外である。
図97は、図4に示された256Kアレイ(50)の1つのデータトポロジを示している。このアレイ(50)は、本発明の開示に基づいて製造されたものであり、複数の独立したメモリセル(1312)から作られ、それらは全てが同じ要領で作られる。
図98は、メモリセル(1312)の1つの詳細を描いている。各メモリセル(1312)は、第1及び第2のトランジスタ/キャパシターの対(1314)(1315)を含んでいる。トランジスタ/キャパシターの対(1314)(1315)は、夫々、格納ノード(1318)(1319)を含んでいる。トランジスタ/キャパシター対(1314)(1315)が共有するコンタクト(1320)は、トランジスタ/キャパシターの対(1314)(1315)をワード線WL<n>に接続する。
第1及び第2の信号発生回路(1354)(1358)から夫々送信される信号VSW及びVSW2は、論理回路(1360)の中で夫々論理的に結合されて、第1及び第2の信号発生回路(1354)(1358)の双方が、Vccxが第4の設定値以上であるか否かを示すUNDERVOLT*信号を生成する。
パワーアップシーケンス回路(1348)の代わりに、RCタイミング回路(1368)(1369)を設けることができる。RCタイミング回路(1368)(1369)は、外部供給電圧Vccxが印加されて以降の経過時間にのみ基づいてパワーアップ信号を発生し、それらはフィードバック信号を受信しない。RC タイミング回路(1368)(1369)は、シーケンス回路(1348)の代わりとして提供され、シーケンス回路(1348)の作動さを要件としない。図101F及び図101Gは、夫々、RCタイミング回路(1368)(1369)の1つの具体例の電気的な構成を示したものである。
図102A乃至図102Kは、パワーアップシーケンス回路(1348)に関連する信号を描いたタイミング図のシミュレーションである。図102Aは、加えられる外部電力が増加するにつれて、Vccxが着実に上方に伸びることを示している。
図102Cは、CLEAR*信号を描いている。この信号は、UNDERVOLT*信号が、設定時間の間、望ましくは約100ナノ秒の間、論理状態がハイにあった後、UNDERVOLT*信号が、UNDERVOLT*信号に応答して、論理状態をローからハイへと変化させる。CLEAR*信号は、外部供給電圧Vccxが安定であることを示す。
図102EはDVC2EN*信号を描いている。この信号は、シーケンス回路(1348)から出力され、DVC2発生器(500)を使用可能状態にする。図102Dと図102Eの比較から明らかなように、DVC2発生器(500)は、信号VBBOK2が低論理状態である間は使用可能状態にはならない。
図102HはVCCPON信号を描いている。この信号は、Vccpポンプ(400)が動作可能状態になった後に、Vccpポンプ(400)がオンとなっているか否かを示すものである。それより前の時点では、その状態は関係がない。
図102Jは、RASバッファ(745)が電力を受け取っているか否かを示すRASUP信号を描いている。
パワーアップシーケンスがどの時点であっても、外部電圧Vccxが第1の規定値以下に下降すると、信号CLEAR*はローになり、出力信号DVC2EN*、VCCPEN*、PWRRAS、及びPWEDUP*を含むシーケンス回路(1348)をリセットする。
0・CLEAR - このテストキーは、以前にWCBRサイクルによって入力されたすべてのテストモードを動作禁止状態(disable)にする。このテストモードには超電圧エネーブル回路も含まれる。
1.DCSACOMP - このテストモードは、隣接するビットに書き込むことなく、また冗長領域を交差する(cross)ことなく、CA<12>をX8 4Kパート上で、CA<11>をX16 4Kパート上で、又はRA<12>を全ての8Kパート上で圧縮することにより、2Xのアドレス圧縮を提供する。このアドレス圧縮は、32Megアレイにおける上側と下側の16Megアレイセクションからのデータを結合する。このテストモードは、他のテストモードと組み合わせることができる。
2.CA9COMP - このテストモードは、隣接するビットに書き込むことなく2Xアドレス圧縮を提供するが、CA<9>を圧縮することにより、冗長領域を交差して行なう。このアドレス圧縮は、上側と下側の64Megアレイクアドラントからのデータを結合する。このテストモードは、他のテストモードと組み合わせることができる。
3.32MEGCOMP - このテストモードは、隣接するビットに書き込むことなく2Xアドレス圧縮を提供するが、CA<11>をX8パートに対して、CA<10>をX16 8Kパートに対して、RA<13>を全ての16Kパートに対して圧縮することにより、冗長領域を交差して行なう。このアドレス圧縮は、64Megクアドラント内にある左と右の32Megからのデータを結合する。このテストモードは、他のテストモードと組み合わせることができる。
4.REDRAW - このテストモードは、行冗長素子の独立したテストを可能とする。その後のサイクルの間、RAS及びCASのアドレスは、アクセスすべきビットを選択する。行のプレテストでは、冗長行の選択に用いられるハードコーディッドアドレス(hard-corded addresses)の1つが入力された場合、その後の列アドレスは、この冗長行から得られる。1つのオクタント(octant)につき32の冗長行バンクは、行アドレスRA0-6を用いて、ハードコードが付される。標準の8Kリフレッシュの場合、すべての32MEGオクタントは、冗長行を始動(fire)する。8K-X4パートについては、CA9とCA12が、どちらのオクタントがDQSに接続されるかを判断する。REDRAW及びREDCOLの両方が選択される場合、行アドレスは冗長行素子の1つを選択し、一方、列アドレスは通常列又は冗長列のどちらかを選択する。これにより、冗長ビットの交差テストが可能となる。
このテストモードは、DCSACOMP、CA9COMP、32MEGCOMP、或いはCA10COMPテストモードと組み合わせることができる。また、後述する"冗長プレテスト(redundancy pretest)"に関する記述を参照されたし。
5.REDCOL - このテストモードは、列冗長素子の独立したテストを可能にする。列冗長素子は、ハードコーディッドアドレスを用いて、それらを使用可能状態にするる。列プレテストを実行する間、列アドレスはフルデコードされるので、ハードコーディッドアドレスと整合しない冗長列又は通常の全ての列のテストが可能となる。64冗長列位置は完全にデコードされるので、それらを選択するために、すべての列アドレスを必要とする。REDROW又はREDCOLの両方が負荷される場合、ビットを交差する冗長素子がテストされる。このテストモードは、DCSACOMP、CA9COMP、32MEGCOMP、或いはCA10COMPテストモードと組み合わせることができる。
6.ALLOW - このテストモードの選択の後に行われるRASサイクルは、行アドレスに選択された"シード(seed)"ワード線上のすべてのビットをラッチする。次の2つのWE信号エッジ(signal edge)の各々では、各オクタントの2Megセクション内の行の別の4分の1はハイになる。第3のWEトランジションでは、行の別の4分の1はハイになり、DVC2発生器は動作禁止状態になる。第4のWEトランジションは、行の最後の4分の1をハイにし、DVC2をハイにする。第4のWEトランジションの後、WEはDVC2の電圧を制御する。WEがハイの場合、DVC2はp-チャンネルデバイスを通じて内部Vccにされる;WEがローのとき、DVC2はGNDにされる。これについては図104を参照することができる。RASが一旦ローになると、すべてのワード線がローになる前に、EQは始動(fire)するので、メモリセルに格納されたデータは損なわれる(corrupted)。他のテストモードと組み合わせる場合には、最後のWCBRが入力されねばならない。ALLROWのハイテストモードについては、、図104、図108及び図109を参照して、以下に詳しく記述する。
7.HALFROW - ALLROWテストモードと同じ様に、HALFROWにより、A0は、EVEN(偶数)行又はODD(奇数)行がハイにされるかどうかを制御することが可能となる。HALFROWの他のすべての機能はALLROWと同様である。
8.DISLOCK - このテストモードは、すべての特徴化(characterization)が行われるように、RAS及び書込みロックアウト回路を動作禁止状態にする。
9.DISRED - このテストモードは、すべての行と列の冗長素子を動作禁止状態にする。
10.FLOATDVC2 - このテストモードは、セルプレートとディジット線上に電圧が外部から供給されるようにするAVC2及びDVC2を、動作禁止状態にする。
11.FLOATVBB - このテストモードは、VBBポンプを動作禁止状態にし、基板をフロート(float)させる。
12.GNDVBB - このテストモードは、VBBポンプを動作禁止状態にし、基板を接地させる。
15.FASTTM - このテストモードは、EQ、ISO、行アドレスラッチ、及びP及びNセンスアンプエネーブルタイミングパスを高速化する。
16.ANTIFUSE - このテストモードは、行と列の冗長アンチヒューズ素子をテストしプログラムするために用いられる。
17.CA10COMP - このテストモードは、隣接するビットへの書き込むことなく、2Xアドレス圧縮をX4とX8パート上で、又は2Xデータ圧縮をX16パート上で行なうもので、冗長領域を交差して行なう。X4或いはX8パート上で、CA<10>は圧縮される。これにより、左及び右の16Megは、32Megオクタント内で結合される。X16パートでは、これはDQ圧縮である。このテストモードは、他のテストモードと組み合わせることができる。
18.FUSESTRESS - このテストモードは、Vccをす全てのアンチヒューズにVccを印加する。DVC2EラインはVccpとなり、アンチヒューズはすべて読み出され、Vccでアンチヒューズを印加する(stress)。このテストモードが選択され、RASがローである限り、アンチヒューズは印加される。
19.PASSVCC - このテストモードは、内縁(internal periphery)のVccをDQ1に通過させる。
20.REGOFFTM - このテストモードは、レギュレータを動作禁止状態にし、外部のVccxと内部のVccを短絡させる。
21.NOTOPO - このテストモードは、topoスクランブル回路を動作禁止状態にする。
24.32Meg Pretest<0> - このテストモードは、Vcccp、DVC2、及びAVC2をパワーダウンすることによって、アレイ<0>(図2における(38))を動作禁止状態にする。
25.32Meg Pretest<1> - このテストモードは、Vcccp、DVC2、及びAVC2をパワーダウンすることによって、アレイ<1>(図2における(40))を動作禁止状態にする。
26.32Meg Pretest<2> - このテストモードは、Vcccp、DVC2、及びAVC2をパワーダウンすることによって、アレイ<2>(図2における(31))を動作禁止状態にする。
27.32Meg Pretest<3> - このテストモードは、Vcccp、DVC2、及びAVC2をパワーダウンすることによって、アレイ<3>(図2における(33))を動作禁止状態にする。
28.32Meg Pretest<4> - このテストモードは、Vcccp、DVC2、及びAVC2をパワーダウンすることによって、アレイ<4>(図2における(27))を動作禁止状態にする。
29.32Meg Pretest<5> - このテストモードは、Vcccp、DVC2、及びAVC2をパワーダウンすることによって、アレイ<5>(図2における(25))を動作禁止状態にする。
30.32Meg Pretest<6> - このテストモードは、Vcccp、DVC2、及びAVC2をパワーダウンすることによって、アレイ<6>(図2における(47))を動作禁止状態にする。
31.32Meg Pretest<7> - このテストモードは、Vcccp、DVC2、及びAVC2をパワーダウンすることによって、アレイ<7>(図2における(45))を動作禁止状態にする。
・FAST - raend_enph及びwl_tracking回路内の遅延を取り除く。
・128Meg - そのパートを、128Megの密度のパートとしてアクセスされるべきものとする。このオプションは、SEL32MOPT<0:7>オプションの4と組み合わせられなければならない。
・8KOPT* - 128Megオプションと組み合わされた場合には、パートを4Kリフレッシュモードにし、そうでない場合には、パートは16Kリフレッシュされる。
・SEL32MOPT<0:7> - これらのオプションのヒューズを飛ばすことによって、対応する32Megアレイを動作禁止状態にする。
本発明の望ましい実施例では、次のレーザオプションが利用可能である。
・DISREG - ラージp-チャンネルを通じてVccxをVccにクランプすることにより、レギュレータを動作禁止状態にする。
・DISANTIFUSE - バックエンドの冗長アンチヒューズを動作禁止状態にする。なお、アンチヒューズのFIDビットは、使用可能である。
・REF12* - 電圧レギュレータトリムのLSB。
・REF24* - レギュレータトリム。
・REF48* - レギュレータトリム。
・REF100A - レギュレータトリム。
・REF100B - 電圧レギュレータトリムのMSB。
256kアレイへのデータの書込みは、比較的遅いプロセスである。その理由は、ほとんどのメモリデバイスにおいて、夫々の書込みサイクルの間、アレイスライス(1400)内のデータのビットは、1或いは2以上の書込みができないからである。しかしながら、シード行(1402)が一旦書き込まれると、本発明は、シード行(1402)内に格納されたデータを、アレイスライス(1400)内の残りの行に迅速に複製されることができる。特に、隣接するワード線を"ファイヤリング(firing)"することより、シード行(1402)内に格納されたデータは、256kアレイ(50)内のディジット線(68)(68')(69)(69')に置かれる。データがディジット線(68)(68')(69)(69')上に一旦あると、データはセンスアンプ(60)(62)によってラッチされる。その後に、ラッチされたデータは、隣接するワード線をファイヤリングして、行をディジット線(68)(68')(69)(69')に接続することによって、256kアレイ(50)内の格納ノード(5)のいずれかの行に格納される。
テストモードの複数の操作に関して付け加えると、この望ましい実施例に於いては、冗長性プレテストが行われることができる。冗長性のプレテストの使用には、2つの可能な方法がある。プローブには、REDPREプローブパッドがある。このパッドは、RASとCASの時間でラッチされ、他のアドレスとして機能する。RASの時間に於いてREDPREがハイのとき、随行するアドレスは、冗長性プレテストアドレスとして機能する。同様のことがCAS時間に於いても当てはまる。REDPREパッドがRAS時間に於いてローの場合、アドレスピンは、それらの通常の仕方で機能する。同じことが、CAS時間に於いても再び当てはまる。このようにして、プローブは、行の時間で冗長性プレテストアドレスに入ることが可能となり、通常の列アドレスに続く。パートが一旦パッケージングされると、REDPREパッドはもはや利用することはできず、REDROW及びREDCOLテストモードが使用されなければならない。
図111は、本発明の接着パッドのリードフレーム(1422)への接続例を示している。図111から明らかなように、幾つかのリードフィンガー(1425)をリードフレーム(1422)に接続するタイバー(tie bar)(1424)があり、これによって、リードフィンガー(1425)は支持されるので、成形工程中、それらが移動することはない。また、タイバーとバスバー(bus bar)の組合せ(1426)がある。タイバーとバスバーの組合せ(1426)は、成形工程中、リードフィンガー(1425)を支持する。次に、タイバーがトリミング及びフォーミング工程で切断された後は、バスバーは電力バス又は接地用バスとして供される。本発明のチップ(10)は、成形工程中、パッケージに包まれている。このパッケージは包装部と、本体から外部へ導電性の相互連結ピン又はリードを有している。成形工程後、トリミング及びフォーミング工程にて、リードフレームをリードから分離し、リードを互いに分離させる。
図113は、本発明のDRAM(10)を描いたブロック図であり、マイクロプロセッサーを用いたシステム(1430)に使用される。DRAMは、当該分野で既知の特定の機能を実施するようにプログラムされたマイクロプロセッサーによって制御される。マイクロプロセッサーを用いたシステム(1430)は、例えば、パーソナルコンピュータ、コンピュータワークステーション、及び消費者向け家電製品などに使用される。
本発明は望ましい実施例自身について記載したが、多くの改良及び変形が可能であることが、技術に普通に通じているものであれば明らかであろう。例えば、個々のアレイの数と、アレイブロックのクアドラントへの作製については、変更可能である。アレイを90度回転させると、行は列になり、列は行になる。従って、"隣接する列と列"などの記載には、そのような回転されたデバイスにおける"隣接する行と行"の意味を含んでいるものとして理解されるべきである。
さらに、周辺装置には、"列"と"行"、"行"と"列"を相互に位置を変更できるものもあ。デカップリングキャパシタの容量と位置についても、変更することができる。より多い又は少ない冗長性を持たせることが可能であるし、レーザと電気式ヒューズの様々な組合せを、故障した行/列を、正常動作可能な行/列と論理的に置き換えるために提供されることができる。他の種類のテストモードに適用することもできる。電圧源の数及び位置も変更可能であり、前述の機能を提供するために、他の型式の多くの回路及びロジックを用いることはできる。
チップ全体の大きさ、目的、メモリサイズ、及びプロセスの制限などの、他の寸法の選択は、本発明に数え切れないほど多様な改良と変更をもたらす。上述の記載及び後述の請求は、それらすべての改良及び変更をカバーすることを意図している。
(12) メインメモリ
(14) アレイクアドラント
(15) アレイクアドラント
(16) アレイクアドラント
(17) アレイクアドラント
(19) 右論理回路
(21) 左論理回路
(23) 中央論理回路
(25) アレイブロック
(27) アレイブロック
(29) グローバルセンス増幅器ドライバ
(33) アレイブロック
(35) グローバルセンス増幅器ドライバ
(38) アレイブロック
(40) アレイブロック
(42) グローバルセンス増幅器ドライバ
(45) アレイブロック
(47) アレイブロック
(49) グローバルセンス増幅器ドライバ
Claims (36)
- メモリセルのアレイと、
メモリセルにデータを書き込み、メモリセルからデータを読み出すための複数の周辺装置と、
外部電圧に応答して、アレイ及び複数の周辺装置が使用する複数の供給電圧を生成する複数の電圧源と、
以前にパワーアップされた電圧源の状態に応答して、複数の電圧源のうちのある電圧源についてパワーアップ作業を制御するためのパワーアップシーケンス回路と、
を具えているダイナミックランダムアクセスメモリ。 - 第1及び第2の外部信号に応答して、第1の電圧源のパワーアップを制御するためのデバイスであって、
第1の外部信号に応答して、第1の外部信号が所定の条件を満たすかどうかを示す第1の出力信号を生成する第1の回路と、
第1の出力信号及び第2の外部信号に応答して、第1の電圧源を動作可能状態にする第1のエネーブル信号を生成する第2の回路と、
を具えているデバイス。 - 第1の出力信号は、第1の外部信号が第1の設定電圧よりも大きいことを示している請求項2に記載のデバイス。
- 第1の設定電圧は、約2ボルトである請求項3に記載のデバイス。
- 第1の回路は、
第1の外部信号に応答して、第1の外部信号が第1の設定電圧よりも大きいことを示す第1の信号を生成する第1の電圧検出器と、
第1の外部信号に応答して、第1の外部電圧が第1の設定電圧よりも大きいことを示す第2の信号を生成する第2の電圧検出器と、
第1及び第2の信号に応答して、第1の出力信号を生成する論理回路と、
を含んでいる請求項3に記載のデバイス。 - 第1の電圧検出器は、
第1の外部信号に応答して、第1の外部信号が第2の設定電圧以上であるかどうかを示すスレショルド信号を生成する電圧制限回路と、
第1の外部信号、スレショルド信号及び第1の設定電圧に応答して、第1の信号を生成する信号発生回路と、
を含んでいる請求項5に記載のデバイス。 - 第2の設定電圧は、約0.7ボルトである請求項6に記載のデバイス。
- 電圧制限回路は、
第1の外部信号に連繋された第1の端部と、第2の端部とを有する抵抗器と、
各々が基準電位に連繋されたゲート端子を有しており、直列接続された複数のp−チャネルトランジスタとを具えており、
複数のp−チャネルトランジスタの1つは、抵抗器の第2の端部に連繋されたソース端子を有して、スレショルド信号を生成し、その他のp−チャネルトランジスタは、基準電位に連繋されたドレイン端子を有しており、
複数のp−チャネルトランジスタは、スレショルド信号の値を変更するために、ソースとドレイン端子の間で短絡可能である請求項6に記載のデバイス。 - 信号発生回路は、
基準電位に連繋された第1の端部と、第2の端部とを有する抵抗器と、
第1の外部信号に連繋されたソース端子と、スレショルド信号に連繋されたゲート端子と、抵抗器の第2の端部に連繋されたドレイン端子とを有しており、第1の信号を生成するp−チャネルトラジスタと、
を含んでいる請求項8に記載のデバイス。 - 第2の電圧検出器は、
第1の外部信号に応答して、第1の外部信号が第2の設定電圧以上であるかどうかを示すスレショルド信号を生成するための電圧制限回路と、
第1の外部信号、スレショルド信号及び第1の設定電圧に応答して、第2の信号を生成するための信号発生回路と、
を含んでいる請求項6に記載のデバイス。 - 第2の設定電圧は、約0.7ボルトである請求項10に記載のデバイス。
- 電圧制限回路は、
第1の外部信号に連繋された第1の端部と、第2の端部とを有する抵抗器と、
各々が基準電位に連繋されたゲート端子を有しており、直列接続された複数のn−チャネルトランジスタとを具えており、
複数のn−チャネルトランジスタの1つは、第1の外部信号に連繋されたドレイン端子を有しており、その他のn−チャネルトランジスタは、抵抗器の第2の端部に連繋されたソース端子を有して、スレショルド信号を生成し、
複数のn−チャネルトランジスタは、スレショルド信号の値を変更するために、ソースとドレイン端子の間で短絡可能である請求項10に記載のデバイス。 - 信号生成回路は、
第1の端部と第2の端部を有し、第1の端部が第1の外部信号に連繋された抵抗器と、
基準電位に連繋されたソース端子と、スレショルド信号に連繋されたゲート端子と、抵抗器の第2の端部に連繋されたドレイン端子とを有しており、第1の信号を生成するn−チャネルトラジスタと、
を含んでいる請求項12に記載のデバイス。 - 論理回路は、
直列に接続され、第1の信号を受信する第1及び第2のインバータと、
第2の信号を受信する第3のインバータと、
直列接続された第1及び第2インバータと、第3インバータとに応答するNANDゲートと、
NANDゲートに応答し、第1の出力信号を生成する第4のインバータと、
を具えている請求項5に記載のデバイス。 - 第1及び第2の回路の間に配備されており、第1の回路から第1の出力信号を受信し、所定の安定条件が満たされないとき、第1の出力信号を終了させるリセット回路を更に含んでいる請求項2に記載のデバイス。
- 所定の安定条件は、第1の出力信号が、約100ナノ秒の間、設定範囲内に残っていることを含む請求項15に記載のデバイス。
- リセット回路は、
直列に接続された複数のバッファゲートであって、その最初のバッファゲートが第1の出力信号と応答する複数のバッファゲートと、
第1の出力信号と、直列接続されたバッファゲートのうち最後のバッファゲートに応答するロジック回路と、
を具えている請求項15に記載のデバイス。 - リセット回路は、
第1の出力信号に連繋された第1の入力端子と、直列接続されたバッファゲートのうち最後のバッファゲートに連繋された第2の入力端子と、出力端子とを有するNANDゲートと、
NANDゲートの出力端子に連繋された入力端子と、第1の出力信号が利用する出力端子とを有するインバータと、
を含んでいる請求項17に記載のデバイス。 - リセット回路は、第1の出力信号に応答して、バッファゲートを設定状態にリセットするためのリセット信号を生成するリセット論理ゲートを含んでいる請求項17に記載のデバイス。
- 第2の回路は、
第1の出力信号と第2の出力信号とに応答して、出力信号を生成する論理回路と、
論理回路の出力信号に応答して第1のエネーブル信号を生成するラッチと、
を有する請求項2に記載のデバイス。 - 論理回路は、第1の出力信号に連繋された第1の入力端子と、第2の外部信号に連繋された第2の入力端子と、出力端子とを有し、論理回路の出力信号を生成するNANDゲートを含んでいる請求項20に記載のデバイス。
- デバイスは、第3の外部信号に応答して、第2電圧源のパワーアップシーケンスを制御し、
第1の出力信号、第2の外部信号及び第3の外部信号に応答して、第2の電圧源を動作可能状態にする第2のエネーブル信号を生成する第3の回路を具えている請求項2に記載のデバイス。 - 第3の回路は、
第1の出力信号、第2の外部信号及び第3の外部信号に応答して、出力信号を生成する論理回路と、
論理回路の出力信号に応答して、第2のエネーブル信号を生成するラッチと、
を含んでいる請求項22に記載のデバイス。 - 論理回路は、第1の出力信号に連繋された第1の入力端子と、第2の外部信号に連繋された第2の入力端子と、第3の外部信号に連繋された第3の入力端子と、出力端子とを有し、論理回路の出力信号を生成するNANDゲートを含んでいる請求項23に記載のデバイス。
- 第1及び第2の外部信号に応答して、第1の電圧源のパワーアップを制御する方法であって、
第1の外部信号が第1の設定条件を充足するかどうかを示す第1の出力信号を生成するステップと、
第1の出力信号及び第2の外部信号に応答してエネーブル信号を生成するステップと、
第1の電圧源を動作させるために、エネーブル信号を第1の電圧源に入力するステップと、
を有している方法。 - 第1の出力信号を生成するステップは、外部電圧が設定電圧よりも大きいとき、第1の出力信号を生成するステップを含んでいる請求項25に記載の方法。
- 第1の出力信号が設定された安定性条件を充足しないとき、第1の出力信号を終了するステップを更に含んでいる請求項26に記載の方法。
- 第3の外部信号に応答して、第2の電圧源のパワーアップを制御するために、
第1出力信号、第2の外部信号及び第3の外部信号に応答する第2のエネーブル信号を生成するステップと、
第2の電圧源を動作させるため、第2のエネーブル信号を第2の電圧源へ入力するステップと、
を更に含んでいる請求項25に記載の方法。 - 外部から集積回路に印加される電圧と初期フィードバック信号とに応答して、集積回路の中の2つの電圧源のパワーアップを制御する方法であって、
印加された電圧が設定条件を充足するとき、第1の出力信号を生成するステップと、
第1の出力信号及び初期フィードバック信号に応答して、第1の電圧源をパワーアップ可能にすると共に、第1の電圧源の状態に基づいて第1のフィードバック信号を生成するステップと、
第1の出力信号、初期フィードバック信号及び第1のフィードバック信号に応答して、第2の電圧源をパワーアップ可能にするステップと、
を有している方法。 - 第3の電圧源のパワーアップ作業を制御するために、
第2の電圧源の状態に基づいて第2のフィードバック信号を生成するステップと、
第1の出力信号、初期フィードバック信号、第1のフィードバック信号及び第2のフィードバック信号に応答して、第3の電圧源を動作可能状態にするステップと、
を更に含んでいる請求項29に記載の方法。 - 第3の電圧源の状態に基づいて第3のフィードバック信号を生成するステップと、
第1の出力信号と、初期フィードバック信号と、第1、第2及び第3のフィードバック信号とに応答して、バッファを動作可能状態にするステップと、
を更に含んでいる請求項30に記載の方法。 - バッファエネーブル信号、第1の出力信号、初期フィードバック信号、第1、第2及び第3のフィードバック信号に応答して、パワーアップシーケンスの完了の信号を送るステップを更に含んでいる請求項31に記載の方法。
- バックバイアス電圧ポンプ、セルプレートバイアス発生器及び電圧ポンプを有し、外部から供給電圧が供給されるダイナミックランダムアクセスメモリのパワーアップ作業のシーケンスを制御する方法であって、
供給電圧の状態を示す状況信号を生成するステップと、
バックバイアス電圧ポンプの状態と状況信号とに応答して、第1のエネーブル信号を生成するステップと、
セルプレートバイアス発生器をパワーアップするために、第1のエネーブル信号をセルプレートバイアス発生器に入力するステップと、
バックバイアス電圧ポンプの状態、状況信号及びセルプレートバイアス発生器の状態に応答して、第2のエネーブル信号を生成するステップと、
電圧ポンプをパワーアップするために、第2のエネープル信号を電圧ポンプに入力するステップと、
を含んでいる方法。 - メモリデバイスは、RASバッファを含んでおり、
方法は更に、
バックバイアス電圧ポンプの状態、状況信号、セルプレートバイアス発生器の状態及び電圧ポンプの状態に応答して第3のエネーブル信号を生成するステップと、
RASバッファをパワーアップするために、第3のエネーブル信号をRASバッファへ入力するステップと、
を含んでいる請求項33に記載の方法。 - バックバイアス電圧ポンプの状態、状況信号、セルプレートバイアス発生器の状態、電圧ポンプの状態及び第3のエネーブル信号に応答して、パワーアップ信号を生成するステップを更に含んでいる請求項34に記載の方法。
- 時定数に基づいて、第1の交互式エネーブル信号と第2の交互式エネーブル信号を生成するステップと、
第1及び第2のエネーブル信号と、第1及び第2の交互式エネーブル信号との間で選択を行なうステップと、
を更に具えている請求項33に記載の方法。
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