KR960002016B1 - 반도체 기억소자의 테스트 모드회로 - Google Patents

반도체 기억소자의 테스트 모드회로 Download PDF

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Abstract

내용 없음.

Description

반도체 기억소자의 테스트 모드회로
제1도는 종래 반도체 기억소자의 테스트 모드회로도.
제2도는 제1도에서, 입출력에 대한 진리표.
제3도는 본 발명 반도체 기억소자의 테스트 모드회로도.
제4도는 제3도에서, 입출력에 대한 진리표.
* 도면의 주요부분에 대한 부호의 설명
1, 11 : 메모리부 2, 12 : 데이타 비교부
3, 13 : 데이타 출력부 4, 14 : 기대데이타 래치부
15 : 래치제어부 16 : 기대데이타 발생부
17 : 클럭발생부 18 : 전송제어부
본 발명은 반도체 기억소자의 테스트 모드회로에 관한 것으로, 특히 병렬 테스트시에 라이트(write)된 기대(Expert) 데이타를 래치하도록 하고 리드(read)시엔 그 래치된 기대데이타를 사용하여 에러체크를 행함으로써 불량검출 범위를 높일 수 있도록 한 반도체 기억소자의 테스트 모드회로에 관한 것이다.
종래 반도체 기억소자의 테스트 모드회로는, 제1도에 도시된 바와 같이, 데이타 입력단(Din)을 통해 인가된 데이타를 입력받아 저장하는 메모리부(1)와, 상기 메모리부(1)로부터 전달받은 데이타를 비교하는 데이타 비교부(2), 상기 데이타 비교부(2)의 출력상태에 따라 온/오프하여 필요한 신호를 출력하는 데이타 출력부(3)로 구성된다.
이와같이 구성된 종래 기술에 있어서, 데이타 입력단(Din)을 통해 병렬 데이타가 인가되면 각각의 메모리 셀 어레이(4-7)에 라이트(write)된다.
이렇게 라이트된 데이타가 출력됨에 있어 제2도에 도시한 도표에서와 같이 데이타 입력단(Din)에 0에 인가되고, 상기 데이타가 메모리부(1)의 메모리셀 어레이(4-7)를 각기 통한 데이타(AIO, BIO, CIO, DIO), (AAIO, BBIO, CCIO, DDIO)를 출력하는데, 상기 데이타(AAIO, BBIO, CCIO DDIO)는 데이타(AIO, BIO, CIO, DIO)의 반전된 출력값이다.
상기 메모리셀 어레이(4-7)의 출력데이타(AIO, BIO, CIO, DIO)가 (0, 0, 0, 0,)이면 낸드게이트(NA1)에서 낸드조합된 신호는 하이상태(1)이고, 오아게이트(OR1)를 통해 오아링된 신호는 로우상태(0)가 된다.
따라서, 상기 낸드케이트(ND1) 및 오아게이트(OR1)의 출력신호를 낸드게이트(ND2)에서 각각 인가받아 낸드조합하는데 그 낸드조합된 출력신호는 하이상태이다.
그리고, 상기 메모리셀 어레이(4-7)의 반전된 출력데이타(AAIO, BBIO, CCIO, DDIO)인 (1, 1, 1, 1)을 인가받는 데이타 비교부(2)의 낸드게이트(ND3)는 낸드조합한 로우상태의 신호를 출력하고, 오아게이트(OR2)는 오아링한 하이상태의 신호를 출력한다.
따라서, 상기 낸드게이트(ND3) 및 오아게이트(OR2)의 출력신호를 앤득이트(AD1)에서 각기 인가받아 앤드조합하는데 그 앤드조합된 신호는 로우상태가 된다.
상기 데이타 비교부(2)의 낸드게이트(ND2)를 통해 낸드조합된 하이신호는 데이타 출력부(3)의 엔모스 트랜지스터(NM1) 게이트에 인가됨에 따라 상기 엔모스 트랜지스터(NM1)가 턴온되고, 상기 데이타 비교부(2)의 앤드게이트(AD1)를 통해 앤드조합된 로우신호는 상기 데이타 출력부(3)의 엔모스 트랜지스터(NM2) 게이트에 인가됨에 따라 상기 엔모스 트랜지스터(NM2)가 턴오프되므로 최종적으로 출력(Dout)되는 신호는 하이상태이다.
또한, 데이타 입력단(Din)을 통해 인가되는 신호는 하이상태이고, 메모리부(1)을 통해 출력되는 출력데이타(AIO, BIO, CIO, DIO)가 각기 (1, 1, 1, 0)인 경우 데이타 비교부(2)의 낸드게이트(ND1), 오아게이트(OR1) 및 낸드게이트(ND2)를 통해 논리적으로 조합된 출력신호는 로우상태가 된다.
그리고 메모리부(1)를 통해 출력되는 반전데이타(AAIO, BBIO, CCIO, DDIO)는 (0, 0, 0, 1)이므로 상기 데이타 비교부(2)의 낸드게이트(ND3), 오아게이트(OR2) 및 앤드게이트(AD1)를 통해 논리적으로 조합된 신호는 하이상태가 된다.
따라서, 데이타 출력부(3)의 앤모스 트랜지스터(NM1), (NM2) 게이트로 각각 인가되는 신호가 로우, 하이 상태이므로 상기 엔모스 트랜지스터(NM1)는 턴오프되고, 상기 엔모스 트랜지스터(NM2)는 턴오프되므로 최종적으로 출력(Dout)되는 데이타는 로우신호이다.
상기에서와 같은 방법으로 제2도의 도표에 도시한 바와같이 입력(Din), 메모리부(1)의 출력데이타 및 데이타 비교부(2)의 출력상태에 따라 하이(1) 또는 로우(0) 신호를 내보내는데, 상기 출력(Dout)신호가 하이 이면 패스(pass)판정 상태이고, 로우이면 패일(fail)판정 상태이다.
이와 같이 구성된 종래의 기술에 있어서, 입력데이타에 따른 출력데이타가 모두 같은가 혹은 서로 다른지만을 체크하도록 되어 있기 때문에 만약에 쓰여진 데이타가 "0"인데 실제 출력되는 데이타가 모두 "1"로 나와도 패스(pass) 판정으로 처리되는 문제점이 있었다.
따라서, 종래의 문제점을 해결하기 위하여 본 발명은 입력된 데이타를 저장하고 있다가 리드(READ)시에 인가된 데이타와 기대데이타를 비교하여 입력데이타와 출력데이타의 값이 동일하도록 한 반도체 기억소자의 테스트 모드회로를 창안한 것으로, 이하 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.
제3도는 본 발명 반도체 기억소자의 테스트 모드회로로서 이에 도시한 바와같이, 데이타 입력단(Din)을 통해 인가되는 병렬 데이타를 각각의 메모리셀 어레이에 저장하는 메모리부(11)와, 병렬 테스트모드시에 외부에서 쓴 데이타를 래치하고 있다가 이것을 리드시에 기대데이타로 사용하는 기대데이타 래치부(14)와, 외부로부터의 라이트 인에이블신호(WE)와 더미 어드레스신호(AYO)를 조합하여 상기 기대데이타 래치부(14)에 래치된 기대데이타를 리드 데이타신호(RD) 및 테스트모드 플래그신호(TF)에 의해 제어받아 발생하는 기대데이타 발생부(16)와, 인가되는 신호에 따라 클럭을 발생하는 클럭발생부(17)와, 테스트모드 플래그신호(TF)를 이용하여 입력데이타와 상기 기대데이타 래치부(14)로 인가되는 기대데이타를 분리하여 주는 엔모스 트랜지스터(NM3)와, 테스트모드 플래그신호(TF)에 따라 데이타의 전송여부를 제어하는 전송제어부(18)와, 상기 전송제어부(18)의 제어신호에 따라 입력데이타와 기대데이타를 비교하는 데이타 비교부(12)와, 상기 데이타 비교부(12)를 통해 비교된 데이타에 해당하는 신호를 출력하는 데이타 출력부(13)로 구성한다.
이와같이 구성된 본 발명의 동작 및 작용효과에 대하여 상세히 설명하면 다음과 같다.
테스트모드 플래그신호(TF)는 기존의 WCBR() 사이클과 테스트모드에서 사용하지 않는 더미 어드레스신호(AYO)의 하이상태를 검출하여 사용하는 신호이다.
테스트모드 플래그신호(TF)가 하이상태로 인에이블되면 엔모스 트랜지스터(NM3)가 턴온되어 데이타 입력단(Din)을 통해 인가되는 병렬 데이타가 메모리부(11)의 메모리셀 어레이(4-7)에 각각 라이트(write)됨과 아울러 그 병렬 데이타로부터 분리된 기대데이타가 기대데이타 래치부(14)의 앤드게이트(AD2)와 인버터(I1)를 거쳐 앤드게이트(AD3)의 일측으로 각각 인가된다.
이때 외부로부터 하이상태의 라이트 인에이블신호(WE) 및 더미 어드레스신호(AYO)가 래치제어부(15)의 낸드게이트(ND4)를 통해 낸드조합한 로우신호를 내보내면 상기 로우신호를 인버터(I2)에서 다시 반전된 하이상태로 상기 기대데이타 래치부(14)의 앤트게이트(AD1), (AD2) 타측으로 입력된다.
이렇게 래치제어부(15)로부터 인가되는 제어신호에 따라 기대데이타 래치부(14)로 입력된 병렬 데이타는 SR플립플롭(SRFF1), (SRFF2)의 세트(S) 및 리세트(R)단으로 인가되고 이는 클럭입력단(CLK)으로 인가되는 클럭에 동기시켜 저장한다.
여기서 클럭은 클럭발생부(17)의 낸드게이트(ND5)로 인가되는 테스트모드 플래그신호(TF) 및 클럭킹(CLKING)을 하는 내부 칼럼 어드레스 선택신호(CASD)를 낸드조합한 출력이다.
상기 기대데이타 래치부(14)에서 SR플립플롭을 두개로 사용하는 것은 솔리드(solid)데이타 뿐만 아니라 체커보오드(checker board) 데이타 패턴 또한 사용할 수 있도록 하기 위함이다.
그리고 전송제어부(18)의 인버터(I3)를 통해 반전된 로우상태의 테스트모드 플래그신호(TF)가 전송게이트(T1), (T2)의 비반전단자로 하이 상태의 모드 플래그신호(TF)는 비반전단자로 각각 인가됨에 따라 상기 전송게이트(T1), (T2)는 턴오프되므로 메모리부(11)의 전송을 방지한다.
반대로 리드(READ)시에는 라이트 인에이블신호(WE)가 디스에이블되므로 외부 데이타는 SR플립플립(SRFF1), (SRFF2)에 저장되지 않았다. 그리고 리드 데이타신호(RD) 및 내부 칼럼 어드레스 선택신호(CASD)가 클럭킹(CLOCKING)하고 테스트모드 플래그신호(TF)가 인에이블되면 상기 SR플립플롭(SRFF1), (SRFF2)에 저장된 데이타가 기대데이타 발생부(16)를 거쳐 데이타 비교부(12)에 인가되어 기대데이타로 사용된다.
이와 동시에 SR플립플롭(SRFF1), (SRFF2) 각각의 데이타는 1비트씩 오른쪽으로 시프트되면서 피드백동작이 이루어진다.
상기 피드백동작은 리드 데이타신호(RD)에 의하여 리드 사이클에서만 동작된다.
데이타 비교부(12)에 메모리셀 어레이(4-7)에 각기 저장되었던 입력데이타와 기대데이타 발생부(16)로부터 발생된 데이타를 입력받아 비교하는데 그 비교동작은 종래에서와 동일하다.
이상에서 상세히 설명한 바와같이 본 발명은 테스트모드 테스트시의 단점인 빈약한 불량검출 범위를 높일 수 있으며, 노말 테스트시와 거의 상응하는 테스트 신뢰성 효과를 얻을 수 있도록 한다.

Claims (5)

  1. 데이타 입력단을 통해 인가되는 병렬 데이타를 메모리셀 어레이에 각각 저장하는 메모리부(11)와, 상기 메모리부(11)로부터 출력되는 데이터와 기대데이터를 서로 비교하는 데이타 비교부(12)와, 상기 데이타 비교부(12)를 통해 비교된 데이타에 따라 패스(pass) 또는 패일(fail)신호를 출력하는 데이타 출력부(13)와, 외부로부터 인가되는 데이타를 래치하여 기대데이타로 사용하도록 하는 기대데이타 래치부(14)와, 상기 기대데이타 래치부(14)에 데이타를 래치할 것인지 아닌지 제어하는 래치제어부(15)와, 리드 데이타신호와 테스트모드 플래그신호를 조합하여 상기 기대데이타 래치부(14)에 저장된 데이타를 발생하도록 하는 기대데이타 발생부(16)와, 테스트모드 플래그신호와 내부 칼럼 어드레스 선택신호는 낸드조합하여 클럭으로 사용하도록 한 클럭발생부(17)와, 테스트모드 플래그신호에 따라 입력되는 데이타를 전달 및 분리하는 엔모스트랜지스터(NM3)와, 상기 기대데이타 발생부(16)로부터 발생하는 기대데이타를 전송하거나 방지하는 전송제어부(18)로 구성되는 것을 특징으로 하는 반도체 기억소자의 테스트 모드회로.
  2. 제1항에 있어서, 기대데이타 래치부(14)는 인가되는 병렬 데이타를 반전시켜 출력하는 인버터(I1)와, 상기 인버터(I1)의 출력신호를 일측으로 인가받고 타측으로 인가되는 제어신호를 앤드조합하는 앤드게이트(AD2)와, 인가되는 병렬 데이타 및 제어신호를 앤드조합하는 앤드게이트(AD3)와, 상기 앤드게이트(AD2), (AD3)를 통해 조합된 데이타를 클럭에 동기시켜 저장하는 SR플립플롭(SRFF1), (SRFF2)과, 인가되는 제어신호에 따라 상기 SR플립플롭(SRFF2)의 출력데이타를 피드백하는 엔모스 트랜지스터(NM4), (NM5)로 구성된 것을 특징으로 하는 반도체 기억소자의 테스트 모드회로.
  3. 제1항에 있어서, 래치제어부(15)는 라이트 인에이블신호(WE) 및 더미 어드레스신호(AYO)를 낸드조합하는 낸드 게이트(ND4)와, 상기 낸드게이트(ND4)의 출력신호에 대해 반전시켜 출력하는 인버터(I2)로 구성된 것을 특징으로 하는 반도체 기억소자의 테스트 모드회로.
  4. 제1항에 있어서, 클럭발생부(17)는 테스트모드 플래그신호(TF)와 내부 칼럼 어드레스 선택신호(CASD)를 각기 인가받아 낸드조합하여 클럭을 만들어내는 낸드게이트(ND5)로 구성된 것을 특징으로 하는 반도체 기억소자의 테스트 모드회로.
  5. 제1항에 있어서, 전송제어부(18)는 테스트모드 플래그신호를 반전시켜 출력하는 인버터(I3)와, 게이트로 인가받은 테스트모드 플래그신호에 따라 온/오프하여 데이타를 전송하는 전송게이트(T1), (T2)로 구성된것을 특징으로 하는 반도체 기억소자의 테스트 모드회로.
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