JP3167359B2 - テストモードエントリ用のマルチクロック動作を有する半導体メモリ - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体メモリの技術分
野に関するものであって、更に詳細には、半導体メモリ
用の特別テストモードへのエントリに関するものであ
る。

【０００２】

【従来の技術】例えば２²⁰ビット（１メガビット）以上
を有すランダムアクセスメモリ等のような最近の高密度
メモリにおいては、メモリ内の全てのビットのタイミン
グ及び機能性をテストするために必要とされる時間及び
装置は製造コストのうちのかなりの部分を占めている。
従って、このようなテスト動作に必要とされる時間が増
加すると、製造コストも増加する。同様に、メモリのテ
ストに対して必要な時間が減少されると、メモリの製造
コストも同様に減少される。メモリ装置の製造は一般的
に大量に行なわれるので、装置当たり数秒の節約であっ
ても、製造されるメモリ装置の数が多いことを考慮する
と、著しいコストの減少となり且つ投下資本の回避を図
ることが可能である。

【０００３】ランダムアクセスメモリ（ＲＡＭ）は、特
に、メモリ内の各ビットへデータを書込み且つ各ビット
からデータを読取ることの必要性のためばかりでなく、
ＲＡＭはしばしばパターン感度に起因して障害が発生す
る場合があるので、テストにかかるコストは著しいもの
である。パターン感度障害が発生するのは、格納したデ
ータ状態を維持するためのビットの能力は、テスト中の
特定のビットに物理的に隣接するビット内に格納されて
いるデータ状態及びそれに関しての動作に依存する場合
があるからである。このことは、ＲＡＭ用のテスト時間
を、その密度（即ち、格納のために使用可能なビット
数）に線形的に依存させるばかりでなく、あるパターン
感度テストの場合には、ビット数の二乗（又は、３／２
乗）に依存させる。明らかに、ＲＡＭ装置の密度乃至は
集積度が増加すると（一般的には、世代毎に４倍）、生
産される各装置の各ビットをテストするのに必要な時間
は迅速に増加する。

【０００４】注意すべきことであるが、メモリチップ以
外のその他の多くの集積回路装置はオンチップでメモリ
を使用する。このような集積回路の例としては、多くの
最近のマイクロプロセサ及びマイクロコンピュータがあ
り、更にメモリを内部に埋込んだゲートアレイ等のよう
なカスタム装置がある。これらの製品の生産においても
同様のコストに関しての圧力に直面し、メモリ部分のテ
ストを行なうのに必要な時間及びテスト装置に関するコ
ストが問題となる。

【０００５】ＲＡＭ等のような半導体メモリのテストの
ために必要とされる時間及びテスト装置を減少させるた
めに過去において使用されている解決方法は、特別の
「テスト」モードを使用するものであり、その場合、メ
モリがその通常の動作とは異なる特別の動作にエンタす
る。このようなテストモードにおいて、メモリの動作
は、通常動作と極めて異なったものとなる場合がある。
なぜならば、内部テスト動作は、通常動作の拘束条件に
課されることなしに実施することが可能だからである。

【０００６】特別テストモードの一例は内部「パラレ
ル」乃至はマルチビットのテストモードである。従来の
パラレルテストモードでは、単一のサイクルにおいて１
つのメモリ位置を超えてアクセスすることを可能として
おり、複数個の位置へ共通のデータを同時的に書込んだ
り且つ読取ったりすることが可能である。複数個の入力
／出力端子を有するメモリの場合、パラレルテスト動作
を行なうために、入力／出力端子の各々に対してこのよ
うなモードにおいて複数個のビットがアクセスされる。
このパラレルテストモードは、勿論、通常動作モードに
おいて使用することはできない。なぜならば、ユーザ
は、メモリの完全な能力を使用するためには、各ビット
へ独立的にアクセスすることが可能でなければならない
からである。このようなパラレルテストは、好適には、
各サイクルにおいてアクセスされる複数個のビットが物
理的に互いに離隔されており、従って同時的にアクセス
されるビット間においてパターン感度干渉が発生する可
能性が殆ど存在しないような態様で行なわれる。このよ
うなパラレルテストに関する説明は、ＭｃＡｄａｍｓｅ
ｔ ａｌ．著「テスト機能用設計を有する１メガビット
ＣＭＯＳダイナミックＲＡＭ（Ａ １−Ｍｂｉｔ ＣＭ
ＯＳ Ｄｙｎａｍｉｃ ＲＡＭ Ｗｉｔｈ Ｄｅｓｉｇ
ｎ−Ｆｏｒ−Ｔｅｓｔ Ｆｕｎｃｔｉｏｎｓ）」、ＩＥ
ＥＥ・ジャーナル・オブ・ソリッド−ステート・サーキ
ッツ、Ｖｏｌ．ＳＣ−２１、Ｎｏ．５、１９８６年１０
月、ｐｐ．６３５−６４２の文献に記載されている。

【０００７】特定のメモリに対してその他の特別テスト
モードを使用することが可能である。このようなモード
において実施することの可能なテスト例としては、メモ
リセルデータ保持時間のテスト、例えばデコーダ又はセ
ンスアンプ等のようなメモリ内の特定の回路のテスト、
及びメモリが冗長行又は列をイネーブルさせたか否か等
のような装置の属性を決定するための回路のある部分の
検査等がある。上述したＭｃＡｄａｍｓ ｅｔ ａｌ．
の文献は特別テスト機能に関するこれら及びその他の例
を記載している。

【０００８】勿論、メモリ装置がこのような特別テスト
モードにある場合には、それは完全にランダムにアクセ
ス可能なメモリとして動作するものではない。そうであ
るから、メモリが、例えば、システム内に据え付ける場
合に、誤ってテストモードの１つとされると、そのよう
なメモリに対して予定されたような態様でデータを格納
したり且つ検索したりすることは不可能である。例え
ば、パラレルテストモードにある場合に、メモリは同一
のデータ状態を複数個のメモリ位置へ書込む。従って、
パラレルテストモードにおいてアドレスが供給される
と、メモリは格納されたデータ状態のみに依存するもの
ではなくパラレル比較の結果にも依存する場合のあるデ
ータを出力する。更に、パラレルテストモードは、デー
タを書込み且つ検索することが可能な独立的なメモリ位
置の数を減少させる。なぜならば、４つ又はそれ以上の
メモリ位置が同時的にアクセスされるからである。従っ
て、特別テストモードをイネーブルさせる場合には、特
別テストモードが不本意にエンタされる可能性が低いよ
うな態様でなされるものであることが重要である。

【０００９】特別テストモードへのエントリのための従
来の技術では、その所望の動作を表わすための特別の端
子を使用している。テストモードへのエントリのための
簡単な従来技術は、米国特許第４，６５４，８４９号に
記載される如く、通常動作モードとパラレルテスト等の
ような特別テストモードの何れかを選択するための専用
端子において高又は低の論理レベルを供給することであ
る。このような専用端子を使用してテストモードへエン
トリするための別のアプローチは、Ｓｈｉｍａｄａ ｅ
ｔ ａｌ．著「４６ｎｓの１メガビットＣＭＯＳ ＳＲ
ＡＭ（Ａ ４６−ｎｓ １−Ｍｂｉｔ ＣＭＯＳ ＳＲ
ＡＭ）」、ＩＥＥＥ・ジャーナル・オブ・ソリッド−ス
テート・サーキッツ、Ｖｏｌ．２３、Ｎｏ．１、１９８
８年２月、ｐｐ．５３−５８に記載されており、その場
合、書込み動作を実施中に高電圧を専用の制御パッドへ
印加することによってテストモードがイネーブルされ
る。これらの技術は、比較的簡単であるが、通常メモリ
動作のために必要なもの以外に付加的な端子が必要とな
ることは勿論である。このような付加的な端子はウエハ
の形態でテストされる場合に使用可能であるが、パッケ
ージングの後にかなりのテスト時間が発生し、その期間
中にも特別テストモードが使用される。パッケージテス
トのためにこの専用テストイネーブル端子の技術を使用
するために、パッケージがこの機能のためのピン又はそ
の他の外部端子を有することが必要である。回路パッケ
ージが可及的に小型であり且つ可及的に接続が少ないも
のであるというシステム設計者の願望のために、テスト
モードエントリのために専用のピンを使用することは望
ましいことではない。更に、テストモードへエンタする
ための専用の端子がパッケージ化された形態で設けられ
る場合には、メモリのユーザは、テストモードがシステ
ムを使用中に不本意にエンタされることがないようにこ
の専用の端子へ適切な電圧が供給されることを確保する
ための注意をせねばならない。

【００１０】特別テストモードをイネーブルするための
別の技術は、通常動作期間中にその他の目的を有する１
つ又はそれ以上の端子において過電圧信号を使用するこ
とであり、このような過電圧はテストモードがイネーブ
ルされるべきであることを表わし、それは、例えば、米
国特許第４，６５４，８４９号及び第４，８６０，２５
９号（アドレス端子上で過電圧を使用）にも記載されて
いる。米国特許第４，８６０，２５９号は、更に、共通
アドレスストローブ端子における過電圧条件に及びそれ
に続いてこの端子上の電圧が低論理レベルへ降下するこ
とに応答して、ダイナミックＲＡＭにおいて特別テスト
モードをイネーブルさせる方法を記載している。前述し
たＭｃＡｄａｍｓ ｅｔ ａｌ．の文献は、過電圧条件
がクロックピン上に存在する間にアドレス入力上へのテ
スト番号のマルチプレクス動作を包含するテストモード
にエンタする方法を記載しており、その場合、アドレス
入力における該番号が幾つかの特別テストモードのうち
の１つを選択する。このような特別テストモードの過電
圧によるイネーブル構成は、その付加的な複雑性のため
に、テストモードをイネーブルさせるための専用の制御
端子を使用することと対比して、特別テストモードが不
本意にエンタされることがないことの付加的な安全性を
付加している。

【００１１】しかしながら、１つの端子において過電圧
信号を使用することは、その端子は、更に、通常動作期
間中にある機能を有するものであり、特別モードを不本
意にイネーブルさせる場合がある。このことは、メモリ
の「ホットソケット（ｈｏｔｓｏｃｋｅｔ）」挿入期間
中に発生する場合があり、それは、メモリ装置が既にパ
ワーアップされている位置内に据え付けられる場合であ
る。メモリ装置が物理的に電圧と接触した状態に配置さ
れる態様に依存して、電源端子がバイアスされる前に、
過電圧がテストモードをイネーブルさせる端子が特定の
電圧へバイアスされる可能性がある。このような端子の
ために従来使用されている過電圧検知回路は、該端子に
おける電圧を電源又はその他の基準電圧と比較する。し
かしながら、ホットソケット挿入の場合には、該端子に
おける電圧は実際の電源電圧よりも高いものではない
が、その端子が比較されるべき電源電圧を見る前に、該
端子がこの電圧を受ける場合には、尚且つ特別モードを
イネーブルさせる場合がある。従って、特別テストモー
ドが１つの端子における過電圧信号によってイネーブル
される場合であっても、ホットソケット条件が特別モー
ドを不本意にイネーブルさせる場合がある。

【００１２】更に注意すべきことであるが、電源電圧が
メモリ装置に到達する前に、過電圧がテストモードを選
択する端子へ電圧が供給されるようにシステム内の過渡
状態が発生する場合には、メモリ装置のパワーアップ期
間中に、同様なタイプの特別テストモードの不本意なイ
ネーブル動作が発生する場合がある。テストモードをデ
ィスエーブルさせるために同様のタイプの動作が必要と
される場合には、不本意なテストモードへのエントリは
特に危険である。例えば、ＭｃＡｄａｍｓ ｅｔ ａ
ｌ．文献に記載されているメモリは、テストモードから
通常動作モードへ復帰するために、特定のコードと共に
過電圧条件を必要とする。しかしながら、システムの観
点からは、メモリ装置に過電圧を印加することが可能で
ない場合がある（メモリ装置を不本意にテストモード状
態とさせたホットソケット又はパワーアップ条件以
外）。従って、このようなシステムにおいては、メモリ
装置がテストモードにある場合には、メモリの通常動作
が回復可能であるにはメモリをパワーダウンする以外方
法がない場合がある。

【００１３】

【発明が解決しようとする課題】従って、本発明の目的
とするところは、集積回路装置において特別モードをイ
ネーブルする改良した回路及び方法を提供することであ
る。本発明の別の目的とするところは、例えばホットソ
ケット挿入又はパワーアップ等により偶発的に特別モー
ドへエントリする可能性を減少させた回路及び方法を提
供することである。本発明の更に別の目的とするところ
は、比較的容易な態様でテストモードへ意図的にエント
リすることを可能とする回路及び方法を提供することで
ある。本発明の更に別の目的とするところは、多数の特
別テスト又は動作モードのうちの１つの選択をすること
を可能とする回路及び方法を提供することである。

【００１４】

【課題を解決するための手段】本発明は、例えばテスト
モード等のような特別動作モードをイネーブルさせるた
めに特定の端子の複数個の過電圧エクスカーション（振
れ）を必要とする回路を具備するメモリ装置内に組込む
ことが可能である。本発明回路は複数個のフリップフロ
ップを有しており、その各々は各過電圧エクスカーショ
ン即ち振れでクロック動作され、そのシリーズにおける
最後のものが内部テストイネーブル信号を発生する。該
フリップフロップは、イネーブル用信号が過電圧条件の
各々と共に該フリップフロップを介してリップル状に通
過するような態様で直列して接続されている。複数個の
テストモードが選択可能である場合には、複数個のシリ
ーズが設けられる。

【００１５】

【実施例】図１を参照すると、本発明の好適実施例を組
込んだ集積回路メモリ１のブロック図が示されている。
メモリ１は、例えば、２²⁰、即ち１，０４８，５７６個
の格納位置乃至はビットをもったスタティックランダム
アクセスメモリ（ＳＲＡＭ）等の集積回路メモリであ
る。本例におけるメモリ１は各々が８ビットのアドレス
可能な位置である２¹⁷即ち１２８ｋとして組織されたワ
イドワードメモリである。従って、例えば、読取り動作
においては、メモリ位置のうちの１つのアクセスにおい
て、８個のデータビットが８個の入力／出力端子ＤＱ０
乃至ＤＱ７において表われる。本例においては、メモリ
１は、１０２４個の列の１０２４個の行を有するアレイ
１０を有しており、各通常のメモリ動作において８個の
列がアクセスされる。

【００１６】この例のメモリ１においては、メモリアレ
イ１０は８個のサブアレイ１２₀ 乃至１２₇ に分割され
ており、該サブアレイの各々は１０２４個の行と１２８
個の列とを有している。活性動作期間中に消費される電
力を減少させる目的のために、この例においては、サブ
アレイ１２のうちの１つのみが各活性サイクル期間中に
付勢され、付勢されるべきサブアレイ１２の選択は所望
のメモリアドレス（即ち、列アドレスの３個のビット）
によって決定される。従って、以下に更に詳細に説明す
る如く、例えば読取り等のような通常のメモリ動作期間
中において、アクセスされるメモリ位置の全ての８個の
ビットは同一のサブアレイ１２内に位置されている。

【００１７】メモリ１は、独特のメモリアドレスを特定
するために必要とされる１７個のアドレスビットを受取
るために、１７個のアドレス端子Ａ０乃至Ａ１６を有し
ている。従来の態様においては、これらの１７個のアド
レス端子からの信号はアドレスバッファ１１によってバ
ッファされる。このようなバッファ動作の後に、アドレ
ス端子（Ａ７乃至Ａ１６）の１０個のものに対応する信
号は行デコーダ１４によって受取られ、バス１５を介し
て行デコーダ１４によって付勢されるべきアレイ１０内
の１０２４個の行のうちの１つを選択する。残りの７個
のアドレス端子（Ａ０乃至Ａ６）に対応する信号は入力
／出力回路及び列デコーダ１６によって受取られ、制御
ライン１７によってサブアレイ１２のうちの１つを選択
し、且つ列アドレス値に従ってその中の所望の列を選択
する。信号ラインはアドレスバッファ１１から行デコー
ダ１４へ及び入力／出力回路及び列デコーダ１６へアド
レス値を通信するために示されているが、多くの従来の
メモリでは、デコード動作を簡単化するために、各アド
レスビットの真値と補数値の両方を夫々のデコーダへ通
信するものであることに注意すべきである。

【００１８】上述した如く、電力消費を減少させるため
に、本実施例に基づくメモリ１は、３個の最大桁列アド
レスビットに従って選択されるサブアレイ１２のうちの
１つのみを付勢する。この実施例においては、サブアレ
イ１２内の付勢されたワードラインの印加を制御するた
めにサブアレイ１２間にリピータ（不図示）が設けられ
ている。このように、列アドレス（特に、３個の最大桁
ビット）がワードラインの印加を制御し、従って選択さ
れたサブアレイ１２におけるワードラインの部分のみが
メモリ動作サイクルを介して付勢される。列デコーダ１
６も、列アドレスの残りのビットの値に従って、選択さ
れたサブアレイ１２における２５６個の列のうちの８個
を選択する。本実施例においては、更に、アクティブな
電力消費を減少させる目的のために、所望のメモリビッ
トと関連する選択されたサブアレイ１２内のセンスアン
プ（不図示）のみが付勢される。次いで、列デコーダ１
６によってそのように選択されたセンスアンプは、局所
的データライン１８を介して入力／出力回路及び列デコ
ーダ１６と通信状態にあり、それを介して、アレイ１０
内の８個の選択されたメモリセルからのデータの読取り
又はそれへのデータの書込みは従来の態様で行なうこと
が可能である。

【００１９】勿論、メモリ１の多くのその他の構成を、
本明細書に説明する発明に関連して使用することが可能
である。このような構成の例としては、バイワン（ｂｙ
−ｏｎｅ）、即ち１によるメモリがあり、その場合、単
一のビットが通常動作において入力されるか又は出力さ
れる。更に、各サブアレイが入力／出力端子の１つと関
連しているワイドワード（Ｗｉｄｅ−ｗｏｒｄ）メモ
リ、及び通常動作期間中アレイ全体が付勢されるメモリ
を交互に使用することが可能である。上述した如く、勿
論、例えばダイナミックＲＡＭ、ＥＰＲＯＭ及び埋込み
型メモリ等のようなその他のメモリタイプはそれら自身
の構成を有しており、本発明から利点をうることが可能
である。

【００２０】更に注意すべきことであるが、回路の電気
的配置を示した本発明の実施例のブロック図は実際のメ
モリ１上の回路の物理的レイアウト及び配置に必ずしも
対応するものではない。メモリチップ上のサブアレイ１
２の物理的レイアウト及び配置は図１に示したものと対
応しない場合があることが意図されており、例えば、８
個のサブアレイ１２は、入力／出力回路及び列デコーダ
１６がサブアレイ１２のグループの間に物理的に位置さ
れるような態様で配置させることが可能であり、且つ同
様に、行デコーダ１４はサブアレイ１２のグループ間に
物理的に位置させることが可能である。このようなレイ
アウト最適化は特定のメモリ設計及び製造プロセスに対
して興味のある特定のパラメータに従って当業者によっ
て決定することが可能であることが意図されている。

【００２１】メモリ１の列デコーダ１６と入力／出力回
路との間でデータの通信を制御する回路が図１において
概略示されている。従来技術におけるようなメモリ１の
動作を制御するその他の制御回路をメモリ１内に設ける
ことも可能であり、簡単化のためにこのような回路は図
１においては示していない。本例においては８ビット幅
である出力データバス２０が読取り動作において入力／
出力回路及び列デコーダ１６によって駆動され、メモリ
位置のデータ状態はメモリアドレスに従ってアクセスさ
れる。出力データバス２０の各ラインは非反転出力バッ
ファ２２によって受取られ、該バッファはメモリ１の明
細に対応するレベル及び電流での正しいデータ状態で出
力端子ＤＱを駆動する。出力バッファ２２の各々は、Ａ
ＮＤゲート２６からのライン２４上の信号によってイネ
ーブルされる。従って、ライン２４上の信号は、出力デ
ータバス２０上の論理レベルが端子ＤＱに供給される
か、又は出力バッファ２２が高インピーダンス状態を端
子ＤＱへ供給するかを制御する。

【００２２】本実施例においては、ＡＮＤゲート２６は
４つの入力端を有している。ＡＮＤゲート２６の第一の
入力端は、ＡＮＤゲート２５及びＯＲゲート３３を介し
てチップイネーブル信号を受取る。ＡＮＤゲート２５
は、反転入力端において端子Ｅ１からの信号を受取り且
つ非反転入力端において端子Ｅ２からの信号を受取り、
ラインＣＥ上のＡＮＤゲート２５の出力は、端子Ｅ１が
低であり且つ端子Ｅ２が高であることに応答して、高論
理レベルにある。ラインＣＥ上のＡＮＤゲート２５の出
力はＯＲゲート３３の第一入力端へ供給され、該ＯＲゲ
ート３３は、以下に説明する如く、テストモードイネー
ブル回路２９からラインＴ上の信号を受取る。通常動作
期間中、ラインＴは低論理レベルにあり、従ってＯＲゲ
ート３３はＡＮＤゲート２５からのラインＣＥの状態に
直接的に応答する。従って、この実施例においては、Ｏ
Ｒゲート３３の出力はチップイネーブル信号に対応し且
つメモリ１の動作及び出力バッファ２２の動作をイネー
ブルさせる。勿論、従来公知の如く、チップイネーブル
信号は、従来技術における幾つかの回路にとって公知の
如く、複数個のイネーブル信号の別の論理的組合わせか
ら又は単一のチップイネーブル端子から発生させること
も可能である。

【００２３】図１に示した如く、本発明のこの実施例に
基づくメモリ１の例においては、ラインＣＥがＯＲゲー
ト１９の１つの入力端へ接続されており、該ゲートの出
力端は入力／出力回路及び列デコーダ１６へ接続されて
おりそのイネーブル動作及びディスエーブル動作を制御
する。その他の機能ブロックも、概略、同様の態様で、
ＯＲゲート１９を介してチップイネーブル端子Ｅ１及び
Ｅ２によって制御され、このような制御を実施する接続
状態は簡単化のために図１には示されていない。ＯＲゲ
ート１９の他の入力端はＡＮＤゲート２１の出力を受取
り、ＡＮＤゲート２１は、テストモードイネーブル回路
２９からのラインＴをその１つの入力端において受取
り、且つその他方の入力端においては端子ＯＥからの信
号を受取る。後に更に詳細に説明する如く、この構成
は、メモリ１がテストモードにある場合に、出力イネー
ブル端子ＯＥがチップイネーブル機能を与えることを可
能としている。

【００２４】ＡＮＤゲート２６によって受取られる第二
の入力は端子Ｗ において受取られる書込みイネーブル
信号である。従って、ＡＮＤゲート２５が、書込みイネ
ーブル端子Ｗ が読取り動作を表わす高論理レベルにあ
ることと結合されてメモリ１の選択を表わす場合には、
ＡＮＤゲート２６は出力バッファ２２をイネーブルさせ
ることが可能である。逆に、書込みイネーブル端子Ｗ
が低論理レベルにあることによって表わされる書込み動
作期間中においては、ＡＮＤゲート２６は、必ず低論理
レベルを有しており、且つ、従って、出力バッファ２２
をそれらの出力端において高インピーダンス状態とさせ
る。ＡＮＤゲート２６によって受取られる第三の入力
は、出力端子をイネーブルさせ且つディスエーブルをさ
せるために従来公知の如く、端子ＯＥからの出力イネー
ブル信号であり、出力イネーブル信号を使用すること
は、複数個のメモリ１がそれらの出力端子をワイヤード
ＯＲの態様で共通接続されている場合に、特に有用であ
る。

【００２５】この実施例において、ＡＮＤゲート２６に
より受取られる第四の入力は、パラレルテスト回路２８
によって発生され、該回路は、メモリ１が特別テストモ
ードとされた場合に、複数個のデータワードの比較を行
なう。パラレルテスト回路２８は、ライン３０上におい
て、入力／出力回路及び列デコーダ１６からの複数個の
８ビットデータワードを受取り、これらのデータワード
の各々は列アドレスの一部に従ってサブアレイ１２の１
つから読取られたデータに対応している。パラレルテス
ト回路２８は、これらの複数個のデータワードの比較を
行ない、且つその比較が成功したか否かに対応してライ
ン３２上に信号を発生する。

【００２６】パラレルテスト用の特別テストモードがそ
れに接続されているラインＴ上の高論理レベルによって
イネーブルされると、パラレルテスト回路２８は、ライ
ン３０上でそれに供給された複数個のデータワードの比
較を行ない、且つその比較が成功したか否かに対応して
ライン３２上に信号を発生する。この実施例において
は、複数個のデータワードの全てが同一のデータを供給
する場合に、テストモードにあるパラレルテスト回路２
８によってライン３２は高論理レベルへ駆動され、且つ
エラーが存在する場合、即ち比較された複数個のデータ
ワードが同一のデータを供給するものではない場合に
は、ライン３２はテストモードにおいて、低論理レベル
へ駆動される。出力バッファ２２が通常動作期間中に動
作可能であるためには、パラレルテスト回路２８は通常
動作期間中、即ちパラレルテスト回路２８がイネーブル
されない場合に、高論理レベルを供給する。

【００２７】更に、より詳細に以下に説明する如く、特
別テストモード期間中、ラインＴは、テストモードイネ
ーブル回路２９によって高論理レベルへ駆動される。こ
のことは、ＯＲゲート３３の出力を高レベルへ移行さ
せ、端子Ｅ１が低で且つ端子Ｅ２が高であるチップイネ
ーブル条件の不存在において出力バッファ２２のイネー
ブル動作を可能とし、以下に説明する如く、このメモリ
１の実施例においては、チップイネーブル条件は特別テ
ストモードのディスエーブル動作を発生させる。従っ
て、特別テストモードがイネーブルされると、出力イネ
ーブル端子ＯＥは、実際上、メモリ１に対しチップイネ
ーブル機能を供給する。

【００２８】図１から明らかな如く、メモリ１は共通の
入力／出力メモリであり、且つそうであるから、端子Ｄ
Ｑの両方は出力データを供給すると共に入力データを受
取る。従って、端子ＤＱは入力バッファ３４へ接続され
ており、該バッファは、書込み動作期間中、入力データ
を入力データ制御回路３６へ供給し、該入力データ制御
回路は、入力データバス３８を介して入力データを、入
力／出力制御回路及び列デコーダ１６を介して選択され
たメモリセルへ供給する。入力バッファ３４は上に説明
した出力バッファ２２と同様の態様で制御され、ライン
４０上のイネーブル用信号はＡＮＤゲート４２によって
発生され、該ＡＮＤゲートは端子ＣＥからのチップイネ
ーブル信号と端子Ｗ （インバータ４４によって反転さ
れている）からの書込みイネーブル信号との論理ＡＮＤ
処理を実行する。パラレルテストモードにおいては、入
力データは、複数個のメモリ位置をイネーブルさせ且つ
同時的にそれらに対し同一のデータを書込むことによ
り、従来の態様で入力／出力回路及び列デコーダ１６に
よってメモリ１０内の複数個のメモリ位置へ書込むこと
が可能である。

【００２９】テストモードイネーブル回路２９は、幾つ
かの特別テストモードのうちの１つをイネーブルさせる
ためにメモリ１内に設けられている。説明の便宜上、パ
ラレル読取り及び書込み動作に対応する特別テストモー
ドを図１におけるパラレルテスト回路２８によって示し
てある。例えば上に掲載したＭｃＡｄａｍｓ ｅｔａ
ｌ．の文献に記載されるようなその他の特別テストモー
ドも、テストモードイネーブル回路２９によって、それ
に供給される入力に応答して、イネーブルさせることが
可能である。

【００３０】テストモードイネーブル回路２９は、アド
レス端子Ａ１及びＡ３から信号を受取り、且つラインＴ
ＲＳＴ上をインバータ２７を介してＡＮＤゲート２５か
らの信号を受取る。以下に更に詳細に説明する如く、端
子Ａ１が特定の論理状態にある状態で端子Ａ３における
過電圧条件のシーケンスに応答し、且つＡＮＤゲート２
５がメモリ１がイネーブルされていないことを表わして
いる限り、テストモードイネーブル回路２９はラインＴ
上に高論理レベルを発生し、本実施例においてはパラレ
ルテスト回路２８に対して、且つ特定のテストモードに
よってイネーブルさせることの可能なメモリ１内の同様
のその他の回路に対して、特別テストモードの動作がエ
ンタされるべきであることを表わす。

【００３１】テストモードイネーブル回路 図２を参照して、テストモードイネーブル回路２９の構
成について詳細に説明する。本発明のこの実施例によれ
ば、端子Ａ３における過電圧条件の時において端子Ａ１
における論理状態に依存して、２つの別々の且つ相互に
排他的な特別テストモードをイネーブルさせることが可
能である。注意すべきことであるが、テストモードイネ
ーブル回路２９がアドレスバッファ１１の前に端子Ａ３
において論理状態を受取る場合に、端子Ａ３からのバッ
ファした値を交互にテストモードイネーブル回路２９へ
供給することが可能である。上述した如く、テストモー
ドイネーブル回路２９はラインＡ１，Ａ３及びＴＲＳＴ
上の信号を入力として受取る。テストモードイネーブル
回路２９は、上述した如く、ラインＴ上の信号をパラレ
ルテスト回路２８へ供給して、パラレルテストモードが
イネーブルされるか否かを表わす。更に、テストモード
イネーブル回路２９は、所望により、メモリ１内の第二
の特別テストをイネーブルさせるために、ラインＴ２上
に別の出力を与える。ラインＴ２はこのような付加的な
テストを実施するために必要なメモリ１内のこのような
その他の回路へ接続されており、このようなその他の特
別テストは、本実施例においては、ラインＴ上の信号に
よって表わされるパラレルテスト機能と相互に排他的な
ものである。図２においては単に２つの相互に排他的な
特別テストモードが示されているに過ぎないが、このよ
うな付加的な特別テストモードの選択のためのアドレス
入力等のような付加的な入力を使用することを包含し
て、テストモードイネーブル回路２９内に設けられる論
理の簡単な拡張によってより多くの特別テスト機能をイ
ネーブルさせることが可能であることも勿論意図されて
いる。このような拡張は、本願明細書を参照し当業者に
とって自明なものである。更に、注意すべきことである
が、テストモードイネーブル回路２９によってイネーブ
ルされる特別テストモードは、互いに排他的なものであ
る必要はない。なぜならば、ある機能は互いに共同的に
動作することが可能だからである（例えば、特定の特別
読取り機能は、パラレルテストモードと共にイネーブル
させることが可能であり、そのパラレルテストは別個に
選択可能な特別読取り機能を有するものではない）。

【００３２】テストモードイネーブル回路２９は評価論
理３０を有しており、該評価論理は、図２においてＡ１
として示したライン上でアドレス端子Ａ１からの信号を
受取る。評価論理３０は、更に、１つの入力として、チ
ップイネーブル回路（即ち、インバータ２７を介してＡ
ＮＤゲート２５）からのラインＴＲＳＴを受取り、従っ
て、更に詳細に以下に説明する如く、チップイネーブル
入力Ｅ１及びＥ２によるメモリ１の選択によって、特別
テストモードがディスエーブルされ且つ通常動作モード
がエンタされる。更に、本発明のこの実施例によれば、
評価論理３０は、過電圧検知器３２によって発生される
ラインＣＫＢＨＶ上の入力を受取る。過電圧検知器３２
は、対応するアドレス端子からラインＡ３を受取り、そ
こに印加される電圧が過電圧状態にあるか否かを決定す
る。

【００３３】更に、テストモードイネーブル回路２９内
にはパワーオンリセット回路４０が設けられており、そ
れは、電源Ｖ_ccがパワーアップされた後の所定の時刻に
おいてラインＰＯＲ上をイネーブル信号を評価論理３０
（更に、メモリ１内のその他の回路）へ供給する。以下
に更に詳細に説明する如く、パワーオンリセット回路４
０は、評価論理３０を介して、メモリ１のパワーアップ
期間中にテストモードへのエントリをロックアウトす
る。

【００３４】テストモードイネーブル回路２９は、更
に、互いに直列接続されているＤ型フリップフロップ９
０及び９２を有しており、それらのクロック及びリセッ
ト入力は評価論理によって制御される。上述した如く、
本発明のこの実施例においては２つの特別テストモード
が選択可能であり、テストモードイネーブル回路２９
は、従って、２対のフリップフロップ９０及び９２を有
しており、各対はドライバ１１０を介して特定の特別テ
ストモードの選択をイネーブルさせる。以下に更に詳細
に説明する如く、テストモードイネーブル回路２９にお
いて特別テストモードの各々に対し一連の複数個のフリ
ップフロップ９０，９２を設けることは、単一のこのよ
うな信号又は過電圧の振れのみを必要とするのではな
く、イネーブルされるべき特別テストモードに対し順番
に供給されねばならない。特別テストモードをイネーブ
ルさせるための２つ又はそれ以上のこのような信号のシ
ーケンスに対する条件は、ノイズ、パワー損失及び回
復、ホットソケット挿入又は同様の事象に起因して、こ
のようなモードに不本意にエンタすることがない高い程
度の安全性を与えている。

【００３５】過電圧検知 次に、図３を参照すると、過電圧検知器３２の構成及び
動作が詳細に示されている。本明細書から明らかな如
く、過電圧条件を表わすためにどのラインＣＫＢＨＶが
高論理レベルへ移行するかということに応答して、過電
圧検知器３２によって検知される過電圧条件は、端子Ａ
３へ印加される電圧が接地、即ちＶ_ss以下のある値であ
るという条件である。注意すべきことであるが、正の過
電圧条件（即ち、端子Ａ３における電圧がメモリ１への
正の供給電圧、即ちＶ_ccよりも大きなある値を超えるこ
と）は、適宜の設計変更を行なうことにより、過電圧検
知器３２によって検知することが可能である。

【００３６】対応するアドレス端子からのラインＡ３
は、Ｐチャンネルトランジスタ３４₀のドレインへ接続
されている。この実施例によれば、Ｐチャンネルトラン
ジスタ３４₀ 乃至３４₄ はダイオード形態で接続されて
おり（即ち、ゲートがドレインへ接続されている）且つ
ダイオード遅延を確立するために互いに直列的に接続さ
れたＰチャンネルトランジスタである。この過電圧検知
器３２の実施例においては５個のトランジスタ３４が使
用されているが、そのように使用されるトランジスタ３
４の数は、過電圧検知器３２が過電圧信号を発生すべき
トリップ電圧に依存する。使用されるトランジスタ３４
の数及びそれらのスレッシュホールド電圧は、勿論、こ
の値を決定する。

【００３７】ノードＮ１において、ダイオード遅延にお
けるトランジスタ３４のうちの最も上のものであるトラ
ンジスタ３４₄ のソースは、Ｐチャンネルプルアットラ
ンジスタ３６のドレインへ接続されている。トランジス
タ３６のソースはＶ_ccへ接続されており、且つそのゲー
トはＶ_ssへ接続されている。トランジスタ３６は、幅対
長さ比（Ｗ／Ｌ）において、トランジスタ３４と比較し
てより小型のトランジスタである。例えば、本実施例に
おけるトランジスタ３６のＷ／Ｌは１／２５０のオーダ
であり、一方トランジスタ３４のＷ／Ｌは２のオーダで
ある。従って、トランジスタ３６が導通状態にある場
合、それらは、トランジスタ３６が導通状態に留まる場
合であっても、ノードＮ１をプルダウンさせることが可
能である。この実施例においては、ノードＮ１は更にＰ
チャンネルトランジスタ３８のドレインへ接続されてお
り、該トランジスタのソースはＶ_ccへ接続され且つその
ゲートは評価論理３０（図２参照）からのラインＲＳＴ
上の信号によって制御される。トランジスタ３８はト
ランジスタ３４及び３６と比較して相対的に大型のトラ
ンジスタであり、Ｗ／Ｌは８の程度であり、従って、そ
れが導通状態にある場合には、ノードＮ１は、トランジ
スタ３４が導通状態にある場合であっても、それを介し
てＶ_ccへプルさせることが可能である。従って、トラン
ジスタ３８は、ラインＡ３上の電圧が過電圧条件にある
場合であっても、ラインＲＳＴ 上の低論理レベルに応
答して、過電圧検知器３２の状態をリセットさせること
が可能である。

【００３８】ノードＮ１は従来の反転用シュミットトリ
ガ回路４０の入力端へ接続されている。このような回路
にとって公知の如く、シュミットトリガ４０は、その伝
達特性におけるヒステリシスと共に論理反転を実行す
る。このようなヒステリシスは、Ｎチャンネルトランジ
スタ４２_n 及びＰチャンネルトランジスタ４２_p によっ
て与えられるものであり、過電圧検知器３２に対して安
定性を与え、従ってトリップ電圧の周りのラインＡ３の
電圧における小さな変動は過電圧検知器３２の出力を高
論理レベルと低電位レベルとの間で振動させることはな
い。

【００３９】シュミットトリガ４０の出力端は、反転用
バッファを介して、交差結合型インバータ４６及び４８
を構成するラッチの入力端へ接続されている。インバー
タ４６の入力端はインバータ４４の出力を受取り、且つ
インバータ４６の出力は過電圧検知器３２の出力である
ラインＣＫＢＨＶを駆動する。インバータ４８は、その
入力端をインバータ４６の出力端へ接続しており、且つ
その出力端をインバータ４６の入力端へ接続している。
この実施例においては、インバータ４６及び４８の両方
は従来のＣＭＯＳインバータであって、インバータ４８
におけるトランジスタのＷ／Ｌは、好適には、インバー
タ４６のもの（即ち、Ｗ／Ｌが２．０の程度）よりもか
なり小さなものである（例えば、Ｗ／Ｌが０．５の程
度）。このような構成は、ラインＣＫＢＨＶの状態がラ
ッチされたままとすることを可能とし、更に、インバー
タ４４（そのトランジスタのＷ／Ｌは１．０の程度）が
比較的容易に該ラッチの状態を上書きすることも可能と
する。インバータ４６及び４８のラッチが存在すること
は、更に、過電圧検知器３２に対して付加的な安定性を
与えており、従ってラインＣＫＢＨＶ上の出力における
振動は、トリップ電圧の周りのラインＡ３の電圧の小さ
な変動から発生される可能性は低い。

【００４０】動作について説明すると、過電圧検知器３
２の通常の条件（即ち、端子Ａ３における電圧がその公
称範囲内のものである）は、トランジスタ３６により、
ノードＮ１をＶ_ccへプルアップさせる。このことは、シ
ュミットトリガ４０をしてその出力端において低論理レ
ベルを有するものとさせ、そのことは、インバータ４４
及び４６の動作により、ラインＣＫＢＨＶ上に低論理レ
ベルを与える。インバータ４８は、インバータ４６と共
に、この低論理レベルをラインＣＫＢＨＶ上にラッチす
る。この条件は、後に説明する如く、テストモードイネ
ーブル回路２９を介して、通常動作モードが選択されて
いることをメモリ１の残部に対して表示する。

【００４１】特別テストモードのイネーブル動作は、ノ
ードＮ１を低へプルさせるためにＶ_ccの電圧よりも充分
に低い電圧を端子Ａ３において供給することによって実
施される。端子Ａ３がプルされねばならないトリップ電
圧レベルは、トランジスタ３４のダイオードが全て順方
向バイアスされる電圧を決定することによって計算され
る。ノードＮ１がトランジスタ３６によってＶ_ccへプル
されると、トランジスタ３４（この場合には、５個の
数）は、端子Ａ３における電圧が電圧Ｖ_tripにあるか又
はそれより低い場合に、導通状態にある。

【００４２】Ｖ_trip＝Ｖ_cc−５（Ｖ_tp） 尚、Ｖ_tpはＰチャンネルトランジスタ３４のスレッシュ
ホールド電圧である。例えば、Ｖ_tpが２．４Ｖのオーダ
である場合、Ｖ_tripは公称的なＶ_ccの値が５．０Ｖであ
る場合に、−７．０Ｖのオーダの値を有している。

【００４３】端子Ａ３における電圧がＶ_tripにあるか又
はそれより低い場合、ノードＮ１は、端子Ａ３の電圧へ
向かって、低へプルされる。このことは、シュミットト
リガ４０をしてその出力端において高論理レベルを供給
させ、それは、次いで、インバータ４４によって反転さ
れる。前述した如く、インバータ４４はインバータ４８
と比較して充分に大きく、インバータ４６をして状態を
変化させ、ラインＣＫＢＨＶ上に高論理レベルを供給
し、テストモードイネーブル回路２９の残部に対して端
子Ａ３が過電圧条件にあることを表わす。

【００４４】過電圧検知器３２は、２つの方法の１つで
通常動作条件へリセットされる。最初に、端子Ａ３がＶ
_tripを超えた電圧へ復帰すると、トランジスタ３４は非
導通状態となり、トランジスタ３６がノードＮ１をＶ_cc
へ向けてプルアップすることを可能とする。ノードＮ１
がシュミットトリガ４０がスイッチする電圧に到達する
と、再度低論理レベルがラインＣＫＢＨＶ上に供給され
る。後に説明する如く、本発明の好適実施例に基づくメ
モリ１の動作は、特別テストモードにエンタするために
は、過電圧条件が少なくとも２回続いて発生されること
を必要とし、従って、これは、過電圧検知器３２がリセ
ットされる通常の態様である。

【００４５】過電圧検知器３２がリセットされる第二の
態様は、ラインＲＳＴ 上の低論理レベルに応答して、
トランジスタ３８の動作による場合である。以下に説明
する如く、ラインＲＳＴ は、種々のイベント（事象）
によってトリガされる、テストモードから通常動作モー
ドへの無条件のイグジット（抜け出し）に応答して、低
論理レベルへ駆動される。上に説明した如く、トランジ
スタ３８は、好適には、例えトランジスタ３４が導通状
態にある場合でも、それがノードＮ１を高へプルするこ
とが可能であるように充分に大型なものであり、従っ
て、シュミットトリガ４０及びインバータ４４，４６，
４８をして、再度ラインＣＫＢＨＶ上に低論理レベルを
供給するために必要な遷移を行なわせる。図２に示した
如く、ラインＣＫＢＨＶは評価論理３０によって受取ら
れる。

【００４６】パワーオンリセット 本発明のこの実施例によると、評価論理３０は、更に、
その入力端において、パワーオンリセット回路４０から
ラインＰＯＲ上の信号を受取る。パワーオンリセット回
路４０の機能は、メモリ１のパワーアップ時に、特別テ
ストモードへ誤ってエントリすることを防止することで
ある。従って、メモリ１がパワーアップされる時等の期
間中、パワーアップリセット回路４０は、ラインＰＯＲ
を介してそのことを評価論理３０へ表示し、且つ特別テ
ストモードへのどのようなエントリもディスエーブルさ
せる。メモリ１が充分にパワーアップされると、パワー
オンリセット回路４０は、ラインＰＯＲを介してそのこ
とを評価論理３０へ表示し、且つ端子Ａ３における過電
圧条件、及び特別テストモードへの所望のエントリのこ
のような付加的な又は代替的な表示がテストモードをイ
ネーブルさせることを許容する。

【００４７】図４を参照すると、本発明のこの実施例に
基づいたパワーオンリセット回路４０の好適な構成及び
動作が示されている。パワーオンリセット回路４０は電
力供給電圧Ｖ_cc及び接地基準電圧Ｖ_ssを受取る。Ｖ_cc及
びＶ_ssは、ＣＭＯＳラッチ４２内のトランジスタをバイ
アスする。ラッチ４２は交差結合型ＣＭＯＳインバータ
から構成された従来のラッチであり、且つＶ_ccとその中
の交差結合されたノードＣ１との間に接続されたコンデ
ンサ４４を有すると共に、Ｖ_ssと他方の交差結合された
ノードＣ２との間に接続されたコンデンサ４６を有して
いる。後に更に詳細に説明する如く、コンデンサ４４及
び４６は、メモリ１のパワーアップ時にラッチ４２をプ
リセットする。

【００４８】ラッチ４２は、交差結合されたノードＣ２
へ接続された一連のインバータ７２を介して、ラインＰ
ＯＲへその論理状態を通信する。この一連の接続された
インバータ７２の数（本実施例においては６個）は、ラ
ッチ４２のスイッチングとラインＰＯＲの遷移との間の
遅延時間を決定する。一連のインバータ７２内におい
て、コンデンサ５０の一方のプレートがインバータ７２
の入力端へ接続されており、該インバータは、ノードＣ
２から奇数番目のインバータであり（この場合は、ノー
ドＣ２から５番目のインバータ７２の入力端）、他方の
プレートはＶ_ccへ接続されている。更に、この一連のイ
ンバータ７２内において、コンデンサ７４がその一方の
側部が、複数個のインバータ７２の１つ、好適にはノー
ドＣ２から奇数番目のインバータであるインバータ７２
の入力端へ接続されており（この場合には、コンデンサ
７４はノードＣ２から３番目のインバータ７２の入力端
へ接続されている）、且つその他方のプレートはＶ_ccへ
接続されている。コンデンサ７４はパワーオンリセット
回路４０の動作を安定化すべく機能し、従って、それ
は、Ｖ_ccが該回路のトリップ点の周りでの小さな振れを
発生する場合に迅速に振動することはなく、コンデンサ
７４は、以下に更に詳細に説明する如く、インバータ７
２のチエーンの動作を遅滞化させる。

【００４９】パワーオンリセット回路４０は、更に、Ｖ
_ccとＶ_ssとの間でバイアスされる計時型スイッチ４８を
有している。Ｖ_ccがＰチャンネルトランジスタ５２のソ
ースへ接続されており、該トランジスタのゲートはコン
デンサ５０のプレートへ接続されており、該コンデンサ
は複数個のインバータ７２からなるチエーン内に接続さ
れている。トランジスタ５２のドレインはＮチャンネル
トランジスタ５４のドレインへ接続されており、該トラ
ンジスタ５４のゲートはＶ_ccへ接続されており且つその
ソースはＶ_ssによってバイアスされる。トランジスタ５
２は、好適には、トランジスタ５４よりも大型であり、
夫々のトランジスタのＷ／Ｌは１０及び４のオーダであ
る。トランジスタ５２及び５４のドレインはコンデンサ
５６の一方のプレートへ接続されており、該コンデンサ
の他方のプレートはＶ_ssへ接続されており、且つトラン
ジスタ５８のゲートへ接続されており、トランジスタ５
８のドレインはラッチ４２の交差結合されたノードＣ１
へ接続されており、且つ該トランジスタのソースはＶ_ss
に接続されている。以下に説明する動作の説明から明ら
かな如く、計時型スイッチ４８は、ラッチ４２をして、
Ｖ_ccのパワーアップの後、所定の周期でその状態を変化
させる。

【００５０】注意すべきことであるが、ラッチ４２、計
時型スイッチ４８及びインバータ７２からなるチエーン
を設けることは、パワーオンリセット回路においては、
従来公知なものである。図４に示したリセット回路６０
等のようなリセット回路を包含することのないこのよう
な従来のパワーオン回路は、電力損失の場合にパワーオ
ン回路の状態が迅速にリセットされない場合には、短期
間の電力損失の場合に不正確な動作を発生する場合があ
る。電源が失われ、次いでパワーオンリセット回路がそ
の適切な初期状態へ復帰する前に回復されると、パワー
オンリセット回路は、パワーオンが完全に発生したこと
の信号を本回路の残部へ直に供給し（即ち、電力損失時
に供給したものと同一の信号）、且つ完全なパワーアッ
プが発生する前に、本回路の通常動作をイネーブルさせ
る。このことは、本回路の残部がランダム、従って潜在
的に望ましくない状態で初期化することを可能とする。
このような不所望の状態の一例は特別テストモードであ
る。

【００５１】しかしながら、本発明のこの実施例によれ
ば、パワーオンリセット回路４０は、更に、リセット回
路６０を有しており、それは、電源Ｖ_ccがあるレベル以
下に降下すると、パワーオンリセット回路４０の状態が
完全に且つ迅速にリセットされることを確保する。リセ
ット回路６０は、Ｎチャンネルトランジスタ６２を有し
ており、そのソース対ドレイン経路は、ラッチ４２の交
差結合されたノードＣ２とＶ_ccとの間に接続されてお
り、そのゲートはコンデンサ６６の一方のプレートへ結
合されており、且つ該コンデンサの他方のプレートはＶ
_ssへ接続されている。トランジスタ６２のゲートは、更
に、トランジスタ６８及び７０のソースへ接続されてい
る。Ｎチャンネルトランジスタ６８及び７０の各々は、
それらのドレインをＶ_ccへ接続しており、トランジスタ
６８のゲートはトランジスタ６２のゲートへ接続されて
おり、且つトランジスタ７０のゲートはＶ_ccへ接続され
ている。リセット回路６０の動作に関して以下に説明す
る如く、トランジスタ６２が、トランジスタ６８のスレ
ッシュホールド電圧よりも低いスレッシュホールド電圧
を有するようにトランジスタ６２を構成することが望ま
しい。従来公知の如く、このことは、トランジスタ６２
及び６８に対する異なったスレッシュホールド調節イオ
ン注入によって行なうことが可能であり、又は、トラン
ジスタ６２のＷ／Ｌ比をトランジスタ６８のものよりも
著しく大きくさせることによって行なうことが可能であ
る。

【００５２】リセット回路６０を包含するパワーオンリ
セット回路４０の動作について、電力がＶｃｃへ印加さ
れていない状態から開始して、メモリ１がパワーアップ
される場合について説明する。Ｖｃｃがパワーされてい
ない条件からランプアップすると、コンデンサ４４及び
４６はラッチ４２をして、コンデンサ４４及び４６の作
用に起因して、ノードＣ１が高レベルであり且つノード
はノードＣ２が低レベルにある状態にセットさせる。交
差結合されたノードＣ２における低論理レベルは、６個
のインバータ７２を介して、ラインＰＯＲにおいて、低
論理レベルを供給する。このことは、メモリ１の残部に
対して、特に評価論理３０に対して、メモリ１が未だ充
分にパワーアップされていないことを表わす。以下に更
に詳細に説明する如く、このことは、メモリ１が特別テ
ストモードにエントリすることを防止する。この初期状
態において、リセット回路６０内のトランジスタ６２は
オフ状態を維持する。なぜならば、そのゲート（コンデ
ンサ６６における）はトランジスタ７０を介して未だに
チャージアップしていないからである。

【００５３】パワーアップが開始すると、ノードＣ２に
続く奇数番目のインバータ７２の入力端へも接続されて
いるコンデンサ５０のプレートへ接続されている計時型
スイッチ４８内のトランジスタ５２のゲートは低論理レ
ベルにある。なぜならば、ノードＣ２が低だからであ
る。従って、パワーアップ期間中に、Ｖ_ccがあるレベル
を超えて上昇する際に、トランジスタ５２はターンオン
され、トランジスタ５２がトランジスタ５４よりも著し
く大型であるために、トランジスタ５４がターンオンす
る場合に、トランジスタ５２及び５４のドレインにおけ
るノードはＶ_ccへ向かってプルされる。電源Ｖ_ccがパワ
ーアップされる場合にあるレベル、例えば３．３Ｖに到
達した後に、且つトランジスタ５８のゲートはトランジ
スタ５２のドレインに追従するので、トランジスタ５８
がターンオンし、ノードＣ１をＶ_ssへ向かって低状態へ
プルする。このことは、交差結合されたノードＣ１を低
論理レベルへプルし、且つラッチ４２をスイッチし、従
ってノードＣ２において高論理レベルが供給される。複
数個のインバータ７２からなるチエーンの中の５番目の
インバータ７２の入力端におけるコンデンサ５０のチャ
ージアップを包含してインバータ７２のチエーンを介し
てリップルが通り過ぎるのに必要な時間の後、ラインＰ
ＯＲは高論理レベルへ移行し、且つ評価論理３０を包含
するメモリ１の残部に対して、パワーアップが発生した
ことを表わす。Ｖ_ccがトリップレベルに到達する時刻と
ラインＰＯＲ上の高論理レベルの発生との間の好適な遅
延時間の一例は１０ナノ秒のオーダである。

【００５４】ノードＣ２における高論理レベルがインバ
ータ７２からなるチエーンを介してリップル動作により
通過すると、コンデンサ５０は、トランジスタ５２のゲ
ートが高電圧にあり、そのことがＰチャンネルトランジ
スタ５２をターンオフさせる状態に充電される。この時
において、ゲートがＶ_ccにあるトランジスタ５４の動作
に起因して、トランジスタ５８のゲートは低状態へプル
され、トランジスタ５８をターンオフさせる。このこと
は、ノードＣ１をラッチ４２の動作によって低論理レベ
ルに保持することを可能とするが、何等外部的な駆動電
圧がそれに対して印加されるものではない。その結果、
電源Ｖ_ccにおける電圧損失の場合、リセット回路６０
は、容易に、ラッチ４２をその前の状態にリセットさせ
ることが可能である。

【００５５】更に、パワーアップの後に、Ｎチャンネル
トランジスタ７０の動作に起因してトランジスタ６２の
ゲートは約Ｖ_cc−Ｖ_t70 にあり（尚、Ｖ_t70 はトランジ
スタ７０のスレッシュホールド電圧である）、そのこと
は、トランジスタ６２をターンオンさせる。このこと
は、ノードＣ２をトランジスタ６２を介してＶ_ccへ接続
させ、そのことは、更に、ノードＣ２を高状態に保持す
ることを助け、且つ、ラッチ４２の動作によって、ノー
ドＣ１を低状態に保持することを助ける。従って、ラッ
チ４２はＶ_ccがパワーアップされた状態を維持する限り
この状態に留まり、そのパワーアップされた状態はライ
ンＰＯＲ上の高論理レベルによって表わされる。

【００５６】電源Ｖ_ccの電圧がその公称動作レベルより
低いあるレベルに降下した場合であっても、パワーオン
リセット回路４０はリセット回路６０によってリセット
される。Ｖ_ccが０Ｖへ向けて降下すると、トランジスタ
６２のゲートは、Ｖ_ccの電圧より高い約Ｖ_t68 に留まり
ながらＶ_ccに追従する。この電圧は、コンデンサ６６が
前にＶ_cc−Ｖ_t70 へ充電されており且つトランジスタ６
８が順方向バイアスされたダイオードとして作用するこ
とに起因して、電源Ｖ_ccが０Ｖに到達すると、トランジ
スタ６２のゲートにおいて留まる。前述した如く、トラ
ンジスタ６２のスレッシュホールド電圧はトランジスタ
６８のスレッシュホールド電圧よりも低いので、電源Ｖ
_ccが０Ｖに到達する場合に、トランジスタ６２はオン状
態である。このことはラッチ４２の交差結合したノード
Ｃ２を、低論理レベル（０Ｖ）にあるＶ_ccへ放電させ
る。

【００５７】注意すべきことであるが、Ｐチャンネルト
ランジスタではなくＮチャンネルトランジスタ７０を使
用することは、図４の回路の殆どのＣＭＯＳへの具体化
にとって重要なものである。ＣＭＯＳにおいて公知の如
く、Ｐチャンネルトランジスタが形成されるＮウエル領
域は、一般的に、Ｖ_ccへバイアスされて、該Ｐチャンネ
ルトランジスタのソース対ウエル接合が順方向バイアス
されることがないことを確保する。このようなＰチャン
ネルトランジスタがトランジスタ７０の代わりに使用さ
れる場合には（勿論、そのゲートはトランジスタ６２の
ゲートへ接続して同一の機能を行なわせる）、電源Ｖ_cc
が接地へ降下すると、トランジスタ６２のゲーは、Ｖ
_t68 ではなく、順方向バイアスされたＰＮ接合電圧降下
（０．７Ｖの程度）へクランプされる。トランジスタ６
２のスレッシュホールド電圧がこの電圧降下よりも一層
高い場合には、トランジスタ６２は導通状態にはなく、
且つリセット回路６０はラッチ４２内のノードＣ２を迅
速に放電するべく動作可能なものではない。従って、Ｎ
チャンネルトランジスタ７０を使用することが望まし
く、それは、Ｖ_ccが降下すると、トランジスタ６２のゲ
ートへ逆バイアスされたダイオードを提供し、トランジ
スタ６２のゲートがＶ_t68 の電圧へ降下することを許容
する。

【００５８】Ｖ_ccが降下する場合のこのノードＣ２の接
地への放電は、Ｖ_cc上の電圧の喪失が短いものであった
としても、パワーオンリセット回路４０が適切に動作す
ることを確保する。パワーオンリセット回路４０の適切
な動作は、パワーアップの後ある時間長さに亘りライン
ＰＯＲ上に低論理レベルが発生することであり、即ち、
Ｖ_ccがある時間の間あるレベルより高い状態にあり、そ
の時間において、ラインＰＯＲが高状態へ復帰する。こ
のような動作は、図４の回路の場合、ラッチ４２は、パ
ワーアップによって、ノードＣ１が高状態であり且つノ
ードＣ２が低状態である状態へセットせねばならないこ
とを必要とし、計時型スイッチ４８はラッチ４２のスイ
ッチング及びその後のラインＰＯＲ上での高論理信号の
発生を行なわせる。短期間の電力喪失でその後に適切な
パワーオンリセット手順（特別テストモードのロックア
ウトを包含する）が所望される場合、リセット回路６０
は、トランジスタ６２を介してノードＣ２（及びコンデ
ンサ４６）を放電することによりラッチ４２のリセット
動作を確保する。リセット回路６０によって与えられる
この放電経路がない場合には、コンデンサ４６はリーク
により充分に放電することは不可能であり、従ってそれ
は、電源Ｖ_ccにおける短期間の電圧喪失の後のパワーア
ップにより再度ノードＣ２を低状態にセットする。

【００５９】更に注意すべきことであるが、コンデンサ
６６は、更に、パワーアップが開始する場合にトランジ
スタ６２がターンオンする速度を遅滞化させる。このこ
とは、ラッチ４２をしてパワーアップ時に状態を変化さ
せるのは、トランジスタ６２を介してのノードＣ２の時
期尚早な充電動作ではなく、計時型スイッチ４８の動作
であることを確保する。従って、コンデンサ６６によっ
て、リセット回路６０は、パワーアップシーケンス期間
中に、パワーオンリセット回路４０の動作を乱すことは
ない。

【００６０】図４ａ及び４ｂを参照すると、リセット回
路６０の代わりにパワーオンリセット回路４０内に設け
ることの可能な別のリセット回路６０ａ及び６０ｂの構
成及び動作を詳細に説明する。図４ａは、ソース対ドレ
イン経路をラッチ４２の交差結合したノードＣ２とＶ_cc
との間に接続しており且つ図４のリセット回路６０にお
ける如く、ゲートがトランジスタ６８のソースへ接続さ
れているトランジスタ６２を有する第一の代替的なリセ
ット回路６０ａを示している。図４のリセット回路６０
と異なり、リセット回路６０ａは、トランジスタ６２の
ゲートとＶ_ssとの間に接続されているコンデンサ６６を
有するものではない。図４の場合における如く、トラン
ジスタ６８は、ダイオード形態に形成されており、その
ソース対ドレイン経路はＶ_ccとトランジスタ６２のゲー
トとの間に接続されており、且つそのゲートはトランジ
スタ６２のゲートへ接続されている。Ｎチャンネルトラ
ンジスタ７０及び７１はダイオード形態で構成されてお
り、且つトランジスタ６２のゲートと相対的にＶ_cc正で
順方向バイアスされるような方向に配向されて、Ｖ_ccと
トランジスタ６２のゲートとの間に直列接続されてい
る。

【００６１】図４ａのリセット回路６０ａは、Ｖ_ccとト
ランジスタ６２のゲートとの間の直列トランジスタ７０
及び７１に起因して、電源Ｖ_ccのパワーアップ期間中ト
ランジスタ６２のゲートの充電動作を遅延させ且つクラ
ンプし、従ってトランジスタ６２は、ラッチ４２（図４
に示してある）がスイッチされる後までターンオンする
ことはない。付加的なトランジスタを、トランジスタ７
０と７１とに直列的に設けることが可能であり、所望に
より、トランジスタ６２のターンオンを更に遅延させる
ことが可能である。しかしながら、電源Ｖ_ccが降下する
場合にトランジスタ６２がノードＣ２を放電することが
可能であるためには、Ｖ_ccとトランジスタ６２のゲート
との間における直列的なトランジスタの数は、トランジ
スタ６２のゲートにおける電圧がそのスレッシュホール
ド電圧よりも低い電圧においてクランプされるような大
きなものとすることは不可能である。このような場合に
は、トランジスタ６２はパワーアップ期間中にターンオ
ンすることはなく、又パワーダウン期間中にオンするこ
ともなく、リセット回路６０の動作を排除する。注意す
べきことであるが、クランプ電圧に影響を与えることな
しに、パワーアップ期間中にトランジスタ６２のゲート
の充電における遅延を更に助けるために、図４ａの直列
接続における複数個のトランジスタ７０，７１と結合し
て、図４におけるコンデンサ６６と同様の態様で、トラ
ンジスタ６２のゲートへコンデンサを接続させることが
可能である。

【００６２】図４ｂを参照すると、本発明の別の実施例
に基づくリセット回路６０ｂが示されており、リセット
回路６０の代わりに図４のパワーオンリセット回路４０
において使用するものである。リセット回路６０ｂは、
図４のリセット回路と同様に構成されており、トランジ
スタ６２のソース対ドレイン経路はラッチ４２の交差結
合されたノードＣ２とＶｃｃとの間に接続されている。
トランジスタ６２のゲートはＮチャンネルトランジスタ
７０へ接続されており、且つコンデンサ６６の一方のプ
レートへ接続されている。図４における如く、トランジ
スタ７０は、Ｖｃｃとトランジスタ６２のゲートとの間
においてダイオード形態で接続されており、トランジス
タ７０のゲートはＶｃｃへ接続されている。リセット回
路６０ｂは、更に、Ｎチャンネルトランジスタ６８及び
７３を有しており、それらのトランジスタのソース対ド
レイン経路はＶｃｃとトランジスタ６２のゲートとの間
に直列接続されており、且つ該トランジスタの各々はそ
れらのゲートをトランジスタ６２のゲートへ接続してい
る。注意すべきことであるが、トランジスタ６８及び７
３は、それらのスレッシュホールド電圧がトランジスタ
６２のスレッシュホールド電圧と同一であるように製造
することが可能である。

【００６３】図４に関して上述した如く、リセット回路
６０（及び６０ａ及び６０ｂ）が適切に動作するために
は、トランジスタ６２が、電源Ｖ_ccがパワーダウンし０
Ｖとなる場合であっても、オンせねばならない。リセッ
ト回路６０において、このことは、トランジスタ６２及
び６８のスレッシュホールド電圧が異なり、トランジス
タ６２のスレッシュホールド電圧がトランジスタ６８の
スレッシュホールド電圧よりも低いようにこれらのトラ
ンジスタを製造することによって達成される。しかしな
がら、このような製造上の要件は、メモリ１を製造する
ために使用される製造プロセスと適合性がない場合があ
る。更に、集積回路の製造プロセスにおける多数の変数
はスレッシュホールド電圧に顕著な影響を有するもので
あることが知られている。代替的なリセット回路６０ｂ
は、直列したトランジスタ６８及び７３を使用するため
に、リセット回路６０よりも潜在的にプロセスの感度が
低下されている回路を提供している。

【００６４】パワーアップにおいて、リセット回路６０
ｂは、図４のリセット回路６０と同様に動作する。しか
しながら、電源Ｖ_ccがパワーダウンすると、トランジス
タ６２のゲートが降下する電圧はトランジスタ６８及び
７３によって保持され且つＶ_cc＋Ｖ_t68 ＋Ｖ_ds73であ
り、尚Ｖ_ds73はトランジスタ７３のソース対ドレイン経
路の直列電圧降下である。従って、トランジスタ７０が
パワーダウンにおいて逆バイアスされると、トランジス
タ６２及び６８のスレッシュホールド電圧が等しい場合
（即ち、Ｖ_t62 ＝Ｖ_t68 ）、トランジスタ６２のゲート
における電圧はそのスレッシュホールド電圧を超えてＶ
_ccよりも一層高い（即ち、トランジスタ６２のソー
ス）。従って、トランジスタ６２はノードＣ２をパワー
ダウンしたＶ_ccへ放電させるべく作用し、ラッチ４２を
リセットする。

【００６５】電源Ｖ_ccがパワーアップされた場合に、ト
ランジスタ６２のゲートにおける電圧を制御する目的の
ためには、ダイオード形態ではなくトランジスタ７３の
ゲートをトランジスタ７２のゲートへ接続することがリ
セット回路６０ｂにおいて望ましい。電圧Ｖ_ds73は、ト
ランジスタ７３のスレッシュホールド電圧よりも大きさ
が小さく、従って、トランジスタ６２のゲートにおける
電圧は交差結合したノードＣ２を放電するのに必要なも
のよりもより高いものではない。このことは有益であ
る。なぜならば、パワーアップする場合に、電源Ｖ_ccの
電圧はトランジスタ６８，７０，７３を介して、トラン
ジスタ６２のゲートへ容量的に結合し、且つその時にト
ランジスタ６２のゲートに存在する電圧と加算されるか
らである。上述した如く、トランジスタ６２は計時的ス
イッチ４８の動作の前にターンオンされないことが望ま
しい。なぜならば、このことは、ラッチ４２をしてＶ_cc
の完全なパワーアップの前にスイッチさせることがある
からである。このようなトランジスタ６２を介しての時
期尚早な導通の可能性は、電源Ｖ_ccのパワーアップ時に
おけるそのゲートにおける電圧がより高いと増加する。
従って、リセット回路６０ｂはパワーダウン期間中に導
通状態とするのに充分な高さにトランジスタ６２のゲー
トにおける電圧を維持し、且つ異常に高くならないよう
にし、このような不所望な導通が発生する可能性を減少
させている。

【００６６】代替的なリセット回路６０ｂにおいては、
プロセス感度の減少は、回路動作の差別的スレッシュホ
ールド電圧に対する依存性を減少することによって得ら
れている。トランジスタ６２及び６８は同一の寸法で且
つ実質的に集積回路内の同一の位置に製造することが可
能であり、従って、プロセスにおける変動はトランジス
タ６２及び６８に対して同一な影響を与える傾向とな
る。直列トランジスタ７３を挿入することにより、トラ
ンジスタ６２はラッチがリセットされるのに充分長い間
パワーダウン条件においてオン状態に留まる。

【００６７】勿論、図４のリセット回路６０と相対的
に、図４ａ及び４ｂのリセット回路６０ａ及び６０ｂの
別の実施例は、１つ又はそれ以上の付加的なトランジス
タを必要とする。当業者は、これらの変形例のうちの１
つを選択するか、又は、製造プロセス変動、回路条件、
及び設計中の特定の回路のその他の同様な要因に基づい
て自明なその他の代替案から選択することが可能であ
る。

【００６８】更に注意すべきことであるが、リセット回
路６０，６０ａ及び６０ｂは、それらの動作が特に有用
であり且つ有益的なパワーオンリセット回路４０をリセ
ット動作することに関連して説明したが、それらの回路
は、メモリ１内のその他の回路において使用することも
可能であり、又メモリ機能を有するか否かに拘らず、そ
の他の集積回路において使用することも可能である。例
えば、このような回路においては、パワーアップリセッ
ト回路に依存することなしに、電源のパワーダウンによ
って迅速に放電することが所望される特定のノードがこ
のような回路内に存在する場合がある。リセット回路６
０，６０ａ，６０ｂは、上の説明において放電される交
差結合したノードＣ２の代わりにこのようなノードへ接
続することにより、このようなノードを放電するために
使用することが可能である。

【００６９】評価論理 図５を参照して、評価論理３０の構成及び動作について
詳細に説明する。上述した如く、ラインＰＯＲ及びＴＲ
ＳＴは評価論理３０への入力であり、この実施例におい
ては、ラインＰＯＲ及びＴＲＳＴはＮＡＮＤゲート７８
の２つの入力端へ接続されており、該ゲート７８は、イ
ンバータ７９を介して、ラインＲＳＴを駆動する。ライ
ンＰＯＲは、図４に関して上に説明した如く、所定期間
の間メモリ１が安全にパワーアップされた後に高レベル
にあり、且つ電源Ｖｃｃが喪失されるか又はたった今パ
ワーアップされたような場合には低論理レベルにある。
図１に関して上に説明した如く、メモリ１がチップイネ
ーブル入力Ｅ１及びＥ２を介して選択されない場合に
は、ラインＴＲＳＴは高論理レベルにあり、メモリ１が
選択される場合には、ラインＴＲＳＴは低論理レベルに
ある。従って、ラインＰＯＲ又はＴＲＳＴの何れかが低
論理レベルにあると、ラインＲＳＴ は低論理レベルに
あり、テストモードイネーブル回路２９をリセットさせ
且つ以下に説明する如く、テストモードへのエントリを
防止する。メモリ１が完全にパワーアップされた場合で
チップ選択入力Ｅ１及びＥ２を介して選択されたもので
はない場合には、ラインＲＳＴ が高論理レベルとな
り、例えば特別テストモード等のような特別動作モード
へのエントリを許容する。

【００７０】更に、上述した如く、評価論理３０はライ
ンＡ１及びＣＫＢＨＶ上の入力を受取る。アドレス端子
Ａ１からのラインＡ１は、本実施例においては、２つの
使用可能なテストモードの内の所望の１つを選択する。
ラインＣＫＢＨＶ上の高論理レベルは、選択したアドレ
ス入力Ａ３上で過電圧条件を受取ったことを表わし、ア
ドレス端子Ａ１における状態を効果的にクロック入力
し、所望のテストを選択する。このことは、ＮＡＮＤゲ
ート８０₁ 及び８０₀ により評価論理３０内において達
成される。尚、該ＮＡＮＤゲートの各々は、その入力端
をラインＣＫＢＨＶへ接続しており、且つその他方の入
力端をラインＡ１へ結合しており、ＮＡＮＤゲート８０
₁ に対するものはインバータ８２によって反転され、一
方ＮＡＮＤゲート８０₀ に対するものは反転されない。
ＮＡＮＤゲート８０の各々はインバータ８１を介して相
補的出力を供給する。従って、ＮＡＮＤゲート８０₀ は
ラインＣＫ４及びＣＫ４ 上の信号を駆動し、且つＮＡ
ＮＤゲート８０₁ はラインＣＫ１及びＣＫ １上の信号
を駆動する。

【００７１】図５ａを参照して、評価論理３０の別の実
施例である評価論理３０ａについて説明する。本明細書
において説明する如く、テストモードへの不本意なエン
トリに対すセキュリティ（安全性）が望ましく、従っ
て、例えばノイズ、パワーダウン及びパワーアップシー
ケンス、及びホットソケット挿入等のようなイベント
（事象）は特別動作乃至はテストモードへのエントリを
発生するものでないことが望ましい。評価論理３０ａ
は、特別テストモードを選択するための拡張コードを設
けることを要求することにより、テストモードへのこの
ような不本意なエントリに対する付加的なセキュリティ
を与えている。

【００７２】例えば、前に掲載したＭｃＡｄａｍｓ ｅ
ｔ ａｌ．の文献に記載される如き従来技術は、幾つか
の特別テストモードのうちの１つを選択するためのアド
レス端子を使用していた。しかしながら、このような従
来技術においては、特別テストモードの選択のために使
用される端子数は最小とされており、検査される端子の
みが使用可能なモードの全てを個別的に選択することが
要求される。例えば、ＭｃＡｄａｍｓ ｅｔ ａｌ．の
文献において、１０個のモードから選択するために最小
数の４個の端子が使用されている。従って、ノイズ、パ
ワーアップ及びその他上述したものの状態において、過
電圧又はその他の選択条件が存在する場合には、特別テ
ストモードへのエントリの可能性は極めて高い。

【００７３】更に、ＭｃＡｄａｍｓ ｅｔ ａｌ．の文
献に記載されるような従来技術においては、特別テスト
モードは、全ての端子が同一の論理レベルにある場合
の、例えば全てが「０」である場合のコードによって選
択可能である。このような条件はパワーアップ又はホッ
トソケット挿入の期間中に発生する可能性があり、従っ
て過電圧又はその他の選択条件が存在しており、且つ幾
つかのモードのうちのどれかを選択するために使用され
る端子が同一の論理レベルにある場合に、特別テストモ
ードの選択が発生する場合がある。

【００７４】評価論理３０ａは、メモリ１において選択
可能なテスト（又はその他の）モードの数に対して必要
とされる最小数のアドレス端子よりも多くのものを使用
することにより、このようなテストモードへの不本意の
エントリに対する付加的なセキュリティを与えており、
即ち、アドレス端子から選択可能な使用可能な選択コー
ドは動作可能なコードと共にまばらに設けられている。
更に、評価論理３０ａは全てが「０」又は全てが［１」
のコードは特別テストモードを選択すべく動作しないよ
うな態様で構成されている。

【００７５】評価論理３０ａはＮＡＮＤゲート７８を有
しており、それはラインＰＯＲ及びＴＲＳＴを受取り、
且つそれは図５の評価論理３０と同様に、インバータ７
９を介して信号ＲＳＴ を供給する。ラインＣＫ４及び
ＣＫ４ によるパラレルテスト機能の選択のために、評
価論理はＮＡＮＤゲート８４０を有しており、該ゲート
の入力端はアドレスバッファ１１からのアドレス端子Ａ
０，Ａ２，Ａ５へ接続されており（又は、別法として、
アドレス端子から直接的に）、且つ過電圧検知回路３２
からラインＣＫＢＨＶへ接続される入力端を有してい
る。ＮＡＮＤゲート８６０は、ラインＣＫＢＨＶへ接続
された入力端を有しており、且つアドレスバッファ１１
からアドレス端子Ａ１及びＡ４へ接続されておりインバ
ータ８２０によって反転される入力端を有している。一
方、アドレスバッファ１１からの真及び補数ラインは、
評価論理３０ａへ等価信号を通信することが可能であ
る。ＮＡＮＤゲート８４０及び８６０の出力端は、ＮＯ
Ｒゲート８８０の入力端へ接続されている。ＮＯＲゲー
ト８６０の出力端は、前述した評価論理３０におけるの
と同様に、クロックラインＣＫ４及びインバータ８１０
を介してクロックラインＣＫ４ を駆動する。

【００７６】クロックラインＣＫ１及びＣＫ１ を介し
て別のテスト機能を選択するために、評価論理３０ａ
は、その入力端においてラインＣＫＢＨＶを受取ると共
にアドレス端子Ａ０，Ａ２，Ａ５の状態をインバータ８
２₁ によって反転した状態で受取るＮＡＮＤゲート８４
₁ を有すると共に、その入力端においてラインＣＫＢＨ
Ｖを受取り且つアドレス端子Ａ１及びＡ４の状態を受取
るＮＡＮＤゲート８６₁を有している。ＮＡＮＤゲート
８４₁ 及び８６₁ の出力端はＮＯＲゲート８８_１の入力
端へ接続されており、該ＮＯＲゲートはラインＣＫ１及
びＣＫ１ を駆動する（インバータ８１_１ を介し
て）。

【００７７】評価論理３０ａの動作に関して、クロック
ラインＣＫ４及びＣＫ４ を介してパラレルテストモー
ドを選択するための回路に関して説明する。ＮＯＲゲー
ト８８₀ は、その入力が両方とも低論理レベルにある場
合にのみ、ラインＣＫ４及びＣＫ４ 上でイネーブル用
クロックパルスを通信する（即ち、ラインＣＫ４上に高
論理レベルで且つラインＣＫ ４上に低論理レベル）。
ＮＡＮＤゲート８４₀及び８６₀ は、それらの入力の全
てが高論理レベルにある場合にのみ、それらの出力端に
おいて低論理レベルを供給する。従って、ＮＯＲゲート
８８₀ は、過電圧検知回路３２によって検知される過電
圧エクスカーションに関連して、アドレス端子Ａ５，Ａ
４，Ａ２，Ａ１，Ａ０によってコードが供給される場合
にのみ、イネーブル用クロック信号を供給する。注意す
べきことであるが、過電圧検知回路３２によって検知さ
れる過電圧エクスカーションに関連して、アドレス端子
Ａ５，Ａ４，Ａ２，Ａ１，Ａ０によって与えられるコー
ドが０１０１０に等しい場合にのみ、第二特別モードを
イネーブルさせるために、評価論理３０ａが、ＮＯＲゲ
ート８８₁ を介して、ラインＣＫ１及びＣＫ１ 上のイ
ネーブル用クロック信号を駆動する。上に特定した２つ
のコード（１０１０１及び０１０１０）以外のその他の
条件を有する過電圧エクスカーションの場合には、イネ
ーブル用クロックラインＣＫ４又はＣＫ１の何れも応答
することはない。

【００７８】従って、評価論理３０ａは、２つの態様
で、特別テスト又は動作モードへの不本意なエントリに
対する付加的なセキュリティを与えている。第一に、２
つの特別テストモードのみを有するメモリ１において
は、５個のアドレス端子が評価論理３０ａによって検査
される。従って、本発明のこの実施例に基づいて特別テ
ストモードが選択される確率（即ち、マルチクロック動
作が必要とされる場合と相対的な上述した実施例におい
ては、誤ったクロック動作の発生の確率）は３２のうち
の２の確率である。注意すべきことであるが、上述した
評価論理３０の場合における確率、即ち過電圧エクスカ
ーションが夫々のクロックラインＣＫ１又はＣＫ４のイ
ネーブルを発生させる確率は確実的なものである。なぜ
ならば、使用可能な特別テストモード（即ち、２）の選
択のために最小数のアドレス端子（即ち、１）が使用さ
れているからである。前述したＭｃＡｄａｍｓ ｅｔ
ａｌ．文献の場合と比較して、過電圧エクスカーション
の場合に特別テストモードにエンタする確率は、少なく
とも、１６のうちの９である（該モードのうちの１つは
リセットコードである）。

【００７９】第二に、注意すべきことであるが、このよ
うなイネーブルのために評価論理３０ａのこの実施例に
おいて使用されるコードは全てが「０」又は全てが
「１］ではなく、過電圧エクスカーションの場合におけ
る全てが「０」又は全てが「１」のコードの何れかを受
取ることは、クロックラインＣＫ１及びＣＫ４において
イネーブル用クロック信号が表われることとはならな
い。上述した如く、アドレス端子における全てが「０」
又は全てが「１」の状態は、パワーアップ又はホットソ
ケット挿入期間中に最も可能性のある状態であると考え
られる。注意すべきことであるが、ＭｃＡｄａｍｓ ｅ
ｔ ａｌ．文献（表４はＩＶ参照）における全てが
「０」のコードはパラレル（並列的）の読取り及び書込
み動作を選択し、全てが「１」のコードは何等特定され
た機能を有してするものではないが、明らかに、通常動
作（これは０１１１によって選択される）へリセットす
るものではない。評価論理３０ａはこのようなコードに
応答するものではないので、テストモードへの不本意な
エントリに対するセキュリティの付加的なレベルが与え
られる。

【００８０】注意すべきことであるが、評価論理３０ａ
は、別法として、テストモードイネーブル回路２９にお
いて単一クロック動作構成と共に使用することが可能で
あり、即ち、その場合には、単一の過電圧エクスカーシ
ョンがテストモードをイネーブルさせることが可能であ
り、且つ上述したテストモードエントリに対する付加的
なセキュリティを与える。評価論理３０ａの特徴を組込
んだメモリに対して２つを超えた特別テストモードを使
用することが可能であり、選択コードにおけるまばら性
の利点を維持するために、付加的なアドレス端子を検査
することが望ましい。

【００８１】再度図２を参照すると、テストモードイネ
ーブル回路２９は、更に、Ｄフリップフロップ９０及び
９２を有しており、それらはテストモードイネーブル回
路２９によって選択可能なテストモードの各々に対して
直列的に接続されている。この実施例においては、２つ
のテストモードが、アドレス端子Ａ１の状態に依存し
て、テストモードイネーブル回路２９によって選択可能
であるから、２対のＤフリップフロップ９０及び９２が
テストモードイネーブル回路２９内に設けられている。
メモリ１に対する付加的なテストモードを設ける場合に
は、付加的な対のＤフリップフロップ９０及び９２を設
ければよい。

【００８２】本発明によれば、アドレス端子Ａ３におけ
る一連の過電圧条件が、特別テストモードへのエントリ
を行なわせるために必要である。このことは、必要な一
連の過電圧条件の数が２つのこのようなサイクルである
場合、各テストモードに対して２つのフリップフロップ
９０及び９２を設けることにより、テストモードイネー
ブル回路２９において達成される。付加的なセキュリテ
ィの目的のために、２つを超えた過電圧サイクルが特別
テストモードへのエントリのために必要とされることが
所望される場合には、付加的なフリップフロップが図２
における２個のフリップフロップ９０及び９２の直列シ
ーケンスへ付加される。ホットソケット挿入等の期間中
の不本意なテストモードのエントリを回避するために、
２つの過電圧サイクルが充分であると考えられ、従って
本発明のこの実施例においてはフリップフロップ９０及
び９２が設けられている。

【００８３】フリップフロップ 図６を参照して、Ｄフリップフロップ９０及び９２の好
適な構成について、特にＤフリップフロップ９０₀ を参
照して説明する。注意すべきことであるが、その他のラ
ッチ、双安定マルチバイブレータ、又は種々のタイプの
フリップフロップ（例えば、Ｒ−Ｓ及びＪ−Ｋフリップ
フロップ、及び単一段クロック型ラッチ）を、ここに記
載する如くＤフリップフロップ９０及び９２の代わりに
使用することも可能である。更に注意すべきことである
が、本発明のこの実施例においては、フリップフロップ
９０及び９２の各々は図６に示した如くに構成されてお
り、一方、所望により、本発明に基づいてテストモード
イネーブル回路２９におけるフリップフロップ９２と対
照的に、フリップフロップ９０に対して異なった構成を
使用することも可能である。

【００８４】フリップフロップ９０及び９２の各々は、
相補的なクロック信号を受取るためのＣＫ及びＣＫ 入
力を有しており、且つデータ入力Ｄ及びリセット入力Ｒ
を有しており、フリップフロップ９０及び９２の各々
は非反転出力Ｑを供給する。図６を参照すると、パスゲ
ート９４は相補的なクロック入力ＣＫ及びＣＫ によっ
てゲート動作される相補的なＭＯＳトランジスタから構
成されており、パスゲート９４の一側部はＤ入力を受取
る。パスゲート９４の他側部はＮＡＮＤゲート９６の一
方の入力端へ接続されており、該ゲートの他方の入力端
はリセット入力Ｒ へ接続されている。パスゲート９４
及びＮＡＮＤゲート９６は、ＮＡＮＤゲート９６の出力
端へ入力端を接続しているインバータ９７と共に、フリ
ップフロップ９０₀ の第一段として作用する。従って、
インバータ９７の出力端はこの第一段の出力端であり、
且つパスゲート１００における第二段の入力端へ接続さ
れている。パスゲート９４へ接続されているＮＡＮＤゲ
ート９６の入力端も第二パスゲート９８へ接続されてお
り、該第二パスゲートは、パスゲート９４と相補的にゲ
ート動作され、パスゲート９４におけるＮチャンネル及
びＰチャンネルトランジスタは、夫々、クロック信号Ｃ
Ｋ及びＣＫ によってゲート動作され、一方パスゲート
９８におけるＮチャンネル及びＰチャンネルトランジス
タは、夫々、クロック信号ＣＫ 及びＣＫによってゲー
ト動作される。パスゲート９８は、インバータ９７の出
力端へ接続されており、且つパスゲート９４がターンオ
フされた後にＮＡＮＤゲート９６の状態をラッチするよ
うに作用し、従ってフリップフロップ９０₀ の動作を安
定化させる。

【００８５】フリップフロップ９０₀ の第二段は第一段
と同様に構成されているが、第一段と相補的にクロック
動作する。パスゲート１００もクロック入力ＣＫ及びＣ
Ｋ によってゲート動作される相補的なＭＯＳトランジス
タから構成されているが、パスゲート９４とは反対の態
様でゲート動作される（即ち、クロック入力ＣＫ及びＣ
Ｋ がパスゲート９４において制御する場合にパスゲー
ト１００における反対のトランジスタを制御する）。パ
スゲート１００の他方の側はＮＡＮＤゲート１０２の入
力端へ接続されており、該ゲートはその他方の入力端に
おいてリセット入力Ｒ を受取る。ＮＡＮＤゲートの出
力端は、インバータ１０３を介して、フリップフロップ
９０₀ のＱ出力端へ接続されている。第一段における場
合と同様に、パスゲート１０４は、インバータ１０３の
出力端とパスゲート１００へ接続されているＮＡＮＤゲ
ート１０２の入力端との間に接続されており、且つパス
ゲート１０４はパスゲート１００と相対的にクロック入
力ＣＫ及びＣＫ によって相補的にクロック動作されイ
ンバータ１０３の出力と共にＮＡＮＤゲート１０２の入
力をラッチする。

【００８６】動作について説明すると、フリップフロッ
プ９０₀ は従来の二段Ｄ型フリップフロップとして動作
する。クロック入力ＣＫが高へ移行し且つＣＫ が低へ
移行すると、パスゲート９４の両方のトランジスタがタ
ーンオンし、且つＤ入力端における論理状態をＮＡＮＤ
ゲート９６へ送給する。高論理レベルがＤ入力端へ供給
される例においては、図２に示した如く、且つ非リセッ
ト条件（即ち、リセット入力Ｒ が高）を仮定すると、
Ｄ入力の補数（即ち、低論理レベル）がＮＡＮＤゲート
９６の出力端へ供給され、且つインバータ９７によって
反転される。従って、高論理レベルがインバータ９７の
出力端において残存し、パスゲート９８及び１００がタ
ーンオフされる。

【００８７】クロック入力ＣＫ が高へ移行し且つクロ
ック入力ＣＫが低へ移行すると、パスゲート９４がター
ンオフし、且つパスゲート９８及び１００がターンオン
される。従って、パスゲート９８は、ＮＡＮＤゲート９
６の入力端をインバータ９７の出力端へ接続させ、ＮＡ
ＮＤゲート９６の状態を安定化させる。パスゲート１０
０は、インバータ９７の出力端における高論理レベルを
ＮＡＮＤゲート１０２の入力端へ送給し、該ＮＡＮＤゲ
ートは、リセット入力Ｒ が高論理レベルにあると、Ｎ
ＡＮＤゲート１０２及びインバータ１０３によって２度
反転される。従って、インバータ１０３は非反転Ｑ出力
端において高論理レベルを駆動する。クロック入力ＣＫ
が低へ復帰し且つクロックＣＫが高へ復帰すると、パ
スゲート１０４がターンオンし、インバータ１０３がＮ
ＡＮＤゲート１０２の入力端を駆動してフリップフロッ
プ９０₀ のこの段を安定化することを可能とする。

【００８８】リセット入力Ｒ はフリップフロップ９０
₀ を無条件にリセットする。リセット入力Ｒ が低論理
レベルへ移行すると、ＮＡＮＤゲート９６及び１０２の
両方が、それらの他方の入力の状態に無関係に、それら
の出力端において高論理レベルを供給する。従ってイン
バータ９７及び１０３の各々は、それらの出力端におい
て低論理レベルを供給し、従ってフリップフロップ９０
₀ のＱ出力端には低論理レベルが表われる。通常動作状
態においては、クロック入力ＣＫが低であり且つクロッ
ク入力ＣＫ が高であり、インバータ９７の出力端にお
ける低論理レベルがＮＡＮＤゲート９６に対する他方の
入力を駆動し、フリップフロップ９０₀をその初期状態
にリセットする。この初期状態は、リセット入力Ｒ が
高論理レベルへ復帰した後に残存する。

【００８９】種々のコンデンサ１０５及び１０６がフリ
ップフロップ９０₀ の特定のノードへ接続して設けられ
ており、コンデンサ１０５はＶ_ccへ接続されており、且
つコンデンサ１０６はＶ_ssへ接続されている。これらの
コンデンサは、通常、従来のフリップフロップには設け
られていないが、本発明のこの実施例に従ってフリップ
フロップ９０₀ においては有用なものであり、それが設
けられているメモリ１のパワーアップ時にその状態を提
供する。上述した如く、メモリ１がパワーアップ時に特
別テストモードにエンタすることは好ましいことではな
い。従って、適切なテストモードイネーブル信号を受取
った場合にのみ（この場合は、２つの過電圧条件）、メ
モリ１が何れかの特別テストモードにエンタするもので
あるようにフリップフロップ９０及び９２の状態がセッ
トされることが重要である。従って、パワーアップ時に
コンデンサ１０５がＮＡＮＤゲート９６及び１０２の出
力端をＶ_ccへ結合させ、且つコンデンサ１０６がＮＡＮ
Ｄゲート９６及び１０２の入力端及びインバータ９７及
び１０３の出力端をＶ_ssへ結合させる。このことは、過
電圧エクスカーションを受取っていない初期条件におい
て、パワーアップ時に、テストモードイネーブル回路２
９（全て同様に構成されている）におけるフリップフロ
ップ９０及び９２をセットする。

【００９０】図２はテストモードイネーブル回路２９に
おけるフリップフロップ９０及び９２の接続状態を示し
ている。フリップフロップ９０₀ 及び９２₀ の両方に関
しては、評価論理３０からのラインＣＫ４及びＣＫ４
が夫々相補的クロック入力端ＣＫ及びＣＫ へ接続され
ており、且つ評価論理３０からのラインＲＳＴ がリセ
ット入力端Ｒ へ接続されている。フリップフロップ９
０₀ の場合、データ入力端ＤはＶ_ccへ接続されており、
従ってフリップフロップ９０₀ によってクロック入力さ
れるデータは常に高論理レベルである。図２に示した如
く、フリップフロップ９２₀ はそのＤ入力端をフリップ
フロップ９０₀ の非反転Ｑ出力端へ接続している。逆
に、フリップフロップ９０₁ 及び９２₁ の相補的クロッ
ク入力端ＣＫ及びＣＫ は評価論理３０からのラインＣ
Ｋ１及びＣＫ１ へ接続されており、フリップフロップ
９０₁ 及び９２₁ のＤ及びＲ 入力端はフリップフロッ
プ９０₀ 及び９２₀ と同様に接続されている。

【００９１】フリップフロップ９２₀ 及び９２₁ の非反
転Ｑ出力端はドライバ１１０へ接続されている。ドライ
バ１１０は、実施すべき特別テスト機能のイネーブル及
びディスエーブルを実行するのに必要な如く、フリップ
フロップ９２のＱ出力端の出力をメモリ１の残部へ送給
するための従来のバッファ／ドライバである。例えば、
この実施例においては、ラインＴはフリップフロップ９
２₀ の出力に従ってドライバ１１０によって駆動され、
且つパラレルテスト回路２８へ接続されている。フリッ
プフロップ９２₀ の出力端における高論理レベルはパラ
レルテスト回路２８へ送給されてパラレルテスト機能を
イネーブルさせる。同様に、ラインＴ₂は本実施例にお
いては第二の特別テストモード乃至は動作の選択のため
に、フリップフロップ９２₁ のＱ出力端の状態に従っ
て、ドライバ１１０によって駆動される。

【００９２】テストモードイネーブル回路の動作 図７を参照して、種々の条件に従ってのテストモードイ
ネーブル回路２９の動作について説明する。この動作
は、ラインＴによるパラレルテスト回路２８のイネーブ
ル動作について説明するが、勿論、評価論理３０によっ
て検査することの可能な例えばラインＡ１等のようなそ
の他の入力又はあるアドレスの状態に依存して、他の特
別テスト機能を選択することが可能である。

【００９３】このテストモードイネーブル回路２９の動
作の説明は、時間ｔ₀ において、メモリ１が通常動作モ
ードにある状態で開始するが、メモリ１はイネーブルさ
れていない。従って、ラインＰＯＲは高（メモリ１が暫
くの間パワーアップしている）、且つ、メモリ１がイネ
ーブルされていないので、ラインＴＲＳＴは高である。
従って、図２のテストモードイネーブル回路２９におけ
るラインＲＳＴ は高論理レベルにあり、従ってフリッ
プフロップ９０及び９２は、それらが必要なクロック信
号を受取った場合にそれらのＤ入力端に供給されるデー
タを受取り且つクロック動作することが可能である状態
にある。

【００９４】時間ｔ０においては、アドレス端子Ａ１及
びＡ３がアドレスとしてそれらの通常状態にあり、この
ような動作期間中にこのような遷移を提供することを可
能としている。従って、これらの端子の状態が特別テス
トモードへのエントリの目的のために「ｄｏｎ’ｔ ｃ
ａｒｅ」であるが、これらの端子の状態は、勿論、メモ
リ１の動作において重要性を有している。アドレス端子
Ａ１及びＡ３がこの条件にある場合、評価論理３０から
のラインＣＫ４及びＣＫ４ は、夫々、低及び高であ
る。フリップフロップ９００及び９２０が初期条件にあ
り、且つ従って、それらの出力端Ｑ（フリップフロップ
９２０の場合ラインＴとして示してある）は低論理レベ
ルにある。

【００９５】本実施例においてはパラレルテストモード
である特別テストモードへのエントリは、アドレス端子
Ａ３が過電圧条件への最初の遷移で開始する。以下に説
明する如く、本発明のこの実施例においては、この過電
圧（オーバーボルテッジ、即ちｏｖｅｒｖｏｌｔａｇ
ｅ）条件は実際には「アンダーボルテッジ（ｕｎｄｅｒ
ｖｏｌｔａｇｅ）」条件であり、その場合、アドレス端
子Ａ３における電圧は電圧Ｖ_tripへ駆動され、その電圧
Ｖ_tripは低論理レベル電圧より低いある値であって、且
つ実際には、Ｖ_ssよりも数ボルト低い場合がある。アド
レス端子Ａ３は、この実施例においては、時間ｔ₁ にお
いてＶ_tripレベルに到達する。

【００９６】図３及び図５に関して上に説明した如く、
アドレス端子Ａ３がＶ_trip又はそれ以下の電圧に到達す
ると、ラインＣＫＢＨＶ上で高電圧レベルが駆動され
る。評価論理３０におけるＮＡＮＤゲート８０によっ
て、このことはアドレス端子Ａ１において論理状態をク
ロック入力させる。この場合に、パラレルテスト回路２
８のイネーブル動作のために、アドレス端子Ａ１は高論
理レベルにある。その結果、図７において時間ｔ₂ にお
いて、クロックラインＣＫ４及びＣＫ４ は夫々高論理
レベル及び低論理レベルへ移行する。

【００９７】フリップフロップ９０₀ はそのＤ入力端を
Ｖ_ccへ接続しているので、クロックラインＣＫ４及びＣ
Ｋ４ が夫々高及び低へ移行すると、「１」状態がその
第一段内へクロック入力される。時間ｔ₃ においてアド
レス端子Ａ３がレベルＶ_tripより高いその公称範囲内へ
復帰すると、ラインＣＫＢＨＶは低論理レベルへ復帰
し、且つラインＣＫ４及びＣＫ４ は時間ｔ₄ において
夫々低レベル及び高レベルへ復帰する。このことは、上
述した如く、「１」状態をフリップフロップ９０₀ の第
二段内へクロック入力させ、従って、時間ｔ₅ におい
て、その非反転Ｑ出力端において高論理レベルが供給さ
れる。

【００９８】注意すべきことであるが、時間ｔ₅ におい
て、アドレス端子Ａ３における最初の過電圧エクスカー
ションの後に、ラインＴ上に高論理レベルのテストモー
ドイネーブル信号は未だに発生されていない。これは、
勿論、テストモードイネーブル回路２９の構成に起因す
るものであって、該回路は、テストモードをイネーブル
させるための直列した複数個のラッチ（本実施例におい
ては、２個のフリップフロップ９０及び９２）を有して
おり、特別テストモードをイネーブルさせるためには複
数個の過電圧エクスカーションを必要としているからで
ある。従って、この構成は、ホットソケット挿入、電力
損失とその後のパワーアップ、等に起因してテストモー
ドをイネーブルさせるために使用される特定の端子上の
ノイズに基づいて特別テストモードを不本意にイネーブ
ルすることに対しセキュリティを与えている。このよう
なイベント（事象）は問題の端子（この場合は、アドレ
ス端子Ａ３）上に単一の過電圧イベントを発生させる場
合があるが、このようなイベントの複数個のものを発生
させる可能性は著しく低い。従って、特別テストモード
の選択のために複数個の過電圧エクスカーションを必要
とすることにより、本発明のこの実施例に基づくメモリ
１は改良された信頼性を与えており、且つメモリ１がシ
ステム内に据え付けた後、特別テスト又は特別動作モー
ドにエンタして、その中に格納されているデータが回復
不可能なように喪失されたり又は上書きされるような壊
滅的な状態が発生することを回避している。

【００９９】時間ｔ₆ において、アドレス端子Ａ３はＶ
_tripより低い電圧への２番目の過電圧遷移を行なってい
る。アドレス端子Ａ１は未だに高論理レベルにあるの
で、このことは、時間ｔ₇ において、ラインＣＫ４上に
おいて高論理レベル信号を発生させ且つラインＣＫ４
上において低論理レベル信号を発生させ、そのことは、
フリップフロップ９０₀ のＱ出力端における高論理レベ
ルをフリップフロップ９２₀ の第一段内にクロック入力
させる。時間ｔ₈ において、アドレス端子Ａ３が、電圧
Ｖ_tripより高いその公称範囲内に復帰する。このこと
は、時間ｔ₉ において、クロックラインＣＫ４及びＣＫ
４ を夫々低論理レベル及び高論理レベルへ復帰させ、
そのことは、Ｑ出力端の高論理レベルを第二段のフリッ
プフロップ９２₀ 内へクロック入力させる。その結果、
時間ｔ₁₀において、フリップフロップ９２₀ のＱ出力端
からドライバ１１０によって駆動されるテストモードイ
ネーブル信号ラインＴが高論理レベルに到達する。この
ことは、パラレルテスト機能がイネーブルされたこと
を、パラレルテスト回路２８、及びパラレルテスト機能
をイネーブルさせるのに必要なメモリ１内のこのような
その他の回路へ通信する。注意すべきことであるが、本
発明のこの実施例は、特別テストモードがエンタされる
ためには、同一の特別テストモード選択コードが両方の
過電圧エクスカーションに対して存在することを必要と
する。上の実施例においては、このコードはアドレス端
子Ａ１における高論理レベルである。例えば、アドレス
端子Ａ１がアドレス端子Ａ３の２番目の過電圧エクスカ
ーション期間中に低論理レベルにあると、クロックライ
ンＣＫ４及びＣＫ４ は夫々高レベル及び低レベルへ駆
動されることはない。なぜならば、ＮＡＮＤゲート８０
₀ は、無条件に、その出力端において高論理レベルを有
しているからである（それは、クロックラインＣＫ４ を
直接的に駆動し、且つクロックラインＣＫ４をインバー
タ８２を介して駆動する）。この特別テストモードをイ
ネーブルするためには同一のコードを２回必要とすると
いうことは、付加的なセキュリティ（安全性）を与えて
いる。

【０１００】注意すべきことであるが、更なるセキュリ
ティのため、且つ減少した数のピンで付加的な特別テス
ト機能を選択するために、評価論理３０内に別のコーデ
ィングを容易に設けることが可能である。例えば、フリ
ップフロップ９０及び９２の付加的なシリーズを設け評
価論理へのそれらのクロック入力端への適宜の接続を設
けることにより、このようなシーケンス動作を容易に達
成することが可能である。例えば、第三対のフリップフ
ロップ９０₂ 及び９２₂ は、フリップフロップ９０₂ が
端子Ａ１上の高論理レベルと共に、端子Ａ３上の過電圧
条件に応答してフリップフロップ９０₂ がクロック動作
され（即ち、そのクロック入力端はラインＣＫ４及びＣ
Ｋ４ へ接続されている）、且つそれと関連したフリッ
プフロップ９２₂ が端子Ａ１上に低論理レベルが存在す
る状態で過電圧条件に応答してクロック動作する（即
ち、そのクロック入力端はＣＫ１及びＣＫ１ へ接続さ
れている）ような態様で設けることが可能である。本明
細書を参照することにより、当業者が、多数のその他の
このような組合わせ、及び付加的なコーディング及び組
合わせを適用することは自明である。

【０１０１】次に、図２ａと図５ｂとを共に参照して、
本発明の別の実施例に基づく評価論理３０ｂ及びテスト
モードイネーブル回路２９ｂについて説明する。この別
の実施例に基づく評価論理３０ｂは、複数個の特徴に基
づいて、テストモードへの不本意のエントリに対する付
加的なセキュリティを与えている。注意すべきことであ
るが、評価論理３０ｂはこれらの特徴の組合わせを有し
ているが、これらの特徴のうちの各々は個別的に使用可
能なものであり、これらの特徴の組合わせはそれらの利
点のうちの幾つかを得るために必ずしも必要なものでは
ない。

【０１０２】図２ａのテストモードイネーブル回路２９
ｂは、過電圧検知回路３２へ接続して第二リセット信号
ラインＲＳＴＡ を設けることにより、図２のテストモ
ードイネーブル回路２９と異なっており、以下の説明か
ら明らかな如く、評価論理３０ｂは、異なった組合せの
信号に応答してリセット信号ラインＲＳＴ 及びＲＳＴ
Ａ を発生する。ラインＲＳＴＡ は上述したラインＲ
ＳＴ と同一の態様で過電圧検知回路３２を制御する。
テストモードイネーブル回路２９ｂは、更に、フリップ
フロップ９０₀ 及び９０₁ の出力端を評価論理３０ｂへ
接続しており、テストモードイネーブル回路２９ｂの現
在の状態を評価論理３０ｂへフィードバックさせてい
る。以下の説明から明らかな如く、このようなフィード
バックは、不本意なテストモードエントリに対する付加
的なセキュリティを与えている。

【０１０３】図５ｂを参照して、この実施例に基づく評
価論理３０ｂの構成について説明する。評価論理３０ｂ
は、図５ａの評価論理３０ａの場合における如く、ライ
ンＰＯＲ，ＴＲＳＴ，ＣＫＢＨＶ上の入力を受取り、且
つアドレス端子Ａ０，Ａ１，Ａ２，Ａ４，Ａ５からの入
力を受取る。評価論理３０ｂは、ラインＲＳＴ ，ＣＫ
４，ＣＫ４ ，ＣＫ１，ＣＫ１ 上に出力を供給する。
更に、評価論理３０ｂは、図２ａのフリップフロップ９
０₀ 及び９０₁ からラインＱ０及びＱ１上の入力を受取
り、且つ、上述した如く、ラインＲＳＴＡ を介して過
電圧検知回路３２へ出力を供給する。

【０１０４】ラインＲＳＴ はフリップフロップ９０及
び９２のＲ 入力端へ接続しており、高論理レベルにな
るとそれをリセットする。評価論理３０及び３０ａにお
ける場合と同じく、ラインＲＳＴ は、その入力端にお
いてラインＰＯＲ及びＴＲＳＴを有するＮＡＮＤゲート
７８の出力に従ってインバータ７９により駆動される。
同様に、ラインＲＳＴＡ は、ＮＡＮＤゲート７８Ａの
入力端におけるラインＰＯＲ及びＴＲＳＴと共に、ＮＡ
ＮＤゲート７８Ａからインバータ７９Ａによって駆動さ
れる。更に、ＮＡＮＤゲート７８は、第三入力端におい
て、ＮＡＮＤゲート９３の出力を受取り、そのＮＡＮＤ
ゲート９３は、その入力端において、過電圧検知回路３
２からのラインＣＫＢＨＶを受取ると共にＯＲゲート７
７からの信号をインバータ９１を介して受取る。

【０１０５】ＯＲゲート７７は、評価論理３０ｂ内の論
理の最後の出力端であり、それはそれに供給された信号
を評価し且つ特別テストモードイネーブル動作が発生し
たか否かを決定する場合にテストモードイネーブル論理
２９ｂの状態を検知する。ラインＱ０及びＱ１は排他的
ＯＲゲート８５の入力端へ接続されており、該ゲートの
出力端はＡＮＤゲート８７の第一入力端へ接続されてい
る。ＡＮＤゲート８７の第二入力端はＤ型フリップフロ
ップ９５のＱ出力を受取り、該フリップフロップのＤ入
力端はＶ_ccへ接続されており、且つそのＲ 入力端はラ
インＲＳＴ へ接続されており、且つそのクロック及び
補数クロック入力端（ＣＫ及びＣＫ ）はＡＮＤゲート
８９の出力端へ接続されており、ＣＫ 入力端へ接続さ
れているラインの場合においてはインバータ９９によっ
て反転されている。ＡＮＤゲート８９は一方の入力端に
おいてラインＣＫＢＨＶを受取り、且つ他方の入力端に
おいてはＯＲゲート７７の出力を受取る。

【０１０６】これらのアドレス端子のうちのあるもの
は、評価論理３０ａにおける如く、ＮＡＮＤゲート８０
₀ 及び８０₁ によって評価される。この場合において
は、ＮＡＮＤゲート８０₀ は、インバータ８２₀ によっ
て反転されアドレス端子Ａ２へ接続された入力端を有し
ており、且つアドレス端子Ａ₀ 及びＡ１へ接続された入
力端を有している。一方、ＮＡＮＤゲート８０₁ は、イ
ンバータ８２₁ によって反転されアドレス端子Ａ０及び
Ａ１へ接続された入力端を有しており、且つアドレス端
子Ａ２へ接続された入力端を有している。ＮＡＮＤゲー
ト８０の各々は、上述した如く、ＡＮＤゲート８９の出
力端へ接続された入力端を有している。ＮＡＮＤゲート
８０₀ 及び８０₁ は、上述した如く、直接的に且つイン
バータ８１によって反転されて、相補的なラインＣＫ４
（及びＣＫ４ ）及びＣＫ１（及びＣＫ１ ）を駆動す
る。

【０１０７】この実施例に基づく評価論理３０ｂにおい
ては、アドレス端子Ａ４及びＡ５は、ラインＱ０及びＱ
１によって通信されるフリップフロップ９０の状態と共
に、付加的な論理によって評価される。ＡＮＤゲート８
７の出力は、ＡＮＤゲート７５₁ 及び（インバータ８３
₂ による反転の後に）ＡＮＤゲート７５₀ の夫々の一方
の入力端を駆動する。ＡＮＤゲート７５は、更に、所望
のコードに依存して、両方共直接的に及びインバータ８
３によって反転されて、ラインＡ４及びＡ５の状態を受
取る。図５ｂの実施例においては、ＡＮＤゲート７５₀
は非反転状態でアドレスラインＡ４を受取り且つ反転し
た状態でアドレスラインＡ５を受取り、且つＡＮＤゲー
ト７５₁ は反転された状態でアドレスラインＡ４を受取
り且つ非反転状態でアドレスラインＡ５を受取る。ＡＮ
Ｄゲートの出力端はＯＲゲート７７の入力端へ接続され
ている。

【０１０８】メモリ１が通常動作モードにある後の特別
動作モード選択動作と相対的に、評価論理３０ｂの動作
について説明する。この動作は、前述した実施例におけ
る如く、過電圧エクスカーションのシーケンスに従って
実施される。しかしながら、この実施例においては、評
価論理３０ｂは、クロック信号ＣＫ４及びＣＫ４ によ
ってイネーブルされるパラレルテストモードの選択のた
めにアドレス端子（Ａ５，Ａ４，Ａ２，Ａ１，Ａ０の順
番）へシーケンス０１０１１及び１００１１が供給され
ることを必要とする。

【０１０９】初期状態においては、ラインＰＯＲ及びＴ
ＲＳＴが高論理レベルにあり、従ってラインＲＳＴ は
高論理レベルにあり、テストモードイネーブル回路２９
ｂが特別動作モード（即ち、特別テストモード）の初期
化に応答することを可能としている。フリップフロップ
９０₀ 及び９０₁ の出力端からのラインＱ０及びＱ１
は、両方とも、低論理レベルにあり、従って、排他的Ｏ
Ｒゲート８５は、低論理レベルをＡＮＤゲート８７へ供
給している。更に、この状態において（この場合には、
メモリ１がチップイネーブル端子Ｅ１及びＥ２からイネ
ーブルされるものではないと仮定する）、フリップフロ
ップ９５のＱ出力も低論理レベルにある。従って、ＡＮ
Ｄゲート８７の出力は低論理レベルであり、そのこと
は、ＡＮＤゲート７５₁ の出力を低論理レベルとさせ
る。従って、アドレス端子Ａ４及びＡ５はＡＮＤゲート
７５₀ によって評価され、それは、ラインＡ４が高であ
り且つラインＡ５が低である場合には、高論理レベルを
供給する。この場合においては、コード０１０１１が供
給されると、ＯＲゲート７７はその出力端において高論
理レベルを供給する。

【０１１０】端子Ａ３における過電圧エクスカーション
の場合には、ラインＣＫＢＨＶが高論理レベルにある。
このことは、ＡＮＤゲート８９をして、その出力端にお
いて高論理レベルを発生させ、Ｖ_ccの高論理レベルをフ
リップフロップ９５内にクロック入力させる。更に、Ａ
ＮＤゲートの出力端がＮＡＮＤゲート８０の各々の１つ
の入力端へ接続されており、アドレス端子Ａ₀ ，Ａ１，
Ａ２の状態を評価することを可能としている。更に、Ｏ
Ｒゲート７７の出力は高であるので（コード０１０１１
が供給されるため）、インバータ７９の出力端からのラ
インＲＳＴ は、ＮＡＮＤゲート９３の出力によって高
であり、且つラインＰＯＲ及びＴＲＳＴの全ては高論理
レベルにある。

【０１１１】過電圧エクスカーションと関連してアドレ
ス端子にコード０１０１１が供給されると、ラインＣＫ
４及びＣＫ４ は、夫々、ＮＡＮＤゲート８０₀ 及びイ
ンバータ８１₀ によって高及び低へ駆動される。以下に
説明する如く、アドレス端子Ａ３における過電圧エクス
カーションの終りにおいて、フリップフロップ９０₀は
高論理レベルをクロック入力し且つそれを、図５ｂのラ
インＱ０によって排他的ＯＲゲート８５へ接続されてい
るそのＱ出力端へ供給する。ラインＱ１は低状態に留ま
る。なぜならば、この状態はフリップフロップ９０₁ 内
にクロック入力されていないからである。従って、適宜
のアドレス端子へ有効なコードの０１０１１が供給され
た状態でラインＡ３上に過電圧エクスカーションが発生
した後に、フリップフロップ９５のＱ出力端及び排他的
ＯＲゲート８５の出力端の両方は高論理レベルにあり、
ＡＮＤゲート８７の出力端を高状態とさせ、且つＡＮＤ
ゲート７５₁ をイネーブルさせて次のエクスカーション
に対しアドレス端子Ａ４及びＡ５を評価する。このよう
に、アドレス端子Ａ５及びＡ４が第一サイクルにおける
０１ではなくコード１０を受取ることに応答して今やＯ
Ｒゲート７７は高論理レベルを供給するに過ぎないの
で、評価論理３０ｂは１つの過電圧エクスカーションか
ら次のものへ有効コードを変更する。

【０１１２】注意すべきことであるが、最初のエクスカ
ーションにおいて有効コードを受取ったことによっての
み、評価論理３０ｂはそのコードを変更させる。このこ
とはＡＮＤゲート８７に基づいており、該ゲートはフリ
ップフロップ９５をセットするために有効コードを有す
る過電圧エクスカーション、及び単に１つの有効コード
が受取られていること（即ち、ラインＱ０及びＱ１の一
方のみが高であることが可能である）の両方を必要とす
る。

【０１１３】過電圧エクスカーションと関連して２番目
の有効コード（１００１１）を受取ると、クロックライ
ンＣＫ４及びＣＫ４ が、高及び低へ夫々駆動され、且
つ復帰する。以下に更に詳細に説明する如く、このよう
なシーケンスはラインＴ上に信号を発生し、パラレルテ
ストモードの選択を行なう。

【０１１４】複数個の過電圧エクスカーションに対し異
なったコードを必要とするこの選択方法は、不本位なテ
ストモードエントリに対し付加的なセキュリティを与え
ている。例えば、過電圧エクスカーションがノイズ又は
ホットソケット挿入に起因するものである場合には、過
電圧エクスカーションと同一の時間に該アドレス端子に
おいて適切なコードシーケンス（例えば、０１０１１に
続いて１００１１）が存在する可能性は殆どない。必要
とされる有効コードのシーケンスは、該有効コードがア
ドレス端子における１組の使用可能な値の中で極めてま
ばらであるということを考慮にいれると、更なるセキュ
リティを提供している。

【０１１５】評価論理３０ｂは、更に、種々のリセット
機能により付加的なセキュリティを与えている。最初
に、過電圧エクスカーションと共に、アドレス端子Ａ４
及びＡ５において無効なコードが受取られる場合には、
ＯＲゲート７７の出力は低論理レベルにあり、そのこと
は、インバータ９１による反転の後に、ＮＡＮＤゲート
９３の出力を低論理レベルへ移行させる。このことは、
ラインＲＳＴ 上に低論理レベルを出現させ、そのこと
は、テストモードイネーブル回路２９内のフリップフロ
ップ９０及び９２、及び評価論理３０ｂ内のフリップフ
ロップ９５をリセットさせる。従って、評価論理３０ｂ
は、特別テストモードをイネーブルさせるためには２つ
の異なった有効なコードが受取られることを必要とする
ばかりではなく、これら２つのコードが、それらの間に
おいて、無効なコードを受取ることなしに、互いに直接
的に前後していることを必要とする。このことは、特別
テストモードを選択する場合のセキュリティを更に向上
させている。

【０１１６】注意すべきことであるが、このような無効
コードの場合には過電圧検知回路３２はイネーブルされ
たままであり、そのことは、無効コードを受取った後引
き続き過電圧エクスカーションの受領を行なうことを可
能とする。

【０１１７】勿論、適宜の論理を付加することにより、
より長い又は異なったシーケンスのコードを評価論理３
０ｂ内に設けることが可能である。例えば、アドレス端
子Ａ４及びＡ５の場合における如く、ＡＮＤゲート８７
によって選択される付加的なＡＮＤ又はＮＡＮＤ機能と
共に、アドレス端子の全てを評価することが可能であ
り、従ってイネーブルされるべき特別テストモードに対
して全てのビットが変化せねばならない。本明細書を参
照することにより、当業者がその他の変形例及び修正例
を使用することは自明である。

【０１１８】図２ｂ及び図５ｃを共に参照して、本発明
の更に別の実施例に基づく評価論理３０ｃ及びテストモ
ードイネーブル回路２９ｃについて説明する。この別の
実施例に基づく評価論理３０ｃは、特別テストモードコ
ードを与える最小数の端子のみが使用可能である場合
に、テストモードへの不本意のエントリに対する付加的
なセキュリティを与えている。例えば、単に１つの端子
が特別テストモードコードの供給に対して使用可能であ
る場合、図２ｂ及び図５ｃの実施例は、テストモードへ
エントリする前に特定のシリアルシーケンスを要求する
ことによりテストモードへの不本意なエントリに対する
セキュリティを与えている。図２ｂを参照すると、テス
トモードイネーブル回路２９ｃは、単一アドレス端子Ａ
１のみが評価論理３０ｃへ接続されている状態を示して
いる。評価論理３０ｃは、過電圧エクスカーションと共
に端子Ａ１において受取られる直列データを評価し、且
つこのシーケンスに従ってフリップフロップ９０及び９
２のクロック動作を制御するための回路を有している。

【０１１９】図５ｃを参照して、アドレス端子Ａ１から
の直列データストリームを評価し且つテストモードイネ
ーブル回路２９内のフリップフロップ９０及び９２のク
ロック動作を制御するための評価論理３０ｃの構成につ
いて説明する。評価論理３０ｃはシフトレジスタ１００
を有しており、それは、過電圧検知回路３２によって検
知され且つラインＣＫＢＨＶ上を伝達される過電圧エク
スカーションによってクロック入力されて、アドレス端
子Ａ１上の一連（シリーズ）のデータ状態を受取り且つ
格納する。評価論理３０ｃは、以下に詳細に説明する如
く、シフトレジスタ１００の状態を評価し、且つ有効デ
ータ状態に関連してラインＣＫＢＨＶの別のパルスを受
領すると、テストモードイネーブル回路２９ｃ内のフリ
ップフロップ９０へ最初のクロックパルスを供給する。

【０１２０】評価論理３０ｃは、更に、カウンタ１０２
を有しており、それは、この実施例においては、最初の
クロックパルスが評価論理３０ｃによって発生される
と、ラインＣＫＢＨＶ上のパルスのカウント動作を開始
する。このシーケンスの終了時に（この実施例において
は４個のパルス）、カウンタ１０２は、最後のデータ状
態とシフトレジスタ１００の状態との比較をイネーブル
し、有効データが受取られた場合であって、且つそれが
テストモードイネーブル回路２９ｃ内のフリップフロッ
プ９０へ最初のクロックパルスを発生したコードと同一
のものである場合には、２番目のクロックパルスが発生
され且つ特別テストモードがイネーブルされる。この２
番目のコードが有効なものではないか、又はそれが受付
けられた前の有効コードとは異なったものである場合に
はシフトレジスタ１００及びテストモードイネーブル回
路２９ｃ内のフリップフロップ９０及び９２は、ライン
ＲＳＴ を介してリセットされ、且つ特別動作乃至はテ
ストモードへ再度エンタするためのシーケンスが再度開
始せねばならない。

【０１２１】図５ｃを参照して、評価論理３０ｃの詳細
な構成、及びそれが特別テストモードをイネーブルさせ
る場合の動作について詳細に説明する。フリップフロッ
プ９０₀ 及び９０₁ からのラインＱ０及びＱ１は、イン
バータ１０７によって反転された後に、ＮＡＮＤゲート
１０６の入力端で受取られており、従って、ラインＱＯ
Ｒ上のＮＡＮＤゲート１０６の出力はラインＱ０及びＱ
１の論理的ＯＲである。ラインＱＯＲはＮＡＮＤゲート
１０８の第一入力端へ接続されており、該ゲートの出力
端はＮＡＮＤゲート１１８の入力端へ接続されている。
初期条件においては、フリップフロップ９０の両方がそ
れらの出力端において論理低状態を有しており、ライン
ＱＯＲは低であって、ＮＡＮＤゲート１０８の出力を高
論理レベルとさせている。ラインＱ０及びＱ１は、更
に、ＮＡＮＤゲート１１４₁ 及び１１４₀ の夫々の入力
端へ接続されている。

【０１２２】シフトレジスタ１００は、互いに直列接続
されている３個のＤ型フリップフロップ１０１を有して
おり、且つフリップフロップ１０１₁ ，１０１₂ ，１０
１₃の出力を、夫々、出力ラインＳ１，Ｓ２，Ｓ３上に
供給する。フリップフロップ１０１はラインＣＫＢＨＶ
によってクロック動作される（フリップフロップ１０１
のＣＫ 入力端はインバータ１２３によって反転した後
にラインＣＫＢＨＶによってクロック動作される）。第
一フリップフロップ１０１₁ の入力端はアドレス端子Ａ
１へ接続されている。従って、端子Ａ３上の過電圧エク
スカーションを表わすラインＣＫＢＨＶ上の各パルスに
対して、アドレス端子Ａ１における論理状態はシフトレ
ジスタ１００の相継ぐ段の中にクロック入力される。注
意すべきことであるが、シフトレジスタ１００は上述し
た図５ｂの場合における場合と同様に、ＮＡＮＤゲート
７８からのラインＲＳＴ によってリセットされる（イ
ンバータ７９を介して）が、以下に更に詳細に説明する
如く、カウンタ１０２からの付加的な入力が与えられて
いる。

【０１２３】本実施例においてラインＣＫＢＨＶの３つ
のパルスによって、３ビットコードがアドレス端子Ａ１
からシフトレジスタ１００内へシフト入力されている。
出力Ｓ１，Ｓ２，Ｓ３が所望のコードに従って、あるラ
インに対してはインバータ１０９を介してＮＡＮＤゲー
ト１０４へ供給される。従って、ＮＡＮＤゲート１０４
₀ は、シフトレジスタ１００内へシフト入力されたコー
ドが１０１である場合には（出力Ｓ３，Ｓ２ ，Ｓ１に
夫々対応している）、ラインＳＲ４上の高レベルをＮＡ
ＮＤゲート１１４₀ へ供給する（インバータ１０５を介
して）。本実施例においては、ラインＳＲ１上に高レベ
ルを供給するためのＮＡＮＤゲート１０４₁ に対するコ
ードは１１０である。この時にフリップフロップ９０に
対しては何等クロックパルスが発生されていないので、
ＮＡＮＤゲート１１４に対する他方の入力は、インバー
タ１０７によって反転されたラインＱ０及びＱ１からの
高論理レベルである。シフトレジスタ１００がコード１
０１を供給するこの例においては、ラインＲＤＹ４は高
論理レベルにあり、ＮＡＮＤゲート１０４₁ からのライ
ンＳＲ１が低であるのでラインＲＤＹ１は低である。

【０１２４】ラインＣＫＢＨＶ上の４番目のパルスにお
いて、アドレス端子Ａ１が高論理レベルにあると、ＮＡ
ＮＤゲート１１８の出力は低である。インバータ１１９
による反転の後、ラインＰＬＳ４は高論理レベルにあ
り、それは、ラインＲＤＹ４上の高論理レベルと共に、
ＮＡＮＤゲート１１６₀ （その入力端においてラインＰ
ＬＳ４及びＲＤＹ４を有している）をして、図２ｂ内の
テストモードイネーブル回路２９ｃのフリップフロップ
９０₀ へのラインＣＫ４及びＣＫ４ 上に夫々高論理レ
ベル及び低論理レベルを供給する。従って、本実施例に
おいては、パラレル（並列）読取り／書込みの特別テス
トモードをイネーブルさせるために必要とされる第一シ
リアルコードは、アドレス端子Ａ３における過電圧エク
スカーションによりクロック入力されるアドレス端子を
Ａ１における１０１１のシリアルコードである。従っ
て、フリップフロップ９０₀ の出力端からのラインＱ０
は高論理レベルにある（端子Ａ３における過電圧エクス
カーションの終了時においてラインＣＫＢＨＶが低レベ
ルへ復帰した場合）。

【０１２５】ラインＱ０が高であると、ラインＱＯＲも
高論理レベルにある。ラインＱＯＲもＮＡＮＤゲート１
１０の入力端へ接続されており、該ゲートは、インバー
タ１１１を介して、カウンタ１０２をクロック動作させ
る。カウンタ１０２は従来の２ビットカウンタであり、
それはＤフリップフロップ１０３₁ 及び１０３₂ を有し
ている。フリップフロップ１０３の出力端は、インバー
タ１２１を介して、それらのＤ入力端へ接続されてお
り、且つフリップフロップ１０３₁ の出力端はＤフリッ
プフロップ１０３₂ のクロック動作を制御するために、
ＮＡＮＤゲート１１２及びインバータ１１３を介してイ
ンバータ１１１の出力でゲート動作される。フリップフ
ロップ１０３₁ 及び１０３₂ の出力は、夫々、ラインＣ
Ｔ１及びＣＴ２上に供給される。従って、ラインＣＫＢ
ＨＶの各パルスと共に、カウンタ１０２は、００，０
１，１０，１１のシーケンスに従ってカウントする（ラ
インＣＴ２は該カウントにおけるより高い桁位置のビッ
トである）。

【０１２６】従って、ラインＣＫＢＨＶの３個のパルス
の次のシーケンスがカウンタ１０２をしてその１１状態
へカウントさせる。ラインＣＴ１及びＣＴ２はＮＡＮＤ
ゲート１２６の入力端へ接続されており、該ゲートは、
従って、該カウントが１１に到達する迄、ラインＣＴＮ
上のその出力端において高論理レベルを駆動する。他方
の入力端がラインＣＴＮに接続されているＮＡＮＤゲー
ト１０８の出力端は低論理レベルにある。なぜならば、
ラインＱＯＲも高論理レベルにあるからである（ライン
Ｑ０は高である）。従って、カウンタ１０２はこの期間
中においてラインＣＫＢＨＶ上のクロックパルスがライ
ンＰＬＳ４上に高論理レベルを発生することを禁止して
おり、このように、誤ったコードがフリップフロップ９
０及び９２に対してクロックパルスを時期尚早に発生さ
せることはない。注意すべきことであるが、ラインＣＫ
ＢＨＶ上のこれらのパルスは継続してシフトレジスタ１
００内へデータをシフトさせており、以下に説明する如
く、シーケンスの終了時に比較を行なう。

【０１２７】カウンタ１０２が１１状態に到達すると、
ラインＣＴＮは低論理レベルへ移行する。従って、ＮＡ
ＮＤゲート１０８はＮＡＮＤゲート１１８へ高論理レベ
ルを供給し、該ゲート１１８は、ラインＡ１及びＣＫＢ
ＨＶの状態がＮＡＮＤゲート１１８の出力を制御するこ
とを可能としている。ラインＣＫＢＨＶの４番目のパル
スの時に端子Ａ１において高論理レベルが存在すると、
ラインＰＬＳ４は再度高論理レベルへ移行する。従っ
て、ラインＣＫ４及びＣＫ４ （本実施例における場
合）上の２番目のクロックパルスは、ラインＲＤＹ４が
再度高論理レベルにあり（即ち、シフトレジスタ１００
がコード１０１を供給している）、且つラインＱ１が低
論理レベルにある場合に、ＮＡＮＤゲート１１６₀ によ
って発生される。注意すべきことであるが、フリップフ
ロップ９０₀ からのラインＱ１が低論理レベルにあると
いう条件は、最初のクロックパルスがフリップフロップ
９０及び９２の一方のシリーズへ発生された後に、フリ
ップフロップ９０及び９２の別のシリーズへクロックパ
ルスが発生されることを防止する。

【０１２８】評価論理３０ｃは、更に、コードの第二シ
ーケンスが誤っている場合のリセット回路を有してい
る。上述した例において、シフトレジスタ１００が１０
１コードを発生しない場合、ラインＲＢＹ４は低論理レ
ベルにある。フリップフロップ９０₀ 及び９２₀ への最
初のクロックパルスからラインＱ０が高であると、ライ
ンＲＤＹ１は、シフトレジスタ１００内のコードとは無
関係に、低論理レベルにある。ＮＯＲゲート１２０は、
その入力端をラインＲＤＹ１及びＲＤＹ４へ接続してお
り、且つ従って、ＮＡＮＤゲート１２４に対してその出
力端において高論理レベルを発生する。ＮＡＮＤゲート
１２４は、更に、ラインＣＫＢＨＶと共に、その入力端
においてラインＣＴ１及びＣＴ２上でカウンタ１０２の
状態を受取り、且つその出力端をＮＡＮＤゲート７８の
入力端へ接続しており、該ゲートはインバータ１１９を
介してラインＲＳＴ を駆動し、且つそれはインバータ
７９からシフトレジスタ１００をリセットする。従っ
て、カウンタ１０２の状態が１１であり、且つ有効なコ
ードがラインＣＫＢＨＶの４番目のパルスの時に受取ら
れない場合（即ち、ラインＲＤＹ１及びＲＤＹ４の両方
が低）、ＮＡＮＤゲート１２４の出力は低論理レベルへ
移行し、ＮＡＮＤゲート７８及びインバータ７９をして
シフトレジスタ１００内のフリップフロップ１０１をリ
セットさせ、且つラインＲＳＴ を介してテストモード
イネーブル回路２９ｃ内のフリップフロップ９０及び９
２をリセットさせる。従って、誤ったコードを受取る
と、例え最初のクロックパルスがフリップフロップ９０
及び９２へ送給された後であっても、評価論理３０ｃ
は、テストモードへエントリする前に、完全なシーケン
スを受取ることを強制する。

【０１２９】従って、本発明のこの別の実施例に基づく
評価論理３０ｃは、更に、単に１つの端子がコードを受
取るために使用可能な場合であっても、特別テストモー
ドへ不本意にエントリすることに対する付加的なセキュ
リティを与えている。この付加的なセキュリティは、ま
ばらなシリアルコード、即ち使用可能なテストモードか
ら個別的に選択するために必要な最小数よりも大きなビ
ット数のシリアルコードによって与えられる。この実施
例においては、各々が４個のビットの２つのシーケンス
が２つのテストモードの内の１つを選択するために要求
される。更に、注意すべきことであるが、全てが「０」
又は全てが「１」以外のコードが必要とされ、そのこと
は更にセキュリティのレベルを増加させている。

【０１３０】特別テストモードの選択及びイネーブル動
作に対するモードに拘らず、特別テストモード（特に、
パラレルテストの場合）がイネーブルされると、アドレ
ス端子Ａ１及びＡ３は、例えば特別テストモードにおい
て書込まれるべき又は読取られるべきアドレス位置の選
択等のような付加的な機能を有する場合がある。従っ
て、アドレス端子Ａ１及びＡ３は、このようなイネーブ
ル動作が発生した場合には、特別テストモードをイネー
ブルする目的のためには「ｄｏｎ’ｔ ｃａｒｅ」であ
るが（且つそのような場合を図７に示してある）、アド
レス端子Ａ１及びＡ３の状態は所望のテストを達成する
場合に重要性を有する場合がある。

【０１３１】図７を参照して、チップイネーブルによっ
てメモリ１の選択により特別テストモードをディスエー
ブルさせる場合について説明する。上述した如く、特別
テストモードが通常動作期間中に不本意にエンタされる
と、最初の考え得る結果は、該メモリ内に格納されてい
るデータ、即ちそれが格納されるという予測の下でメモ
リ内に書込まれるデータが喪失される場合がある。従っ
て、テストモードをイネーブルするために複数個の過電
圧エクスカーションが必要とされる上述した特徴は、こ
のようなデータの喪失に対し付加的なセキュリティを与
えている。

【０１３２】しかしながら、更に、このような不本意な
エントリは、テストモードをディスエーブルさせ且つ通
常動作モードへ再度エンタする制御可能な方法が存在し
ない場合には、更に一層深刻な問題となる。前述のＭｃ
Ａｄａｍｓ ｅｔ ａｌ．の文献に記載されている如
く、過電圧条件によってイネーブルされる特別テストモ
ードを有するメモリにおいては、メモリを通常動作モー
ドとさせる以前の技術は、通常動作モードを再度エンタ
させるべきことを表わすコードと共に、付加的な過電圧
エクスカーションを実施することによるものである。し
かしながら、テストモードが不本意にエンタされる場
合、特にシステムの文脈における場合には、通常動作モ
ードへの再エントリは、最初に、不適切なモードが検知
されることを必要とし、且つ２番目に、適切なコードで
過電圧エクスカーションが該装置へ印加されることを必
要とし、そのようにして通常動作を再生させることが可
能である。しかしながら、予想以外にテストモードにあ
ることによって発生されるエラーを検知するための能力
は、そのエラーがテストモードにあることに起因するこ
とを決定することと勝るとも劣らず、多くのシステムに
とって比較的複雑な操作である。更に、そのシステム
は、テストモードを抜け出るために必要な過電圧能力を
有するものでない場合がある。従って、このようなイネ
ーブル動作が検知されるものと仮定して、不本意にイネ
ーブルされた特別テストモードを抜け出るためには、こ
のようなシステムにおいては全く完全なシステムシャッ
トダウンが必要とされる。

【０１３３】本発明のこの実施例に従うと、図１及び図
２及び評価論理３０に関して上述した如く、メモリ１は
特別テストモード内に配置させることが可能であり、且
つ、メモリ１がイネーブルされないような時間の間にそ
こに留まることが可能である。図１に関して上述した如
く、この実施例に基づくメモリ１は、端子Ｅ１を低論理
レベルとし且つ端子Ｅ２を高論理レベルとすることによ
ってイネーブルされる。このイネーブルされた条件に応
答して、ラインＴＲＳＴは低論理レベルにあり、そのこ
とは、評価論理３０におけるラインＲＳＴ を低論理レ
ベルとさせる。上に説明した如く、このような状態は、
フリップフロップ９０及び９２の全てをリセット状態と
させ且つその状態に保持させ、フリップフロップ９２の
Ｑ出力を無条件に低論理レベルとさせる。このような場
合、特別テストモードはイネーブルされることができ
ず、それらがイネーブルされた状態に留まることもでき
ない。

【０１３４】図７を参照して、メモリ１の脱選択に起因
して特別テストモードからのイグジット、即ち抜出るこ
とについて説明する。時間ｔ₁₁において、パラレルテス
ト用の特別テストモードがイネーブルされた状態で示さ
れており、ラインＴが高論理レベルにある。しかしなが
ら、時間ｔ₁₂において、ラインＴＲＳＴは高から低への
遷移を行ない、このような遷移は、メモリ１をイネーブ
ルさせるために適切な論理レベルを受取るチップイネー
ブル入力端子Ｅ１及びＥ２の両方に応答して、図１に示
したＡＮＤゲート２５及びインバータ２７によって発生
される。ラインＴＲＳＴが低論理レベルへ移行すること
に応答して、評価論理３０はラインＲＳＴ 上に低論理
レベルを発生する。図６に関して上述した如く、テスト
モードイネーブル回路２９内のフリップフロップ９０及
び９２は、全て、ラインＲＳＴ に応答して、それらがそ
れらの夫々のＱ出力端において低論理レベルを供給する
状態へリセットされる。その結果、ドライバ１１０は、
フリップフロップ９２₂のＱ出力がラインＲＳＴ 上の
低論理レベルによって低へ駆動されることに応答して、
時間ｔ₁₃においてラインＴ（且つ、ラインＴ２）上の低
論理レベルを駆動する。

【０１３５】従って、本発明のこの実施例によれば、特
別テストモードからのイグジット（抜け出し）は、単
に、チップイネーブル機能によりメモリ１のイネーブル
動作によって実施される。このようなイネーブル動作
は、勿論、メモリ１のシステムユーザに対して使用可能
なものである。なぜならば、チップイネーブルによるイ
ネーブル動作は、メモリ１のこの実施例の必要且つ特定
された機能だからである。更に、例えば、単に１つのメ
モリバンクが使用されている場合のようなバス競合の可
能性がない特に簡単なシステムにおいては、チップイネ
ーブル端子Ｅ１及びＥ２はイネーブル状態へハードワイ
ヤード構成とさせることが可能である。このようなハー
ドワイヤード構成は、このメモリ１の実施例の場合、ラ
インＴＲＳＴが低論理レベルに留まる場合、システム動
作期間中に特別テストモードへ不本意にエンタする可能
性を否定する。テストモードへのエントリに起因するデ
ータ損失は、このような適用においては、発生すること
はない。

【０１３６】次に、図８を参照して、パワーアップシー
ケンスに応答するテストモードイネーブル回路２９の動
作について説明する。以下に説明する如く、テストモー
ドイネーブル回路２９はパワーオンリセット回路４０を
有しており、それはパワーアップ時に初期的にラインＰ
ＯＲ上に低論理レベルを発生し、且つＶ_cc電圧スレッシ
ュホールドに到達した後の時刻においてその上に高論理
レベルを発生する。

【０１３７】時間ｔ₀ において、メモリ１は、電源電圧
Ｖ_ccを示した上部ラインによって示される如く、パワー
ダウン状態にあり、端子Ａ３には負の電圧が印加されて
いる。上述した如く、このような状態は、電源Ｖ_ccのパ
ワーアップ期間中、又はメモリ１の「ホットソケット」
を前にパワーアップした位置内へ挿入する場合に発生す
る場合があり、電源電圧Ｖ_ccはその電圧が端子Ａ３へ印
加される後にメモリ１に到達する。何れの場合において
も、アドレス端子Ａ３は、Ｖ_ccに対して、更に多分Ｖ_ss
に対して、この時点において過電圧状態にある。端子Ａ
３におけるこの状態に応答し、且つアドレス端子Ａ１が
コード（パワーアップ期間中に有り得る如く、低論理レ
ベルにおけるものとしてこの説明の目的のために任意的
に選択される）を表わす場合、評価論理３０はラインＣ
Ｋ１及びＣＫ１ 上に夫々高信号及び低信号を発生す
る。注意すべきことであるが、上述した理由のために、
端子Ａ３における過電圧条件は意図的に供給されるもの
ではなく、この状態において、特別テストモードがこの
条件でイネーブルされることを意図されているものでも
ない。その代わりに、端子Ａ３におけるこの過電圧エク
スカーションは、パワーアップ又はホットソケット条件
によって発生されるアドレス端子Ａ３と相対的な電源Ｖ
_ccのステータスの属性である。

【０１３８】ラインＣＫ１及びＣＫ１ 上のこれらの信
号は、テストモードイネーブル回路２９内のパワーオン
リセット回路４０が存在しなかったならば、フリップフ
ロップ９０₁ をしてそのＤ入力端において高論理レベル
へラッチさせる。Ｖ_ccが図８に示した電圧Ｖ_onより低い
低レベルにある期間中で、且つ図８においてｔ_d として
示したその後の時間期間の間、ラインＰＯＲはパワーオ
ンリセット回路４０によって低論理レベルに維持され
る。従って、評価論理３０は、テストモードイネーブル
回路２９内のフリップフロップ９０及び９２へのライン
ＲＳＴ 上に低論理レベル信号を発生し、そのＱ出力が
低論理レベルに維持することを確保する。図８に示した
如く、ドライバ１１０によって駆動されるフリップフロ
ップ９２₁のＱ出力に対応して、フリップフロップ９０₁
のＱ出力及びラインＴ２の両方が、端子Ａ３における
過電圧エクスカーションとは無関係に、この時間期間中
低論理レベルに留まる。

【０１３９】電源電圧Ｖ_ccがパワーオンリセット回路４
０がトリップする限界Ｖ_onを超えた後であって、且つパ
ワーオンリセット回路４０内に組込んだ時間遅延ｔ_d の
後に、ラインＰＯＲは時間ｔ₁ において高論理レベルへ
駆動される。ラインＰＯＲが高レベルへ移行することに
応答して、評価論理３０はフリップフロップ９０及び９
２へのラインＲＳＴ 上に高論理レベルを供給する。そ
の結果、フリップフロップ９０及び９２は、それらのク
ロック入力端における信号に応答する。更に、電源電圧
Ｖ_ccが公称レベルに到達することに応答して、上述した
状況に起因して過電圧状態にあったアドレス端子Ａ３も
公称レベルに復帰する。次いで、メモリ１の通常動作が
継続することが可能である。

【０１４０】図８の動作実施例においては、過電圧エク
スカーション期間中に低レベルにあるアドレス端子Ａ１
によって選択されるテストモードイネーブルラインＴ２
と関連する特別テストモードがイネーブルされる。従っ
て、前の場合における如く、時間ｔ₂ において、第一過
電圧（この場合は、アンダー電圧）条件が、アドレス端
子Ａ１が低論理レベルにあるような期間中にアドレス端
子Ａ３へ意図的に供給され、この特別テストモードを選
択する。この条件に応答して、評価論理３０が、時間ｔ
₃ において、ラインＣＫ１及びＣＫ１ 上に夫々高論理
レベル及び低論理レベルを供給する。このことは、フリ
ップフロップ９０₁ の第一段の遷移を発生し、従って、
それはその出力端に高論理レベルを供給する。アドレス
端子Ａ３が時間ｔ₄ において公称レベルに復帰すると、
時間ｔ₅ において低論理レベル及び高論理レベルが夫々
ラインＣＫ１及びＣＫ１ 上に供給され、そのことは、
高論理レベルを、フリップフロップ９０₁ の第二段及び
Ｑ出力端へクロック入力させる。

【０１４１】注意すべきことであるが、時間ｔ₁ におい
て発生したアドレス端子Ａ３の過電圧エクスカーション
はこのシーケンスにおける２番目のこのようなエクスカ
ーションであるが、テストモードイネーブル回路２９は
このエクスカーションを最初のそのようなシーケンスと
して取扱っており、そのことは、ラインＴ２が低論理レ
ベルに留まることから明らかである。従って、テストモ
ードイネーブル回路２９はパワーアップ又はパワーダウ
ン期間中の過電圧状態が、実際上、テストモードイネー
ブル回路２９に関するこのような条件の効果をロックア
ウトすることにより、特別テスト機能の不本意のイネー
ブル動作を発生することを防止している。従って、完全
なパワーアップの後に発生する過電圧条件乃至は状態の
みがテストモードイネーブル回路２９によって有効なも
のとして受付けられる。図８に示した如く、端子Ａ３に
おける２番目のそのようなエクスカーションが最初のも
のとしてカウントされるに過ぎない。

【０１４２】従って、特別テストモードは、時間ｔ₆ に
おいて発生する端子Ａ３における２番目の過電圧エクス
カーションによってイネーブルされ、それは、時間ｔ₇
における端子Ａ３が公称レベルへ復帰することと一体と
なって、図７に関して上述したのと同一の態様で、ライ
ンＴ２において高論理レベル信号を発生する。

【０１４３】テストモードにおける出力イネーブル 図１及び図９を参照して、テストモードイネーブル回路
２９による特別テストモードのイネーブル動作の結果と
しての、出力バッファ２２の制御について説明する。図
１に示し且つ上に説明した如く、メモリ１のこの実施例
は、ＯＲゲート３３を有しており、それは、その入力端
において、ＡＮＤゲート２５の出力端からのラインＣＥ
を受取り且つテストモードイネーブル回路２９からのラ
インＴを受取る。ＯＲゲート３３の出力端はＡＮＤゲー
ト２６の入力端へ接続されており、且つＡＮＤゲート２
６の出力端は出力バッファ２２のイネーブル動作及びデ
ィスエーブル動作を制御する。説明の便宜上、出力バッ
ファ２２がＡＮＤゲート２６の出力端における高論理レ
ベルによってこの実施例においてはイネーブルされる。

【０１４４】注意すべきことであるが、図２乃至７に関
して上述した如く、ラインＴは、メモリ１内の２つの特
別テストモードのうちの１つをイネーブルする信号を担
持する。メモリ１内の出力バッファ２２を制御する目的
のためには、テストモードイネーブル信号（本実施例に
おいてはラインＴ及びＴ２）の論理的ＯＲを図１のＯＲ
ゲート３３の入力端へ送給することが有用である場合が
ある。このことは、以下に説明するような態様で出力バ
ッファ２２を制御するために特別テストモードの何れか
１つの選択を行なうことを可能とする。一方、特に２つ
を超えた特別テストモードが使用可能な場合において
は、特別テストモードのうちのある選択したもののみの
イネーブル動作が出力バッファ２２のイネーブル動作及
びディスエーブル動作に影響を与えることが可能である
ように適宜の論理を実現することが可能であり、このよ
うな論理の構成は、勿論、テストモードにおける出力バ
ッファ２２の所望の制御に基づいて当業者にとって自明
なものである。

【０１４５】更に注意すべきことであるが、ＯＲゲート
３３によるラインＣＥ及びラインＴの論理的結合とそれ
に続くＡＮＤゲート２６による出力バッファ２２のイネ
ーブル動作の制御はこの機能の比較的簡単な具体例であ
る。その他の回路、例えば、出力バッファ２２のイネー
ブル動作及びディスエーブル動作のタイミングを制御
し、又は更に出力バッファ２２のイネーブル動作をその
他の目的のためにメモリ１内の付加的な内部信号とゲー
ト動作させる遅延段を本回路の特定の条件に基づいてこ
の機能の具体化において設けることが可能であることは
勿論である。更に、正論理について示したが、本発明の
実施において負論理（即ち、ＯＲとＡＮＤの実現化では
なくＮＯＲとＮＡＮＤの実現化）も等価的に使用可能で
あることは勿論である。

【０１４６】ラインＴ上のテストモードイネーブル信号
による出力バッファ２２の制御は、本発明のこの実施例
に基づいて構成されたメモリ１において特に有益的な機
能を与えている。このような構成の第一の機能は、メモ
リ１がその特別のテストモードステータスを通信するこ
とが可能であり、ユーザ（又は検査を行なうテスト装
置）に対して特別テスト動作を実施する時点の前に、本
装置が特別テストモードにあることのアクノレッジメン
ト（通知）を与えることが可能であるということであ
る。このようなアクノレッジメントは、例えば上述した
過電圧エクスカーション等の異常なサイクルによって特
別テストモードへのエントリが開始される場合には特に
重要である。なぜならば、このようなサイクルは、テス
ト装置乃至はシステムの公称的な能力範囲のものでない
場合があり、従ってこのようなサイクルが所望通りに実
施されるということは常に確かではないからである。更
に、特別テストモードにおけるテストが装置の製造又は
テスト期間中に不合格となる場合には、テストモードへ
のエントリのアクノレッジメントは、テスト装置及びオ
ペレータが、該メモリが実際にテストに不合格であった
のか又はそれが単にテストモードにエンタすることを失
敗したのかについて質問しないことを可能とする。注意
すべきことであるが、テストモードエントリ手順は該装
置（メモリ）が販売される明細に合致するものでない場
合があるので、予定通り特別テストモードにエンタする
ことに失敗する集積回路は通常動作モードにおいて完全
にテストされ且つ全てのその特定された条件に合致する
ものである場合がある。

【０１４７】更に、特別テストモードのイネーブル動作
の通信は、このようなモードへの不本意なエントリの検
知を行なうことを可能とし、従ってユーザは、該装置の
通常動作モードへの復帰のために要求される必要なサイ
クルを実施することが可能である。

【０１４８】しかしながら、上述した如く、パッケージ
化した集積回路装置、特にメモリ１等のようなメモリ装
置の外部端子の数は、パッケージ化したメモリ装置、且
つ該装置のために必要な回路基板空間の寸法を可及的に
小さなものに維持するために最小値に維持される。更
に、回路基板の複雑性を最小とするためにパッケージ化
したメモリ装置に対しての接続を可及的に少ないものと
することが望ましい。従って、集積回路のステータスは
該装置の専用端子において供給される信号によって通信
されることが可能であるが、特にパッケージ化した回路
の場合、このような端子を設けることは望ましいことで
はない。

【０１４９】図９を参照して、端子ＤＱによる特別テス
トモードのイネーブル動作の通信について説明する。こ
の例の場合には、端子Ｗ が高論理レベルに留まるもの
と仮定されており、従って出力バッファ２２のイネーブ
ル動作はラインＴ及びＣＥ及び端子ＯＥの状態によって
制御される。上述した如く、特別テストモードは、メモ
リ１がチップイネーブル端子Ｅ１及びＥ２からイネーブ
ルされるものではない場合、即ちＡＮＤゲート２５の出
力端におけるラインＣＥが低論理レベルにある場合にの
みイネーブルさせることが可能である。図９における時
間ｔ₀ において、ラインＴは低論理レベルにある。又、
この実施例において時間ｔ₀ において、端子ＯＥは高論
理レベルにあるので（図９には示していないが、端子Ｗ
と共に）、データ出力端子ＤＱは活性状態にある。端
子Ｅ１及びＥ２からの脱選択によるメモリ１の動作を図
９に表示してあり、ラインＣＥは時間ｔ₁ において低論
理レベルへ移行し、次いで端子ＤＱが時間ｔ₂ において
高インピーダンス状態へ移行するが、それは、ＡＮＤゲ
ート２５、ＯＲゲート３３及びＡＮＤゲート２６の動作
による出力バッファ２２のディスエーブル動作の結果で
ある。メモリ１の脱選択に応答しての出力バッファ２２
のディスエーブル動作及びその結果得られる端子ＤＱに
おける高インピーダンス状態は、メモリ及びチップイネ
ーブル機能及び端子をもったその他の集積回路において
公知のものである。

【０１５０】本発明のこの実施例に基づいて構成された
メモリ１においては、図９の時間ｔ₃ における特別テス
トモードへのエントリ時に、ラインＴはテストモードイ
ネーブル回路２９によって高論理レベルへ駆動される。
高論理レベルにあるラインＴに応答して、ＯＲゲート３
３が高論理レベルをＡＮＤゲート２６へ供給する。端子
ＯＥ及びＷ が高論理レベルにあり且つパラレルテスト
回路２８からのライン３２が高状態に留まるので（即
ち、パラレルテストが合格したか又は未だに実施されて
いないかの何れか）、端子ＤＱは時間ｔ₄ において活性
状態となる。この条件は、チップイネーブル端子Ｅ１及
びＥ２がメモリ１を選択していない状態で端子ＤＱが低
インピーダンスを与える場合、従来のメモリ動作におい
ては予定されないものである。なぜならば、該回路がイ
ネーブルされない場合には、端子ＤＱは高インピーダン
ス状態に留まるものと予定されているからである。従っ
て、メモリ１がイネーブルされない場合に端子ＤＱにお
いて低インピーダンス状態が与えられることは、このよ
うな通信のためにメモリ１に対して付加的な端子を必要
とすることなしに、特別テストモードへのエントリをア
クノレッジ即ち通知する。

【０１５１】注意すべきことであるが、テストモードへ
のエントリを通信する目的のためには、端子ＤＱに供給
されるデータ状態は重要なものではなく、本発明のこの
実施例においては、テストモードへのエントリは、端子
ＤＱにおける低インピーダンス条件によって通信され
る。しかしながら、所望により、付加的な情報をこの時
点において端子ＤＱに供給することが可能であり、この
ような付加的な情報は、例えば、どのテストモードがイ
ネーブルされたかの識別等である。更に、注意すべきこ
とであるが、メモリ１等のようなワイドワードメモリに
おける出力バッファの全てが上述した態様で制御するこ
とが必要とされるものではない。なぜならば、特別テス
トモードのイネーブル動作は、低インピーダンス状態を
与える端子ＤＱのうちの選択した１つによって適切に通
信することが可能だからである。

【０１５２】テストモードイネーブル回路２９による出
力バッファ２２の制御は、特別動作乃至はテストモード
においてメモリ１の別の機能を可能とする。ラインＴが
高論理レベルにあると、通常動作において出力イネーブ
ルとして作用する端子ＯＥがテストモードにおいてチッ
プイネーブル機能として作用する。このようなチップイ
ネーブル機能は出力端子ＤＱの制御のためにテストモー
ドにおいて有用であり、特に端子ＤＱをワイヤードＯＲ
態様で接続した状態でシステム内に据え付けた場合に特
別テストモードがメモリに対してイネーブルされる場合
に有用である。更に、メモリ１内の付加的な論理が最小
の状態で、テストモード期間中の端子ＯＥからの信号が
テストモード期間中にメモリ１の内部動作を制御するこ
とも可能であり、そのことは、システムテスト適用にお
いて有用である。

【０１５３】図１を参照して、このような付加的な論理
の簡単な例について説明する。ＡＮＤゲート２１が１つ
の入力端においてテストモードイネーブル回路２９から
のラインＴを受取り、且つ別の入力端（所望によりバッ
ファされている）における出力イネーブル端子ＯＥにお
ける状態を受取る。ＡＮＤゲート２１の出力端はＯＲゲ
ート１９の１つの入力端へ接続されており、該ゲート１
９は、その他方の入力端においてＡＮＤゲート２５の出
力端からのラインＣＥを受取る。ＯＲゲート１９の出力
端は入力／出力制御及び列デコーダ１６としてこのよう
な機能的回路へ接続されており、且つ従来のチップイネ
ーブル態様でこのような回路をイネーブルし且つディス
エーブルさせる。従って、出力イネーブル端子ＯＥは、
出力バッファ２２のイネーブル動作及びディスエーブル
動作を制御するばかりでなく、テストモード期間中にチ
ップイネーブル端子としても作用する。このような機能
は、複数個のメモリ１が並列接続されており且つメモリ
１のうちの１つ（又は１つのバンク）のみがテストされ
るべき場合に、例えば特別テストモード等のような特別
動作モードをイネーブルさせるべき場合に特に有用であ
る。この実施例におけるチップイネーブル端子Ｅ１及び
Ｅ２はテストモードからのイグジット即ち抜け出しを与
えるので、この実施例においては、出力イネーブル端子
ＯＥがメモリ１のチップイネーブル制御を与えるもので
あることが特に有用である。このような制御を達成する
図１に示した論理のその他の実施例も当業者に自明なも
のである。

【０１５４】図９の実施例においては、時間ｔ₅ におい
て、端子ＯＥは、メモリ１がテストモードにある場合に
（ラインＴが高論理レベルにある）、低論理レベルへ外
部的に駆動される。この信号に応答して、ＡＮＤゲート
２６の出力は低論理レベルへ移行し、出力バッファ２２
をディスエーブルさせ且つ時間ｔ₆ において示した如
く、端子ＤＱを高インピーダンス状態とさせる。テスト
モードにおけるメモリ１の再選択は、端子ＯＥを高論理
レベルへ外部的に駆動することによって達成される（時
間ｔ₇ において示してある）、それに応答して、端子Ｄ
Ｑは、再度、活性状態となり且つ時間ｔ₈ において該端
子においてデータを供給することが可能である。上述し
た如く、メモリ１は、チップイネーブルコードを受取る
端子Ｅ１及びＥ２によりテストモードをイグジット即ち
抜け出すことが可能である。

【０１５５】従って、本発明のこの実施例に基づくメモ
リ１は、通常動作においてある機能を有する例えば端子
ＤＱ等のような端子を使用することによりそのテストモ
ードステータスを通信することが可能である。更に、こ
の実施例に基づくメモリ１は、チップイネーブルを使用
することにより特別テストモードをイグジット即ち抜け
出す簡単な方法を与えており、更に通常動作において異
なった機能を有する更に別の端子を使用することにより
特別テストモードにある間にチップイネーブル機能を与
える。従って、特別テストモードの制御及びアクノレッ
ジメント（通知）のための付加的な端子を設けることの
必要性は本発明に基づくメモリ１においては回避されて
いる。

【０１５６】以上、本発明の具体的実施の態様について
詳細に説明したが、本発明はこれら具体例にのみ限定さ
れるべきものではなく、本発明の技術的範囲を逸脱する
ことなしに種々の変形が可能であることは勿論である。

【図面の簡単な説明】

【図１】 本発明の好適実施例を組込んだメモリ装置の
概略図。

【図２】 図１のメモリのテストモードイネーブル回路
の概略図。

【図２ａ】 図１のテストモードイネーブル回路の別の
実施例の概略図。

【図２ｂ】 図１のテストモードイネーブル回路の更に
別の実施例の概略図。

【図３】 図２のテストモードイネーブル回路内の過電
圧検知器回路の概略図。

【図４】 図２のテストモードイネーブル回路において
使用された場合のリセット回路を具備するパワーオンリ
セット回路の第一実施例の概略図。

【図４ａ】 図４のパワーオンリセット回路に対するリ
セット回路の別の実施例の概略図。

【図４ｂ】 図４のパワーオンリセット回路用のリセッ
ト回路の更に別の実施例の概略図。

【図５】 図２のテストモードイネーブル回路における
評価論理の概略図。

【図５ａ】 図２のテストモードイネーブル回路におけ
る評価論理の別の実施例の概略図。

【図５ｂ】図２のテストモードイネーブル回路における
更に別の実施例の概略図。

【図５ｃ】 図２のテストモードイネーブル回路におけ
る評価論理の更に別の実施例の概略図。

【図６】 図２のテストモードイネーブル回路において
使用されたフリップフロップの概略図。

【図７】 図１のメモリにおける図２のテストモードイ
ネーブル回路の動作を示したタイミング線図。

【図８】 図１のメモリにおける図２のテストモードイ
ネーブル回路の動作を示したタイミング線図。

【図９】 図１のメモリにおける図２のテストモードイ
ネーブル回路の動作を示したタイミング線図。

【符号の説明】

２９ テストモードイネーブル回路 ４０ パワーオンリセット回路 ９０，９２ Ｄ型フリップフロップ ＯＥ 出力イネーブル端子

───────────────────────────────────────────────────── フロントページの続き (72)発明者 トーマス アリン コカー アメリカ合衆国， テキサス 75062, アービング， デニス ストリート 1926 (56)参考文献 特開 昭61−247984（ＪＰ，Ａ) 特開 平２−3145（ＪＰ，Ａ) 特開 平１−248073（ＪＰ，Ａ) 特開 平４−98700（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G11C 29/00 G06F 11/22 G01R 31/28 ＷＰＩ（ＤＩＡＬＯＧ)

Claims (4)

(57)【特許請求の範囲】
1. 【請求項１】 特別動作モードをイネーブルさせるイネ
   ーブル回路において、第一端子が設けられており、互い
   に直列接続された複数個のラッチが設けられており、前
   記複数個のラッチのうちの最初のものがそのデータ入力
   端を既知の論理状態へ接続しており、且つ前記複数個の
   ラッチのうちの最後のものがその出力端においてイネー
   ブル出力を発生し、前記第一端子に結合されると共に前
   記複数個のラッチのクロック入力端に結合されており前
   記第一端子において受取られる信号の過電圧遷移に応答
   して前記複数個のラッチへクロック信号を供給する評価
   回路が設けられていることを特徴とするイネーブル回
   路。
2. 【請求項２】 請求項１において、更に、前記第一端子
   と前記評価回路との間に結合して過電圧検知回路が設け
   られており、前記評価回路は前記第一端子における過電
   圧遷移を検知する前記過電圧検知回路に応答してクロッ
   ク信号を供給することを特徴とするイネーブル回路。
3. 【請求項３】 請求項２において、更に、第二端子が設
   けられており、前記評価回路が前記第二端子に結合され
   ており、且つ前記第二端子においてモード選択信号を受
   領することに応答して前記複数個のラッチへクロック信
   号を供給することを特徴とするイネーブル回路。
4. 【請求項４】 請求項１において、前記複数個のラッチ
   の各々が、パワーアップ時に、前記過電圧遷移が受領さ
   れなかったことを表わす状態を有していることを特徴と
   するイネーブル回路。