JPH0455778A - 半導体装置のテスト方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的コ （産業上の利用分野） この発明は、プロセッサを含む機能ブロックで構成され
る半導体装置のテスト方法に関する。

（従来の技術） 制御中枢となるプロセッサと複数の機能ブロックがＬＳ
Ｉ化されて構成されたシステムにおいて、従来それぞれ
の機能ブロックのテストは、それぞれの機能ブロック毎
に独立して行なわれていた。

第４図は上記したようなシステムにおけるテストの一従
来例を示す図である。

同図において、システムに含まれる複数の機能ブロック
１〜ｎは、テストデータが外部から共通に与えられ、さ
らに、それぞれの機能ブロック１〜ｎのテスト結果が外
部に共通に出力されるように構成されている。また、そ
れぞれの機能ブロック１〜ｎは、それぞれ独立して対応
する制御信号１〜ｎが外部から与えられるように構成さ
れている。

このような構成において、それぞれの機能ブロックのテ
ストは、第５図のタイミングチャートに示すように、ま
ず、制御信号１が有効化されて機能ブロック１がテスト
状態となり、テストデータが外部から機能ブロック１に
与えられ、このテストデータに基づいて機能ブロック１
が動作し、その動作結果がテスト結果として外部に出力
される。

そして、このようなテスト動作が機能ブロック２〜機能
ブロックｎに対して順次行なわれて、すべての機能ブロ
ック１〜ｎのテストが実行される。

すなわち、第４図に示す構成にあって、機能ブロック１
〜ｎのテストは、対応する制御信号１〜ｎ及びテストデ
ータがそれぞれの機能ブロック１〜ｎに対して順次与え
られて時分割で行なわれることになる。

したがって、すべての機能ブロック１〜ｎのテストに要
する時間は、それぞれの機能ブロック１〜ｎのテストに
要する時間の和となり、例えば機能ブロック１〜ｎが同
一機能であるならば、全体のテスト時間は、１つの機能
ブロックのテスト時間の０倍となる。このため、機能ブ
ロックの数が多い場合には、多くのテスト時間が必要に
なっていた。また、制御信号がそれぞれの機能ブロック
１〜ｎに対してそれぞれ独立して与えられるため、テス
ト効率が悪く、構成も増えることになる。

さらに、テストデータ、テスト結果、制御信号の入出力
は、システムの外部から行われるため、外部にテスト用
の装置を必要としていた、例えば、システムが１チツプ
化されている場合には、通常テスト用の装置としてＬＳ
Ｉテスタが使用されるが、このような場合には、上述し
たように、テスト時間及びテスト用の構成がともに増大
しているため、テストコストも増大することになる。

第６図は前述したシステムにおけるテストの他の従来例
を示す図である。

同図において、それぞれの機能ブロック１〜ｎは、それ
ぞれ独立して対応するテストデータ１〜ｎ及び制御信号
１〜ｎが外部から与えられ、それぞれ独立してテスト結
果が外部に出力されるように構成されている。

このような構成において、それぞれのテストデータ１〜
ｎ、制御信号１〜ｎは、第７図のタイミングチャートに
示すように、それぞれ対応する機能ブロック１〜ｎに並
行して与えられ、それぞれの機能ブロック１〜ｎのテス
ト結果は、それぞれの機能ブロック１〜ｎのテストデー
タに対する動作が終了して結果が得られしだいそれぞれ
独立して出力され、すべての機能ブロック１〜ｎのテス
トが行なわれる。すなわち、それぞれの機能ブロック１
〜ｎのそれぞれのテストは並行して行なわれる。

このため、システム全体としてのテスト時間は、機能ブ
ロック１〜ｎのテスト時間の中で最も長いテスト時間と
なり、例えば機能ブロック１〜ｎがすべて同一機能であ
れば、システム全体としてのテスト時間は１つの機能ブ
ロックのテスト時間となる。

したがって、このようなテスト方法にあっては、前述し
た第４図及び第５図に示すテスト方法に比して、テスト
時間は大幅に短縮される。しかしながら、それぞれの機
能ブロック１〜ｎに対して独立してテストデータ、テス
ト結果、制御信号が入出力されるため、機能ブロックが
多い場合には、信号数がぼう人となり、構成も大幅に増
大することになる。また、前述した従来のテスト方法と
同様に、外部にテスト用の装置が必要になる。

（発明が解決しようとする課題） 以上説明したように、プロセッサと組み合わされて所望
のシステムを構成する複数の機能ブロックにおける従来
のテスト方法にあっては、多くのテスト時間を要し、あ
るいは構成の大型化を招くといった不具合が生じ、両軍
具合を同時に解消することはできなかった。また、テス
ト専用の装置が必要となり、テストコストの低減を困難
にしていた。

そこで、この発明は、上記に鑑みてなされたものであり
、その目的とするところは、構成の大型化を招くことな
く、テスト時間を短縮することによりテストの効率化を
図るとともにテストの容易化をも達成し得る半導体装置
のテスト方法を提供することにある。

［発明の構成］ （課題を解決するための手段） 上記目的を達成するために、この発明は、通常動作時に
機能ブロックを命令制御するプロセッサが、テスト動作
時にプログラム命令にしたがって前記プロセッサと同一
システムに含まれる被テスト機能ブロックにテストデー
タを供給し、前記被テスト機能ブロックを前記テストデ
ータに基づいてプログラム命令により動作制御し、前記
被テスト機能ブロックの動作結果となるテスト結果を収
集し、収集したテスト結果を解析することを要旨とする
。

（作用） この発明は、テスト対象となる機能ブロックと同じシス
テムに含まれるプロセッサが実行すプログラム命令にし
たがって、テスト対象となる機能ブロックにテストデー
タを供給し、テスト対象となる機能ブロックからテスト
結果を収集して、機能ブロックのテストを行なうように
している。

（実施例） 以下、図面を用いてこの発明の詳細な説明する。

第１図はこの発明の一実施例の構成を示す図である。同
図に示す実施例の特徴は、制御中枢となるプロセッサと
１つの機能ブロックからなるシステムにおいて、機能ブ
ロックのテストをプロセッサを制御中枢としてスキャン
・テスト手法を用いて行なうようにしたことにある。

第１図において、システム１１は、通常動作（ノーマル
モード）時及びテスト動作（スキャンモード）時にシス
テム１１の制御中枢となるプロセッサ１２と、このプロ
セッサ１２のプログラム命令制御により所定の機能を有
する１つの機能ブロック１３を備えている。

プロセッサ１２は、スキャンモード時に機能ブロック１
３のテストをプログラム命令によって制御し、ノーマル
モードであるかスキャンモードであるかを制御信号によ
って機能ブロック１３に指令し、スキャンクロックに同
期させてスキャン動作を制御するようにしている。プロ
セッサ１２は、データをシリアルにシフトイン、シフト
アウトするレジスタ１４を備えている。

このレジスタ１４は、テストデータ及びテスト結果（ス
キャンデータ）を格納するレジスタであり、プロセッサ
１２と機能ブロック１３とのスキャンデータの入出力は
、双方向性のスキャンデータ入出力線１５を介して行な
われる。このスキャンデータ入出力線１５は、そのデー
タの転送方向が切替えられるように構成されている。

なお、この実施例では、テストデータとテスト結果を同
一のレジスタ１４に格納するようにしているが、それぞ
れ別のレジスタに格納するようにしてもよい。また、プ
ロセッサ１２が実行するシフト命令は、レジスタでのシ
フト動作を行なうか、あるいはメモリからデータを並列
に読み込んでシフト動作するかのいずれかであるため、
レジスタ１４に格納されるデータをシリアルにシフトす
るためには、プロセッサ１２にスキャンモードと通常動
作モードを区別する指令を与える必要がある。

これを実現するためには、外部から指令信号によって指
令する、あるいはプロッセサ１２の内部に制御用のフリ
ップフロップ（Ｆ／Ｆ）を設け、このＦ／Ｆにセットさ
れる情報をソフトウェア的に変えて区別するようにして
も良い。あるいは、上述したように、レジスタ内のデー
タをシリアルにシフト動作するシフト命令を追加するよ
うにしても良い。

機能ブロック１３は、テスト対象となる論理回路１６と
、テストデータを格納する複数のＦ／Ｆ１７及びテスト
結果を格納する複数のＦ／Ｆ１８を有している。

論理回路１６は、Ｆ／Ｆ　１７から与えられるテストデ
ータに基づいて動作し、動作結果として得られたテスト
結果をＦ／Ｆ　１８に出力する。

Ｆ／Ｆ１．７は、プロセッサ１２から与えられるテスト
データをスキャンクロックに同期して順次シフトインし
、シフトインしたテストデータを論理回路１６に与える
。

Ｆ　／　Ｆ　１．８は、論理回路１６から与えられるテ
スト結果を受けて、このテスト結果をスキャンクロック
に同期して順次プロセッサ１２にシフトアウトする。

このような構成において、機能プロセッサ１３のテスト
を行なう場合には、まず、スキャンモードを示す制御信
号がプロセッサ１２から機能ブロック１３に与えられ、
ステト用の論理右シフト命令がプロセッサ１２で実行さ
れる。これにより、第２図に示すように、レジスタ１４
に格納されたテストデータがスキャンデータ入出力線１
５を介して機能ブロック１３に与えられ、シフト命令で
指定されたビット分のデータがスキャンクロックに同期
して順次Ｆ／Ｆ１．７にシフトインしてセットされる。

その後、ノーマルモードを示す制御Ｊ　１を号及びｌク
ロック（ｎ＋１）分のスキャンクロ・ツクが機能ブロッ
ク１３に与えられる。これにより、それぞれのＦ／Ｆ１
．７にセットされたテストデータが論理回路１６に与え
られ、論理回路１６においてこのテストデータに基づい
てｌクロック分の通常動作が行なわれる。］ｌクロック
の通常動作が終了すると、論理回路１６の動作結果、す
なわちテスト結果はそれぞれのＦ／Ｆ１．８に出力され
ている状態となる。

次に、テスト用の論理左シフト命令がプロセッサ１２に
よって実行されて、スキャンモードを示す制御信号及び
スキャングロックが機能ブロック１３に与えられる。こ
れにより、第２図に示すように、論理回路〕６のテスト
結果がそれぞれのＦ／Ｆ１８に取り込まれて、スキャン
クロックに同期して順次シフトアウトされ、スキャンデ
ータ入出力線１５を介してプロセッサ１２のレジスタ１
４に格納される。テスト結果がレジスタ〕４に格納され
た後、制御信号はノーマルモードに戻り、スキャンクロ
ックの出力か停止して、論理左シフト命令が終了する。

この後、レジスタ１４に格納されたテスト結果と予め容
易された期待値とが、例えば比較命令の実行によって比
較されて、テストの解析が行なわれる。

このように、テストに必要なデータ及び制御データを命
令制御によって格納し、同様に命令制御によってテスト
を起動し、テスト結果の収集及び解析もシステストに含
まれるプロセッサが実行する命令によって行なうように
しているので、プロセッサがＬＳＩテスタ等で正常動作
を行なうことが確認されていれば、機能ブロックのテス
トはＬＳＩテスタを用いることなく、プリント基本等の
上で容易に実施することが可能となる。したがって、テ
ストは短時間で行なうことができるようになり、テスト
用の構成が増大することもなくなる。

また、プロセッサ用のソフトウェア・ツールを利用でき
るので、テスト項目の追加、変更、削除等を容品に行な
うことができるようになり、テストの効率化、容易化を
図ることができる。この結果、上記構成の半導体装置に
おける開発効率を向上させ、開発期間を短縮することが
可能となる。

なお、上記実施例では、テスト対象となる機能ブロック
がシステムに１つだけしか含まれていない場合を説明し
たが、複数のテスト対象となる機能ブロックが含まれて
いる場合には、スキャンブタをそれぞれの機能ブロック
に対して同期してセットし、テストをそれぞれの機能ブ
ロック毎に別々に収集するようにすればよい。また、ス
キャンデータをシステムのデータバスを介して並列に転
送するようにしてもよい。さらに、テスト結果の解析に
おいて、複数の同一機能ブロックのテスト結果の排他的
論理和をとり、すべての機能ブロックが同じテスト結果
を得られたか否かを判定するようにしてもよい。

第３図はこの発明の他の実施例を示す構成図である。こ
の実施例の特徴とするところは、前述した実施例に比し
て、テストデータ及びテスト結果を格納する構成、制御
データを格納する構成及び制御信号を生成する構成をす
べてプロセッサ２２の外部に設けたことにある。

第３図において、システム２１はプロセッサ２２とテス
ト対象となる複数の機能ブロック２３を備えている。こ
のようなシステム２１の外部には、機能ブロック２３を
テストするための構成として、テストデータ及びテスト
結果を格納するレジスタ２４、スキャングロックを発生
するシフトカウンタ２５、スキャンモードあるいはノー
マルモードを設定するレジスタ２６、機能ブロック２３
におけるデータの入出力方向を示す情報が設定されるレ
ジスタ２７、スキャンデータを選択する情報が設定され
るレジスタ２８が設けられている。これらのレジスタ２
４，２６，２７．２８及びシフトカウンタ２５へのそれ
ぞれ対応する情報は、プロセッサ２２が実行する転送命
令によってセットされる。

このような構成において、機能ブロック２３のテストを
行なう場合には、まず、データ転送命令がプロセッサ２
２に誹って実行されて、テストデータがレジスタ２４に
セットされ、スキャンデータ（テストデータ）を選択す
る情報がレジスタ２８にセットされ、スキャンモードが
レジスタ２６にセットされた後、シフトカウンタ２５に
発生するスキャンクロックの回数がセットされて、それ
ぞれの機能ブロック２３へのテストデータの人力がレジ
スタ２７にセットされると、スキャングロックが設定さ
れた回数分だけ発生されて、レジスタ２４及び機能ブロ
ック２３に与えられる。

これにより、レジスタ２４に格納されたテストデータが
機能ブロック２３に与えられる。この時に、例えばｎ番
目の機能ブロック２３には、レジスタ２８にセットされ
た情報に基づいてセレクタ２つによって選択されたテス
トデータが与えられる。その後、レジスタ２６にノーマ
ルモードがセットされてスキャンクロックが１回発生し
、それぞれの機能ブロック２３は与えられたテストデー
タに基づいて動作し、ステト結果が得られる。

次に、データ転送命令が実行されて、レジスタ２８に選
択情報がセットされ、レジスタ２６にスキャンモードが
セットされた後、シフトカウンタ２５に発生するスキャ
ングロックの回数がセットされて、レジスタ２７に機能
ブロック２３からのテスト結果の出力がセットされると
、スキャンクロックがシフトカウンタ２５からレジスタ
２４及び機能ブロック２３に与えられ、それぞれの機能
ブロック２３のテスト結果が機能ブロック２３から出力
されてレジスタ２４に格納される。その後、レジスタ２
４に格納されたテスト結果が、プロセッサ２２が実行す
る命令により読出されて、解析が行なわれる。

したがって、このような構成にあっても、前述した実施
例と同様の効果を得ることができる。

なお、この実施例にあっては、テストデータとテスト結
果を格納する構成を兼用しているが、別々の構成にして
もよい。また、機能ブロック２３とレジスタ２４とのテ
ストデータ、テスト結果の入出力は、セレクタ２９と同
様のセレクタをそれぞれの機能ブロック３に対応させて
設け、レジスタ２４の任意の場所とデータの入出力が行
なえるようにしてもよい。さらに、シフトカウンタ２５
及びレジスタ２７をそれぞれの機能ブロック２３毎に対
応させて設け、それぞれの機能ブロックのスキャン動作
を並行して行なうようにしてもよい。

このような場合には、それぞれの機能ブロックに応じて
スキャン動作を効率よく行なうことができるようになる
。

［発明の効果］ 以上説明したように、この発明によれば、テスト対象と
なる機能ブロックと同じシステムに含まれるプロセッサ
が実行するプログラム命令にしたがって、機能ブロック
をテストするようにしたので、構成の大型化を招くこと
なく、テスト時間を短縮できるとともに、テストを簡単
に行なうことができる。この結果、テストの効率化及び
テストの容易化を向上させることができるようになる。

【図面の簡単な説明】

第１図はこの発明の一実施例の構成を示す図、第２図は
第１図に示す構成の動作を示すタイミングチャート、 第３図はこの発明の他の実施例の構成を示す図、第４図
は半導体装置のテストを行なう際の従来の構成を示す図
、 第５図は第４図に示す構成の動作を示すタイミングチャ
ート、 第６図は半導体装置のテストを行なう際の従来の他の構
成を示す図、 第７図は第６図に示す構成の動作を示すタイミングチャ
ートである。 １１．１２・・・システム、 １２．２２・・・プロセッサ、 １３．２３・・・機能ブロック。

Claims (3)

【特許請求の範囲】
1. （１）通常動作時に機能ブロックを命令制御するプロセ
   ッサが、テスト動作時にプログラム命令にしたがって前
   記プロセッサと同一システムに含まれる被テスト機能ブ
   ロックにテストデータを供給し、 前記被テスト機能ブロックを前記テストデータに基づい
   てプログラム命令により動作制御し、前記被テスト機能
   ブロックの動作結果となるテスト結果を収集し、 収集したテスト結果を解析する ことを特徴とする半導体装置のテスト方法。
2. （２）前記テストデータ及びテスト結果は、前記プロセ
   ッサが含まれるシステムのデータバスを介してプロセッ
   サが実行する命令にしたがってそれぞれ並列に転送制御
   されることを特徴とする請求項１記載の半導体装置のテ
   スト方法。
3. （３）前記テストデータ及びテスト結果は、前記機能ブ
   ロックに対する入出力が前記機能ブロック毎に独立して
   行なわれることを特徴とする半導体装置のテスト方法。