JP2854659B2 - 半導体装置のテスト装置 - Google Patents
半導体装置のテスト装置Info
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- JP2854659B2 JP2854659B2 JP2071368A JP7136890A JP2854659B2 JP 2854659 B2 JP2854659 B2 JP 2854659B2 JP 2071368 A JP2071368 A JP 2071368A JP 7136890 A JP7136890 A JP 7136890A JP 2854659 B2 JP2854659 B2 JP 2854659B2
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- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/319—Tester hardware, i.e. output processing circuits
- G01R31/31917—Stimuli generation or application of test patterns to the device under test [DUT]
- G01R31/31919—Storing and outputting test patterns
- G01R31/31921—Storing and outputting test patterns using compression techniques, e.g. patterns sequencer
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は半導体装置をテストするためのテスト装置
に関し、特に小規模な構成でテスト信号を発生するため
の改良に関する。
に関し、特に小規模な構成でテスト信号を発生するため
の改良に関する。
第３図は、従来の半導体装置のテスト装置を示すブロ
ック図である。図において１は、このテスト装置100の
各部の制御を行うためのCPUであり、CPU1からの指令はC
PUバス２を介してテスト装置100内の各部に伝えられ
る。テスト装置100は複数の外部信号端子3a,3b,…3nを
有し、これらの外部信号端子3a,3b,…3nは被テスト半導
体装置200の各ピンと接続される。
ック図である。図において１は、このテスト装置100の
各部の制御を行うためのCPUであり、CPU1からの指令はC
PUバス２を介してテスト装置100内の各部に伝えられ
る。テスト装置100は複数の外部信号端子3a,3b,…3nを
有し、これらの外部信号端子3a,3b,…3nは被テスト半導
体装置200の各ピンと接続される。
外部信号端子3a,3b,…3nの各々と対応して、ピンテス
ト部4a,4b,…4nが設けられる。各ピンテスト部4a,4b,…
4nは、パターンメモリ5,タイミングメモリ6,タイミング
発生器7,出力波形生成回路８および比較回路９より構成
されている。パターンメモリ５には被テスト半導体装置
200の対応のピンに対するテスト信号の論理パターンに
関するデータおよび判定の論理パターンに関するデータ
が格納され、タイミングメモリ６にはテスト信号の付与
タイミングに関するデータおよび判定を行うタイミング
に関するデータが格納されている。タイミング発生器７
は、タイミングメモリ６からの読出しデータに基づきタ
イミング信号TMを発生する。出力波形生成回路８は、パ
ターンメモリ５から読み出されるパターンデータPTと上
記タイミング信号TMとに基づき出力波形の生成を行い、
これをテスト信号TSとして対応の外部信号端子3a,3b,…
3nに出力する。比較回路９は、被テスト半導体装置200
からの応答出力をタイミング発生器７からのタイミング
信号TMのタイミングでサンプルし、これをパターンメモ
リ５からのパターンデータPTと比較することにより判定
を行う。
ト部4a,4b,…4nが設けられる。各ピンテスト部4a,4b,…
4nは、パターンメモリ5,タイミングメモリ6,タイミング
発生器7,出力波形生成回路８および比較回路９より構成
されている。パターンメモリ５には被テスト半導体装置
200の対応のピンに対するテスト信号の論理パターンに
関するデータおよび判定の論理パターンに関するデータ
が格納され、タイミングメモリ６にはテスト信号の付与
タイミングに関するデータおよび判定を行うタイミング
に関するデータが格納されている。タイミング発生器７
は、タイミングメモリ６からの読出しデータに基づきタ
イミング信号TMを発生する。出力波形生成回路８は、パ
ターンメモリ５から読み出されるパターンデータPTと上
記タイミング信号TMとに基づき出力波形の生成を行い、
これをテスト信号TSとして対応の外部信号端子3a,3b,…
3nに出力する。比較回路９は、被テスト半導体装置200
からの応答出力をタイミング発生器７からのタイミング
信号TMのタイミングでサンプルし、これをパターンメモ
リ５からのパターンデータPTと比較することにより判定
を行う。
テスト装置100は、各ピンテスト部4a,4b,…4nに共通
のパターンコントローラ10,インストラクションメモリ1
1,周期メモリ12およびテスト同期信号発生器13を備え
る。パターンコントローラ10は、各ピンテスト部4a,4b,
…4nにおけるテスト信号発生および判定実行のシーケン
ス等を制御する。インストラクションメモリ11は、パタ
ーンコントローラ10の動作手順を規定するプログラムを
格納し、周期メモリ12は、各ピンテスト部4a,4b,…4n間
の同期をとるためのテスト同期信号SYの周期を規定する
周期データを格納する。テスト同期信号発生器13は、周
期メモリ12から読み出された周期データに従ってテスト
同期信号SYを発生する。
のパターンコントローラ10,インストラクションメモリ1
1,周期メモリ12およびテスト同期信号発生器13を備え
る。パターンコントローラ10は、各ピンテスト部4a,4b,
…4nにおけるテスト信号発生および判定実行のシーケン
ス等を制御する。インストラクションメモリ11は、パタ
ーンコントローラ10の動作手順を規定するプログラムを
格納し、周期メモリ12は、各ピンテスト部4a,4b,…4n間
の同期をとるためのテスト同期信号SYの周期を規定する
周期データを格納する。テスト同期信号発生器13は、周
期メモリ12から読み出された周期データに従ってテスト
同期信号SYを発生する。
次に、第４図を参照しつつ動作を説明する。CPU1によ
って作成されたテストプログラムは、CPUバス２を通し
てパターンメモリ5,タイミングメモリ6,インストラクシ
ョンメモリ11および周期メモリ12に転送され格納され
る。第４図に示すように、通常、パターンメモリ５の内
容は“0"または“1"、タイミングメモリ６の内容はタイ
ミング発生器７内のタイミングエッジデータテーブル7a
のアドレスを示す値、周期メモリ12の内容はテスト同期
信号発生器13内のテスト同期信号タイミングデータテー
ブル13aのアドレスを示す値である。
って作成されたテストプログラムは、CPUバス２を通し
てパターンメモリ5,タイミングメモリ6,インストラクシ
ョンメモリ11および周期メモリ12に転送され格納され
る。第４図に示すように、通常、パターンメモリ５の内
容は“0"または“1"、タイミングメモリ６の内容はタイ
ミング発生器７内のタイミングエッジデータテーブル7a
のアドレスを示す値、周期メモリ12の内容はテスト同期
信号発生器13内のテスト同期信号タイミングデータテー
ブル13aのアドレスを示す値である。
CPU1からのテストスタート指令がパターンコントロー
ラ10に与えられると、パターンコントローラ10はスター
トアドレスをパターンメモリ5,タイミングメモリ6,イン
ストラクションメモリ11および周期メモリ12に送り、以
後、インストラクションメモリ11の内容に従って決定さ
れるアドレスをこれらのメモリ5,6,11,12に送ってい
く。各メモリ5,6,11,12の内容は与えられるアドレスに
従って順次読み出される。
ラ10に与えられると、パターンコントローラ10はスター
トアドレスをパターンメモリ5,タイミングメモリ6,イン
ストラクションメモリ11および周期メモリ12に送り、以
後、インストラクションメモリ11の内容に従って決定さ
れるアドレスをこれらのメモリ5,6,11,12に送ってい
く。各メモリ5,6,11,12の内容は与えられるアドレスに
従って順次読み出される。
周期メモリ12から読み出されたデータは、テスト同期
信号発生器13に与えられる。テスト同期信号発生器13
は、与えられたデータ（アドレス値）に従ってテスト同
期信号タイミングデータテーブル13aをアクセスし、発
生すべきテスト同期信号SYの周期を決定する。そして、
決定された周期のテスト同期信号SYがテスト同期信号発
生器13で発生され、パターンメモリ5,タイミングメモリ
6,タイミング発生器７およびパターンコントローラ10に
与えられる。
信号発生器13に与えられる。テスト同期信号発生器13
は、与えられたデータ（アドレス値）に従ってテスト同
期信号タイミングデータテーブル13aをアクセスし、発
生すべきテスト同期信号SYの周期を決定する。そして、
決定された周期のテスト同期信号SYがテスト同期信号発
生器13で発生され、パターンメモリ5,タイミングメモリ
6,タイミング発生器７およびパターンコントローラ10に
与えられる。
タイミングメモリ６から読み出されたデータは、タイ
ミング発生器７に与えられる。タイミング発生器７は、
与えられたデータ（アドレス値）に従ってタイミングエ
ッジデータテーブル7aをアクセスし、発生すべきテスト
信号TSのタイミング（および第４図では図示しないが判
定実行のタイミング）を決定する。そして、決定された
タイミングのタイミング信号（第４図ではセットエッ
ジ，リセットエッジ信号）TMがタイミング発生器７で発
生され、出力波形生成回路８および比較回路９に与えら
れる。
ミング発生器７に与えられる。タイミング発生器７は、
与えられたデータ（アドレス値）に従ってタイミングエ
ッジデータテーブル7aをアクセスし、発生すべきテスト
信号TSのタイミング（および第４図では図示しないが判
定実行のタイミング）を決定する。そして、決定された
タイミングのタイミング信号（第４図ではセットエッ
ジ，リセットエッジ信号）TMがタイミング発生器７で発
生され、出力波形生成回路８および比較回路９に与えら
れる。
パターンメモリ５から読み出されたパターンデータPT
は、出力波形生成回路８および比較回路９に与えられ
る。出力波形生成回路８は、与えられたパターンデータ
PTとタイミング信号TMとに従って出力波形を生成し、こ
れをテスト信号TSとして対応の外部信号端子3a,3b,…3n
に出力する。一方、第４図では図示しないが、比較回路
９は、被テスト半導体装置200からの応答出力をタイミ
ング発生器７からのタイミング信号TMのタイミングでサ
ンプルし、これをパターンメモリ５からのパターンデー
タPTと比較することにより判定を実行する。
は、出力波形生成回路８および比較回路９に与えられ
る。出力波形生成回路８は、与えられたパターンデータ
PTとタイミング信号TMとに従って出力波形を生成し、こ
れをテスト信号TSとして対応の外部信号端子3a,3b,…3n
に出力する。一方、第４図では図示しないが、比較回路
９は、被テスト半導体装置200からの応答出力をタイミ
ング発生器７からのタイミング信号TMのタイミングでサ
ンプルし、これをパターンメモリ５からのパターンデー
タPTと比較することにより判定を実行する。
なお、パターンコントローラ10でのアドレス発生のア
ルゴリズムはインストラクションメモリ11内のインスト
ラクションによりプログラムされるが、全ピンテスト部
4a,4b,…4nの間でパターンメモリ5,タイミングメモリ６
のアドレスが横通しされているため、各ピンテスト部4
a,4b,…4nでのテスト信号発生および判定実行のアルゴ
リズムを１台のパターンコントローラ10およびインスト
ラクションメモリ11で制御できる。
ルゴリズムはインストラクションメモリ11内のインスト
ラクションによりプログラムされるが、全ピンテスト部
4a,4b,…4nの間でパターンメモリ5,タイミングメモリ６
のアドレスが横通しされているため、各ピンテスト部4
a,4b,…4nでのテスト信号発生および判定実行のアルゴ
リズムを１台のパターンコントローラ10およびインスト
ラクションメモリ11で制御できる。
従来の半導体装置のテスト装置は以上のように構成さ
れており、各ピンテスト部4a,4b,…4nのパターンメモリ
5,タイミングメモリ６へのアドレスは常に共通であるた
め、テスト信号TSの波形変化の頻度や判定実行の頻度が
少ないピンテスト部においても、他のピンテスト部でテ
スト信号の波形変化あるいは判定実行があれば、パター
ンメモリ5,タイミングメモリ６のアドレスを同じだけ確
保する必要がある。例えば第４図において、ピンテスト
部4bのパターンメモリ5,タイミングメモリ６の内容は最
初の５アドレスの間変化しないが、ピンテスト部4aのパ
ターンメモリ5,タイミングメモリ６の内容がアドレス毎
に変化するため、これに合せて、ピンテスト部5bのパタ
ーンメモリ5,タイミングメモリ６にも５アドレス分の容
量を確保する必要がある。
れており、各ピンテスト部4a,4b,…4nのパターンメモリ
5,タイミングメモリ６へのアドレスは常に共通であるた
め、テスト信号TSの波形変化の頻度や判定実行の頻度が
少ないピンテスト部においても、他のピンテスト部でテ
スト信号の波形変化あるいは判定実行があれば、パター
ンメモリ5,タイミングメモリ６のアドレスを同じだけ確
保する必要がある。例えば第４図において、ピンテスト
部4bのパターンメモリ5,タイミングメモリ６の内容は最
初の５アドレスの間変化しないが、ピンテスト部4aのパ
ターンメモリ5,タイミングメモリ６の内容がアドレス毎
に変化するため、これに合せて、ピンテスト部5bのパタ
ーンメモリ5,タイミングメモリ６にも５アドレス分の容
量を確保する必要がある。
このため、全パターンメモリ5,タイミングメモリ６の
容量が膨大なものになるという問題点があった。さら
に、メモリ容量の増大に伴い、テスト装置の消費電力の
増大や外形の大型化という問題点や、テストプログラム
が大きくなり管理が困難であるという問題点があった。
容量が膨大なものになるという問題点があった。さら
に、メモリ容量の増大に伴い、テスト装置の消費電力の
増大や外形の大型化という問題点や、テストプログラム
が大きくなり管理が困難であるという問題点があった。
この発明は上記のような問題点を解消するためになさ
れたもので、各ピンテスト部におけるメモリ容量が小さ
くて済む半導体装置のテスト装置を得ることを目的とす
る。
れたもので、各ピンテスト部におけるメモリ容量が小さ
くて済む半導体装置のテスト装置を得ることを目的とす
る。
この発明に係る半導体装置のテスト装置は、被テスト
半導体装置のピンに接続されるべき複数の外部信号端子
と、この外部信号端子の各々に対応して設けられた複数
のピンテスト部と、全ピンテスト部に共通の同期信号を
発生する同期信号発生手段と、全ピンテスト部に共通の
読み出し制御を行う主制御手段とを備えており、ピンテ
スト部の各々は、対応の外部信号端子を介して当該外部
信号端子が接続された被テスト半導体装置のピンに与え
られるべきテスト信号の論理パターンに関するデータで
あって他のピンに無関係に圧縮可能な第１のデータを記
憶する第１の記憶手段と、テスト信号の付与タイミング
に関するデータであって他のピンに無関係に圧縮可能な
第２のデータを記憶する第２の記憶手段と、同期信号発
生手段からの同期信号に同期して第１および第２の記憶
手段からの第１および第２のデータの読み出しを制御す
るピン別制御手段と、このピン別制御手段の動作手順で
あって第１および第２のデータが圧縮された場合には当
該圧縮に対応した動作手順を規定するプログラムを記憶
する第３の記憶手段と、第１および第２の記憶手段から
読み出された第１および第２のデータに基づきテスト信
号を生成して対応の外部信号端子に与える信号生成手段
とを備え、主制御手段は、第１および第２のデータを圧
縮せずに第１および第２の記憶手段に記憶した場合の当
該第１および第２の記憶手段からの第１および第２のデ
ータの読み出しアドレスを全ピンテスト部で共通に制御
し、ピンテスト部の各々は、ピン別制御手段が、主制御
手段からの読み出しアドレスを、第１および第２のデー
タを圧縮して第１および第２の記憶手段に記憶した場合
の当該第１および第２の記憶手段からの第１および第２
のデータの読み出しアドレスに読み替えることを可能に
する読み替え手段をさらに備えて構成されている。
半導体装置のピンに接続されるべき複数の外部信号端子
と、この外部信号端子の各々に対応して設けられた複数
のピンテスト部と、全ピンテスト部に共通の同期信号を
発生する同期信号発生手段と、全ピンテスト部に共通の
読み出し制御を行う主制御手段とを備えており、ピンテ
スト部の各々は、対応の外部信号端子を介して当該外部
信号端子が接続された被テスト半導体装置のピンに与え
られるべきテスト信号の論理パターンに関するデータで
あって他のピンに無関係に圧縮可能な第１のデータを記
憶する第１の記憶手段と、テスト信号の付与タイミング
に関するデータであって他のピンに無関係に圧縮可能な
第２のデータを記憶する第２の記憶手段と、同期信号発
生手段からの同期信号に同期して第１および第２の記憶
手段からの第１および第２のデータの読み出しを制御す
るピン別制御手段と、このピン別制御手段の動作手順で
あって第１および第２のデータが圧縮された場合には当
該圧縮に対応した動作手順を規定するプログラムを記憶
する第３の記憶手段と、第１および第２の記憶手段から
読み出された第１および第２のデータに基づきテスト信
号を生成して対応の外部信号端子に与える信号生成手段
とを備え、主制御手段は、第１および第２のデータを圧
縮せずに第１および第２の記憶手段に記憶した場合の当
該第１および第２の記憶手段からの第１および第２のデ
ータの読み出しアドレスを全ピンテスト部で共通に制御
し、ピンテスト部の各々は、ピン別制御手段が、主制御
手段からの読み出しアドレスを、第１および第２のデー
タを圧縮して第１および第２の記憶手段に記憶した場合
の当該第１および第２の記憶手段からの第１および第２
のデータの読み出しアドレスに読み替えることを可能に
する読み替え手段をさらに備えて構成されている。
この発明におけるピンテスト部の各々は、個別に、第
１および第２の記憶手段からの第１および第２のデータ
の読み出しを制御するピン別制御手段と、このピン別制
御手段の動作手順を規定するプログラムを記憶する第３
の記憶手段とを備えているので、各ピンテスト部の第１
および第２の記憶手段に記憶されるべきデータは、他の
ピンテスト部の第１および第２の記憶手段に記憶される
べきデータと無関係に、圧縮された形とすることができ
る。しかも、全ピンテスト部のピン別制御手段を共通の
同期信号に同期して動作させるとともに、主制御手段は
第１および第２のデータを圧縮せずに第１および第２の
記憶手段に記憶した場合の当該第１および第２の記憶手
段からの第１および第２のデータの読み出しアドレスを
全ピンテスト部で共通に制御することにより全ピンテス
ト部に共通の読み出し制御を行い、ピンテスト部の各々
は読み替え手段をさらに備えて、当該読み替え手段によ
り各ピン別制御手段が、主制御手段からの読み出しアド
レスを、第１および第２のデータを圧縮して第１および
第２の記憶手段に記憶した場合の当該第１および第２の
記憶手段からの第１および第２のデータの読み出しアド
レスに読み替えることを可能にしたので、各ピンテスト
部ごとに任意の圧縮が行われた場合でも、全ピンテスト
部にわたって繰返しあるいはサブルーチンとなるテスト
プログラムにおいては、主制御手段による全ピンテスト
部に共通の読み出し制御で対処することできる。
１および第２の記憶手段からの第１および第２のデータ
の読み出しを制御するピン別制御手段と、このピン別制
御手段の動作手順を規定するプログラムを記憶する第３
の記憶手段とを備えているので、各ピンテスト部の第１
および第２の記憶手段に記憶されるべきデータは、他の
ピンテスト部の第１および第２の記憶手段に記憶される
べきデータと無関係に、圧縮された形とすることができ
る。しかも、全ピンテスト部のピン別制御手段を共通の
同期信号に同期して動作させるとともに、主制御手段は
第１および第２のデータを圧縮せずに第１および第２の
記憶手段に記憶した場合の当該第１および第２の記憶手
段からの第１および第２のデータの読み出しアドレスを
全ピンテスト部で共通に制御することにより全ピンテス
ト部に共通の読み出し制御を行い、ピンテスト部の各々
は読み替え手段をさらに備えて、当該読み替え手段によ
り各ピン別制御手段が、主制御手段からの読み出しアド
レスを、第１および第２のデータを圧縮して第１および
第２の記憶手段に記憶した場合の当該第１および第２の
記憶手段からの第１および第２のデータの読み出しアド
レスに読み替えることを可能にしたので、各ピンテスト
部ごとに任意の圧縮が行われた場合でも、全ピンテスト
部にわたって繰返しあるいはサブルーチンとなるテスト
プログラムにおいては、主制御手段による全ピンテスト
部に共通の読み出し制御で対処することできる。
第１図は、この発明に係る半導体装置のテスト装置の
一実施例を示すブロック図である。図において21は、こ
のテスト装置300の各部の制御を行うためのCPUであり、
CPU21からの指令はCPUバス22を介してテスト装置300内
の各部に伝えられる。テスト装置300は複数の外部信号
端子23a,23b,…23nを有し、これらの外部信号端子23a,2
3b,…23nは被テスト半導体装置400の各ピンと接続され
る。
一実施例を示すブロック図である。図において21は、こ
のテスト装置300の各部の制御を行うためのCPUであり、
CPU21からの指令はCPUバス22を介してテスト装置300内
の各部に伝えられる。テスト装置300は複数の外部信号
端子23a,23b,…23nを有し、これらの外部信号端子23a,2
3b,…23nは被テスト半導体装置400の各ピンと接続され
る。
外部信号端子23a,23b,…23nの各々と対応して、ピン
テスト部24a,24b,…24nが設けられる。各ピンテスト部2
4a,24b,…24nは第３図に示す従来のテスト装置100の各
ピンテスト部4a,4b,…4nにおけるのと類似のパターンメ
モリ25,タイミングメモリ26,タイミング発生器27,出力
波形生成回路28および比較回路29を備えるとともに、こ
の他に、ピンパターンコントローラ34,ピンインストラ
クションメモリ35およびラベル対応メモリ36をも備えて
いる。
テスト部24a,24b,…24nが設けられる。各ピンテスト部2
4a,24b,…24nは第３図に示す従来のテスト装置100の各
ピンテスト部4a,4b,…4nにおけるのと類似のパターンメ
モリ25,タイミングメモリ26,タイミング発生器27,出力
波形生成回路28および比較回路29を備えるとともに、こ
の他に、ピンパターンコントローラ34,ピンインストラ
クションメモリ35およびラベル対応メモリ36をも備えて
いる。
パターンメモリ25には、被テスト半導体装置400の対
応のピンに対するテスト信号の論理パターンに関するデ
ータおよび判定の論理パターンに関するデータが格納さ
れる。またタイミングメモリ26には、テスト信号の付与
タイミングに関するデータおよび判定を実行するタイミ
ングに関するデータが格納される。各ピンテスト部24a,
24b,…24nにおいて、パターンメモリ25およびタイミン
グメモリ26からのデータ読み出しは、そのピンテスト部
内のピンパターンコントローラ34により制御される。ピ
ンインストラクションメモリ35は、対応のピンパターン
コントローラ34の動作手順を規定するプログラムを格納
する。またラベル対応メモリ36は、メインパターンコン
トローラ30からのラベルデータLBの内容とピンインスト
ラクションメモリ35の特定のアドレスとの対応関係を示
すテーブルを格納する。
応のピンに対するテスト信号の論理パターンに関するデ
ータおよび判定の論理パターンに関するデータが格納さ
れる。またタイミングメモリ26には、テスト信号の付与
タイミングに関するデータおよび判定を実行するタイミ
ングに関するデータが格納される。各ピンテスト部24a,
24b,…24nにおいて、パターンメモリ25およびタイミン
グメモリ26からのデータ読み出しは、そのピンテスト部
内のピンパターンコントローラ34により制御される。ピ
ンインストラクションメモリ35は、対応のピンパターン
コントローラ34の動作手順を規定するプログラムを格納
する。またラベル対応メモリ36は、メインパターンコン
トローラ30からのラベルデータLBの内容とピンインスト
ラクションメモリ35の特定のアドレスとの対応関係を示
すテーブルを格納する。
タイミング発生器27は、タイミングメモリ26からの読
出しデータに基づきタイミング信号TMを発生する。出力
波形生成回路28は、パターンメモリ25から読み出される
パターンデータPTと上記タイミング信号TMとに基づき出
力波形の生成を行い、これをテスト信号TSとして対応の
外部信号端子23a,23b,…23nに出力する。出力されたテ
スト信号は、外部信号端子23a,23b,…23nに接続された
被テスト半導体装置400のピンを介して被テスト半導体
装置400に入力される。被テスト半導体装置400からの応
答出力は外部信号端子23a,23b,…23nを介して比較回路2
9に取り込まれ、比較回路29はこの応答出力をタイミン
グ発生器27からのタイミング信号TMのタイミングでサン
プルし、これをパターンメモリ25からのパターンデータ
PTと比較することにより判定を行う。
出しデータに基づきタイミング信号TMを発生する。出力
波形生成回路28は、パターンメモリ25から読み出される
パターンデータPTと上記タイミング信号TMとに基づき出
力波形の生成を行い、これをテスト信号TSとして対応の
外部信号端子23a,23b,…23nに出力する。出力されたテ
スト信号は、外部信号端子23a,23b,…23nに接続された
被テスト半導体装置400のピンを介して被テスト半導体
装置400に入力される。被テスト半導体装置400からの応
答出力は外部信号端子23a,23b,…23nを介して比較回路2
9に取り込まれ、比較回路29はこの応答出力をタイミン
グ発生器27からのタイミング信号TMのタイミングでサン
プルし、これをパターンメモリ25からのパターンデータ
PTと比較することにより判定を行う。
この実施例によるテスト装置300は、各ピンテスト部2
4a,24b,…24nに共通のメインパターンコントローラ30,
メインインストラクションメモリ31,周期メモリ32およ
びテスト同期信号発生器33を備える。メインパターンコ
ントローラ30は、全ピンテスト部24a,24b,…24nにわた
るテスト信号発生および判定実行のシーケンスの制御、
全ピンテスト部24a,24b,…24nに共通のテスト同期信号S
Yの周期の制御、全ピンテスト部24a,24b,…24nから出力
されるテスト信号TSの電圧変更等、全ピンテスト部24a,
24b,…24nに関わる機能の制御を行う。メインインスト
ラクションメモリ31は、メインパターンコントローラ30
の動作手順を規定するプログラムを格納する。
4a,24b,…24nに共通のメインパターンコントローラ30,
メインインストラクションメモリ31,周期メモリ32およ
びテスト同期信号発生器33を備える。メインパターンコ
ントローラ30は、全ピンテスト部24a,24b,…24nにわた
るテスト信号発生および判定実行のシーケンスの制御、
全ピンテスト部24a,24b,…24nに共通のテスト同期信号S
Yの周期の制御、全ピンテスト部24a,24b,…24nから出力
されるテスト信号TSの電圧変更等、全ピンテスト部24a,
24b,…24nに関わる機能の制御を行う。メインインスト
ラクションメモリ31は、メインパターンコントローラ30
の動作手順を規定するプログラムを格納する。
あるアドレスのメインインストラクションが、例えば
全ピンテスト部24a,24b,…24nのテスト信号発生シーケ
ンスに関わるインストラクション等、全ピンテスト部24
a,24b,…24nに通しの制御に関わるインストラクション
である場合、そのメインインストラクションにはラベル
が付加される。メインパターンコントローラ30は、その
メインインストラクションの実行時、ラベルデータLBを
各ピンテスト部24a,24b,…24nのピンパターンコントロ
ーラ34に送る。各ピンパターンコントローラ34は、ラベ
ル対応メモリ36にアクセスすることにより、送られてき
たラベルデータLBに対応するアドレスを知り、そのアド
レスを次のパターンメモリ25,タイミングメモリ26,ピン
インストラクションメモリ35への指定アドレスとする。
全ピンテスト部24a,24b,…24nのテスト信号発生シーケ
ンスに関わるインストラクション等、全ピンテスト部24
a,24b,…24nに通しの制御に関わるインストラクション
である場合、そのメインインストラクションにはラベル
が付加される。メインパターンコントローラ30は、その
メインインストラクションの実行時、ラベルデータLBを
各ピンテスト部24a,24b,…24nのピンパターンコントロ
ーラ34に送る。各ピンパターンコントローラ34は、ラベ
ル対応メモリ36にアクセスすることにより、送られてき
たラベルデータLBに対応するアドレスを知り、そのアド
レスを次のパターンメモリ25,タイミングメモリ26,ピン
インストラクションメモリ35への指定アドレスとする。
一方、周期メモリ32は、各ピンテスト部24a,24b,…24
n間の同期をとるための同期信号SYの周期を規定する周
期データを格納する。テスト同期信号発生器33は、周期
メモリ32から読み出された周期データに従ってテスト同
期信号SYを発生する。
n間の同期をとるための同期信号SYの周期を規定する周
期データを格納する。テスト同期信号発生器33は、周期
メモリ32から読み出された周期データに従ってテスト同
期信号SYを発生する。
次に、第２図を参照しつつ動作を説明する。CPU21に
よって作成されたテストプログラムは、CPUバス22を通
して、各ピンテスト部24a,24b,…24nに個別のパターン
メモリ25,タイミングメモリ26,ピンインストラクション
メモリ35,ラベル対応メモリ36および、全ピンテスト部2
4a,24b,…24nに共通のメインインストラクションメモリ
31,周期メモリ32に転送され格納される。
よって作成されたテストプログラムは、CPUバス22を通
して、各ピンテスト部24a,24b,…24nに個別のパターン
メモリ25,タイミングメモリ26,ピンインストラクション
メモリ35,ラベル対応メモリ36および、全ピンテスト部2
4a,24b,…24nに共通のメインインストラクションメモリ
31,周期メモリ32に転送され格納される。
第２図に示すように、従来と同様、パターンメモリ25
の内容は“0"または“1"、タイミングメモリ26の内容は
タイミング発生器27内のタイミングエッジデータテーブ
ル27aのアドレスを示す値である。しかしながら、従来
と異なり、パターンメモリ25およびタイミングメモリ26
の内容は、各ピンテスト部24a,24b,…24nごとに圧縮さ
れた形となっている。例えば第４図のピンテスト部4bの
パターンメモリ5,タイミングメモリ６の最初の５アドレ
スが、第２図のこの実施例によるピンテスト部24bのパ
ターンメモリ25,タイミングメモリ26の最初の１アドレ
スに相当している。ピンテスト部24bのピンインストラ
クションメモリ35の最初のアドレスには、インストラク
ション「REP5」の記述があり、このインストラクション
に従って、パターンメモリ25,タイミングメモリ26の最
初のアドレスが５回繰返してアクセスされる。このよう
にして、各ピンテスト部24a,24b,…24nのパターンメモ
リ25,タイミングメモリ26のメモリ容量を削減すること
ができるとともに、テストプログラムの規模も小さくな
り管理が容易になる。
の内容は“0"または“1"、タイミングメモリ26の内容は
タイミング発生器27内のタイミングエッジデータテーブ
ル27aのアドレスを示す値である。しかしながら、従来
と異なり、パターンメモリ25およびタイミングメモリ26
の内容は、各ピンテスト部24a,24b,…24nごとに圧縮さ
れた形となっている。例えば第４図のピンテスト部4bの
パターンメモリ5,タイミングメモリ６の最初の５アドレ
スが、第２図のこの実施例によるピンテスト部24bのパ
ターンメモリ25,タイミングメモリ26の最初の１アドレ
スに相当している。ピンテスト部24bのピンインストラ
クションメモリ35の最初のアドレスには、インストラク
ション「REP5」の記述があり、このインストラクション
に従って、パターンメモリ25,タイミングメモリ26の最
初のアドレスが５回繰返してアクセスされる。このよう
にして、各ピンテスト部24a,24b,…24nのパターンメモ
リ25,タイミングメモリ26のメモリ容量を削減すること
ができるとともに、テストプログラムの規模も小さくな
り管理が容易になる。
周期メモリ32の内容は、従来と同様、テスト同期信号
発生器33内のテスト同期信号タイミングデータテーブル
33aのアドレスを示す値である。一方、従来と異なり、
メインインストラクションメモリ31に格納されるメイン
インストラクションのうち、全ピンテスト部24a,24b,…
24nに通しの制御に関わる部分には、ラベルが付加され
ている。例えば第２図のメインインストラクションメモ
リ31において、第６番目のアドレスにはメインインスト
ラクション「JMPa」の記述があり、ここで「ａ」がラベ
ルに相当する。
発生器33内のテスト同期信号タイミングデータテーブル
33aのアドレスを示す値である。一方、従来と異なり、
メインインストラクションメモリ31に格納されるメイン
インストラクションのうち、全ピンテスト部24a,24b,…
24nに通しの制御に関わる部分には、ラベルが付加され
ている。例えば第２図のメインインストラクションメモ
リ31において、第６番目のアドレスにはメインインスト
ラクション「JMPa」の記述があり、ここで「ａ」がラベ
ルに相当する。
テスト動作の開始にあたり、CPU21はテストスタート
指令を、各ピンテスト部24a,24b,…24nごとのピンパタ
ーンコントローラ34および全ピンテスト部24a,24b,…24
n共通のメインパターンコントローラ30に与える。各ピ
ンパターンコントローラ34はこのテストスタート指令に
応答し、テスト同期信号SYに同期して、スタートアドレ
スを同じピンテスト部内のパターンメモリ25,タイミン
グメモリ26およびピンインストラクションメモリ35に送
る。これらのメモリ25,26,35の内容は、与えられたアド
レスに従って読み出される。ピンパターンコントローラ
34は、ピンインストラクションメモリ35から読み出され
たデータの内容に従って次のアドレスを決定し、これを
次のテスト同期信号SYに同期してメモリ25,26,35に送
る。以後、ピンパターンコントローラ34は、ピンインス
トラクションメモリ35の内容に従って決定されるアドレ
スをメモリ25,26,35に送っていく。
指令を、各ピンテスト部24a,24b,…24nごとのピンパタ
ーンコントローラ34および全ピンテスト部24a,24b,…24
n共通のメインパターンコントローラ30に与える。各ピ
ンパターンコントローラ34はこのテストスタート指令に
応答し、テスト同期信号SYに同期して、スタートアドレ
スを同じピンテスト部内のパターンメモリ25,タイミン
グメモリ26およびピンインストラクションメモリ35に送
る。これらのメモリ25,26,35の内容は、与えられたアド
レスに従って読み出される。ピンパターンコントローラ
34は、ピンインストラクションメモリ35から読み出され
たデータの内容に従って次のアドレスを決定し、これを
次のテスト同期信号SYに同期してメモリ25,26,35に送
る。以後、ピンパターンコントローラ34は、ピンインス
トラクションメモリ35の内容に従って決定されるアドレ
スをメモリ25,26,35に送っていく。
一方、メインパターンコントローラ30は、CPU21から
のテストスタート指令に応答し、テスト同期信号SYに同
期して、スタートアドレスをメインインストラクション
メモリ31および周期メモリ32に送る。これらのメモリ3
1,32の内容は、与えられたアドレスに従って読み出され
る。メインパターンコントローラ30は、メインインスト
ラクションメモリ31から読み出されたデータの内容に従
って次のアドレスを決定し、これを次のテスト同期信号
SYに同期してメモリ31,32に送る。以後、メインパター
ンコントローラ30は、メインインストラクションメモリ
31の内容に従って決定されるアドレスをメモリ31,32に
送っていく。
のテストスタート指令に応答し、テスト同期信号SYに同
期して、スタートアドレスをメインインストラクション
メモリ31および周期メモリ32に送る。これらのメモリ3
1,32の内容は、与えられたアドレスに従って読み出され
る。メインパターンコントローラ30は、メインインスト
ラクションメモリ31から読み出されたデータの内容に従
って次のアドレスを決定し、これを次のテスト同期信号
SYに同期してメモリ31,32に送る。以後、メインパター
ンコントローラ30は、メインインストラクションメモリ
31の内容に従って決定されるアドレスをメモリ31,32に
送っていく。
第２図のメインインストラクションメモリ31の第６番
目のアドレスのように、あるアドレスのメインインスト
ラクションが全ピンテスト部24a,24b,…24nに通しの制
御に関わるインストラクションである場合、そのメイン
インストラクションにはラベル（第６番目のアドレスで
は「ａ」）が付加される。メインパターンコントローラ
30は、例えば第６番目のアドレスの内容「JMPa」に応答
して、アドレス「ａ」を次のメインインストラクション
メモリ31および周期メモリ32への指示アドレスとすると
ともに、「ａ」のラベルデータLBを各ピンテスト部24a,
24b,…24nのピンパターンコントローラ34に送る。各ピ
ンパターンコントローラ34は、ラベル対応メモリ36のア
ドレス「ａ」にアクセスすることにより、次のパターン
メモリ25,タイミングメモリ26,ピンインストラクション
メモリ35への指示アドレスを知る。例えば「ａ」のラベ
ルデータLBの場合のピンテスト部24aにおける次の指示
アドレスは「50」、ピンテスト部24bにおける次の指示
アドレスは「32」となる。このように、全ピンテスト部
24a,24b,…24nにわたって繰返しあるいはサブルーチン
となるようなテストプログラムにおいて、メインインス
トラクションによるメインパターンコントローラ30の制
御に合せて、メインインストラクションによって各ピン
テスト部24a,24b,…24nのピンパターンコントローラ34
をも制御することができる。これによりテストプログラ
ムの規模を一層縮小することができ、テストプログラム
の作成や管理がさらに容易になる。
目のアドレスのように、あるアドレスのメインインスト
ラクションが全ピンテスト部24a,24b,…24nに通しの制
御に関わるインストラクションである場合、そのメイン
インストラクションにはラベル（第６番目のアドレスで
は「ａ」）が付加される。メインパターンコントローラ
30は、例えば第６番目のアドレスの内容「JMPa」に応答
して、アドレス「ａ」を次のメインインストラクション
メモリ31および周期メモリ32への指示アドレスとすると
ともに、「ａ」のラベルデータLBを各ピンテスト部24a,
24b,…24nのピンパターンコントローラ34に送る。各ピ
ンパターンコントローラ34は、ラベル対応メモリ36のア
ドレス「ａ」にアクセスすることにより、次のパターン
メモリ25,タイミングメモリ26,ピンインストラクション
メモリ35への指示アドレスを知る。例えば「ａ」のラベ
ルデータLBの場合のピンテスト部24aにおける次の指示
アドレスは「50」、ピンテスト部24bにおける次の指示
アドレスは「32」となる。このように、全ピンテスト部
24a,24b,…24nにわたって繰返しあるいはサブルーチン
となるようなテストプログラムにおいて、メインインス
トラクションによるメインパターンコントローラ30の制
御に合せて、メインインストラクションによって各ピン
テスト部24a,24b,…24nのピンパターンコントローラ34
をも制御することができる。これによりテストプログラ
ムの規模を一層縮小することができ、テストプログラム
の作成や管理がさらに容易になる。
周期メモリ32から読み出されたデータ（すなわち前述
したようにテスト同期信号発生器33内のテスト同期信号
タイミングデータテーブル33aのアドレス値）は、テス
ト同期信号発生器33に与えられる。テスト同期信号発生
器33は、与えられたアドレス値に従ってテスト同期信号
タイミングデータテーブル33aをアクセスし、発生すべ
きテスト同期信号SYの周期を決定する。そして、決定さ
れた周期のテスト同期信号SYがテスト同期信号発生器33
で発生され、メインパターンコントローラ30ならびに各
ピンテスト部24a,24b,…24nのピンパターンコントロー
ラ34およびタイミング発生器27に与えられる。
したようにテスト同期信号発生器33内のテスト同期信号
タイミングデータテーブル33aのアドレス値）は、テス
ト同期信号発生器33に与えられる。テスト同期信号発生
器33は、与えられたアドレス値に従ってテスト同期信号
タイミングデータテーブル33aをアクセスし、発生すべ
きテスト同期信号SYの周期を決定する。そして、決定さ
れた周期のテスト同期信号SYがテスト同期信号発生器33
で発生され、メインパターンコントローラ30ならびに各
ピンテスト部24a,24b,…24nのピンパターンコントロー
ラ34およびタイミング発生器27に与えられる。
各ピンテスト部24a,24b,…24nにおいて、タイミング
メモリ26から読み出されたデータ（すなわち前述したよ
うにタイミング発生器27内のタイミングエッジデータテ
ーブル27aのアドレス値）は、タイミング発生器27に与
えられる。タイミング発生器27は、与えられたアドレス
値に従ってタイミングエッジデータテーブル27aをアク
セスし、発生すべきテスト信号TSのタイミング（および
第２図では図示しないが判定実行のタイミング）を決定
する。そして、決定されたタイミングのタイミング信号
（第２図ではセットエッジ，リセットエッジ信号）TMが
タイミング発生器27で発生され、出力波形生成回路28お
よび比較回路29に与えられる。
メモリ26から読み出されたデータ（すなわち前述したよ
うにタイミング発生器27内のタイミングエッジデータテ
ーブル27aのアドレス値）は、タイミング発生器27に与
えられる。タイミング発生器27は、与えられたアドレス
値に従ってタイミングエッジデータテーブル27aをアク
セスし、発生すべきテスト信号TSのタイミング（および
第２図では図示しないが判定実行のタイミング）を決定
する。そして、決定されたタイミングのタイミング信号
（第２図ではセットエッジ，リセットエッジ信号）TMが
タイミング発生器27で発生され、出力波形生成回路28お
よび比較回路29に与えられる。
出力波形生成回路28には、同じピンテスト部のパター
ンメモリ25から読み出されたパターンデータPTも与えら
れる。出力波形生成回路28は、与えられたパターンデー
タPTとタイミング信号TMとに従って出力波形を生成し、
これをテスト信号TSとして対応の外部信号端子23a,23b,
…23nに出力する。出力されたテスト信号は、外部信号
端子23a,23b,…23nに接続された被テスト半導体装置400
のピンを介して被テスト半導体装置400に入力される。
ンメモリ25から読み出されたパターンデータPTも与えら
れる。出力波形生成回路28は、与えられたパターンデー
タPTとタイミング信号TMとに従って出力波形を生成し、
これをテスト信号TSとして対応の外部信号端子23a,23b,
…23nに出力する。出力されたテスト信号は、外部信号
端子23a,23b,…23nに接続された被テスト半導体装置400
のピンを介して被テスト半導体装置400に入力される。
一方、第２図には図示しないが、被テスト半導体装置
400からの応答出力は外部信号端子23a,23b,…23nを介し
て各ピンテスト部24a,24b,…24nの比較回路29に取り込
まれる。比較回路29はこの応答出力をタイミング発生器
27からのタイミング信号TMのタイミングでサンプルし、
これをパターンメモリ25からのパターンデータPT（期待
値）と比較することにより応答出力の良／否の判定を行
う。
400からの応答出力は外部信号端子23a,23b,…23nを介し
て各ピンテスト部24a,24b,…24nの比較回路29に取り込
まれる。比較回路29はこの応答出力をタイミング発生器
27からのタイミング信号TMのタイミングでサンプルし、
これをパターンメモリ25からのパターンデータPT（期待
値）と比較することにより応答出力の良／否の判定を行
う。
以上説明したように、この発明によれば、複数のピン
テスト部の各々が個別に、第１および第２の記憶手段か
らの第１および第２のデータの読み出しを制御するピン
別制御手段と、該ピン別制御手段の動作手順を規定する
プログラムを記憶する第３の記憶手段とを備えるように
構成したので、各ピンテスト部の第１および第２の記憶
手段に記憶されるべきデータは、他のピンテスト部の第
１および第２の記憶手段に記憶されるべきデータと無関
係に、圧縮された形とすることができる。しかも、全ピ
ンテスト部のピン別制御手段を共通の同期信号に同期し
て動作させるとともに、主制御手段は第１および第２の
データを圧縮せずに第１および第２の記憶手段に記憶し
た場合の当該第１および第２の記憶手段からの第１およ
び第２のデータの読み出しアドレスを全ピンテスト部で
共通に制御することにより全ピンテスト部に共通の読み
出し制御を行い、ピンテスト部の各々は読み替え手段を
さらに備えて、当該読み替え手段により各ピン別制御手
段が、主制御手段からの読み出しアドレスを、第１およ
び第２のデータを圧縮して第１および第２の記憶手段に
記憶した場合の当該第１および第２の記憶手段からの第
１および第２のデータの読み出しアドレスに読み替える
ことを可能にしたので、各ピンテスト部ごとに任意の圧
縮が行われた場合でも、全ピンテスト部にわたって繰返
しあるいはサブルーチンとなるテストプログラムにおい
ては、主制御手段による全ピンテスト部に共通の読み出
し制御で対処するこそができる。その結果、各ピンテス
ト部におけるメモリ容量が小さくて済むとともに、テス
ト装置も小型化、低消費電力化が図れ、さらにテストプ
ログラムの規模が小さくなりテストプログラムの作成や
管理が容易になるという効果がある。
テスト部の各々が個別に、第１および第２の記憶手段か
らの第１および第２のデータの読み出しを制御するピン
別制御手段と、該ピン別制御手段の動作手順を規定する
プログラムを記憶する第３の記憶手段とを備えるように
構成したので、各ピンテスト部の第１および第２の記憶
手段に記憶されるべきデータは、他のピンテスト部の第
１および第２の記憶手段に記憶されるべきデータと無関
係に、圧縮された形とすることができる。しかも、全ピ
ンテスト部のピン別制御手段を共通の同期信号に同期し
て動作させるとともに、主制御手段は第１および第２の
データを圧縮せずに第１および第２の記憶手段に記憶し
た場合の当該第１および第２の記憶手段からの第１およ
び第２のデータの読み出しアドレスを全ピンテスト部で
共通に制御することにより全ピンテスト部に共通の読み
出し制御を行い、ピンテスト部の各々は読み替え手段を
さらに備えて、当該読み替え手段により各ピン別制御手
段が、主制御手段からの読み出しアドレスを、第１およ
び第２のデータを圧縮して第１および第２の記憶手段に
記憶した場合の当該第１および第２の記憶手段からの第
１および第２のデータの読み出しアドレスに読み替える
ことを可能にしたので、各ピンテスト部ごとに任意の圧
縮が行われた場合でも、全ピンテスト部にわたって繰返
しあるいはサブルーチンとなるテストプログラムにおい
ては、主制御手段による全ピンテスト部に共通の読み出
し制御で対処するこそができる。その結果、各ピンテス
ト部におけるメモリ容量が小さくて済むとともに、テス
ト装置も小型化、低消費電力化が図れ、さらにテストプ
ログラムの規模が小さくなりテストプログラムの作成や
管理が容易になるという効果がある。
第１図はこの発明による半導体装置のテスト装置の一実
施例を示すブロック図、第２図は第１図のテスト装置の
動作を説明するための図、第３図は従来の半導体装置の
テスト装置を示すブロック図、第４図は第３図のテスト
装置の動作を説明するための図である。 図において、23a,23b,…23nは外部信号端子、24a,24b,
…24nはピンテスト部、25はパターンメモリ、26はタイ
ミングメモリ、27はタイミング発生器、28は出力波形生
成回路、34はピンパターンコントローラ、35はピンイン
ストラクションメモリ、400は被テスト半導体装置、PT
はパターンデータ、TMはタイミング信号、TSはテスト信
号である。 なお、各図中同一符号は同一または相当部分を示す。
施例を示すブロック図、第２図は第１図のテスト装置の
動作を説明するための図、第３図は従来の半導体装置の
テスト装置を示すブロック図、第４図は第３図のテスト
装置の動作を説明するための図である。 図において、23a,23b,…23nは外部信号端子、24a,24b,
…24nはピンテスト部、25はパターンメモリ、26はタイ
ミングメモリ、27はタイミング発生器、28は出力波形生
成回路、34はピンパターンコントローラ、35はピンイン
ストラクションメモリ、400は被テスト半導体装置、PT
はパターンデータ、TMはタイミング信号、TSはテスト信
号である。 なお、各図中同一符号は同一または相当部分を示す。
フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) G01R 31/28
Claims (1)
- 【請求項１】複数のピンを有する半導体装置をテストす
るための装置であって、 前記ピンに接続されるべき複数の外部信号端子と、 前記外部信号端子の各々に対応して設けられた複数のピ
ンテスト部と、 前記複数のピンテスト部に共通の同期信号を発生する同
期信号発生手段と、 前記複数のピンテスト部に共通の読み出し制御を行う主
制御手段とを備え、 前記ピンテスト部の各々は、 対応の前記外部信号端子を介して当該外部信号端子が接
続された前記ピンに与えられるべきテスト信号の論理パ
ターンに関するデータであって他のピンに無関係に圧縮
可能な第１のデータを記憶する第１の記憶手段と、 前記テスト信号の付与タイミングに関するデータであっ
て他のピンに無関係に圧縮可能な第２のデータを記憶す
る第２の記憶手段と、 前記同期信号発生手段からの前記同期信号に同期して前
記第１および第２の記憶手段からの前記第１および第２
のデータの読み出しを制御するピン別制御手段と、 前記ピン別制御手段の動作手順であって前記第１および
第２のデータが圧縮された場合には当該圧縮に対応した
動作手順を規定するプログラムを記憶する第３の記憶手
段と、 前記第１および第２の記憶手段から読み出された前記第
１および第２のデータに基づき前記テスト信号を生成し
て対応の前記外部信号端子に与える信号生成手段とを備
え、 前記主制御手段は、前記第１および第２のデータを圧縮
せずに前記第１および第２の記憶手段に記憶した場合の
当該第１および第２の記憶手段からの前記第１および第
２のデータの読み出しアドレスを全ピンテスト部で共通
に制御し、 前記ピンテスト部の各々は、 前記ピン別制御手段が、前記主制御手段からの前記読み
出しアドレスを、前記第１および第２のデータを圧縮し
て前記第１および第２の記憶手段に記憶した場合の当該
第１および第２の記憶手段からの前記第１および第２の
データの読み出しアドレスに読み替えることを可能にす
る読み替え手段をさらに備える半導体装置のテスト装
置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2071368A JP2854659B2 (ja) | 1990-03-20 | 1990-03-20 | 半導体装置のテスト装置 |
| US07/664,842 US5142223A (en) | 1990-03-20 | 1991-03-05 | Device for testing semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2071368A JP2854659B2 (ja) | 1990-03-20 | 1990-03-20 | 半導体装置のテスト装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03269376A JPH03269376A (ja) | 1991-11-29 |
| JP2854659B2 true JP2854659B2 (ja) | 1999-02-03 |
Family
ID=13458490
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2071368A Expired - Fee Related JP2854659B2 (ja) | 1990-03-20 | 1990-03-20 | 半導体装置のテスト装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5142223A (ja) |
| JP (1) | JP2854659B2 (ja) |
Families Citing this family (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0455778A (ja) * | 1990-06-26 | 1992-02-24 | Toshiba Corp | 半導体装置のテスト方法 |
| WO1993020457A1 (en) * | 1992-03-31 | 1993-10-14 | Advantest Corporation | Ic testing device |
| JP2624129B2 (ja) * | 1993-07-26 | 1997-06-25 | 日本電気株式会社 | 多ピン半導体集積回路の検査装置 |
| JPH07280883A (ja) * | 1994-04-04 | 1995-10-27 | Advantest Corp | 半導体試験装置 |
| US5673271A (en) * | 1994-08-19 | 1997-09-30 | Advantest Corporation | High speed pattern generator |
| EP0721166A1 (en) * | 1995-01-03 | 1996-07-10 | International Business Machines Corporation | Method and system for the design verification of logic units and use in different environments |
| FR2733323B1 (fr) * | 1995-04-19 | 1997-05-30 | Schlumberger Ind Sa | Procede et equipement de test automatique en parallele de composants electroniques |
| JP3574696B2 (ja) * | 1995-05-26 | 2004-10-06 | 株式会社アドバンテスト | Ｉｃテスタのタイミング発生器 |
| US5815510A (en) * | 1996-03-28 | 1998-09-29 | Cypress Semiconductor Corp. | Serial programming of instruction codes in different numbers of clock cycles |
| US5768288A (en) * | 1996-03-28 | 1998-06-16 | Cypress Semiconductor Corp. | Method and apparatus for programming a programmable logic device having verify logic for comparing verify data read from a memory location with program data |
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