JPH0795088B2 - 自動回路テスト装置 - Google Patents

自動回路テスト装置

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JPH0795088B2
JPH0795088B2 JP63007376A JP737688A JPH0795088B2 JP H0795088 B2 JPH0795088 B2 JP H0795088B2 JP 63007376 A JP63007376 A JP 63007376A JP 737688 A JP737688 A JP 737688A JP H0795088 B2 JPH0795088 B2 JP H0795088B2
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Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、電子回路を自動的にテストするためのテスト
装置の制御に関する。
［従来の技術］ 電子回路例えばアナログVLSI装置を自動的にテストする
テスト装置においては、テストパターンがメモリ中に記
憶され、テスト中の回路（CUT）のノードに供給される
入力テスト信号を供給するために使用され、CUTからの
結果出力は、期待（予想）出力と比較される。テスト装
置は、CUTにアナログテスト信号を供給するための、高
周波信号発生器及び低周波信号発生器のようなアナログ
機器と、結果をデジタル化して記憶する高周波及び低周
波デジタイザ及び関係したキャプチュアメモリとを更に
備えていてもよい。
テスト装置のための制御信号を供給すると共に、CUTの
クロックと同期してその高速において多数のデータビッ
トをCUTに送出するために、制御ビット（本明細書にお
いて「マイクロコード」とも呼ばれる）及びデータビッ
トを並列に高速で供給するための高速シーケンスコント
ローラが使用される。（或るクロック周期においてのマ
イクロコードプラスデータビットは、「ベクトル」とも
呼ばれる）。制御ビットは、シーケンスコントローラ中
のアドレス発生器によって制御されるアドレスバス上に
RAMへの適正なアドレスを供給した時にランダムにアク
セスされうる16Kの命令ステップを与えるように例えば1
6Kの深さとした、シーケンスコントローラ中のRAMに含
められる。テストパターンは、別々のボードに亘って分
布されたRAM中に配置され、同一のアドレスバス（屡々
ステートバスと呼ばれる）によってアクセスされる。
デジタル−アナログ混合信号を供与し検出するテスト装
置において、アナログ機器は、シーケンスコントローラ
の高速作動の間これらの機器に或る限定された命令の組
（即ち、全部の機器のための全部で32個の命令）を供与
するためにアナログ機器によって使用されたイベントラ
イン（例えば５ビットの情報に対する５ライン）に割当
てられたシーケンスコントローラRAMのビットによって
制御されていた。このように、アナログ機器の作動にお
いての主要な変化は、CUTの高速テストの間に主要制御
テストコンピュータによってなされていた。
［発明の概要］ シーケンスコントローラのアドレス発生器によって制御
されるシーケンスバスに接続されマイクロコードがロー
ドされる関連のRAMをアナログ装置に備えることによっ
て、デジタル−アナログ混合回路テスター中のアナログ
装置を、或るテストパターンの間、より高度の融通性で
もって、より多くの機能を遂行するように制御しうるこ
と、ハードウエアをほとんど変化させることなく装置
（手段）をシステムに付加しうることが見出された。こ
のようにCUTのクロック速度で各々の装置に命令を同時
に提示でき、有利となる。そのためのマイクロコードを
供与し、それらのマイクロコードRAMをシーケンスアド
レスバスに接続することによって、補足的装置を容易に
付加し制御することができる。その装置の命令が単にテ
ストベクトルの付加的マイクロコードビットであること
から、ユーザーによる装置のプログラミングは容易にな
る。
好ましい実施態様によれば、アナログ装置は、高周波及
び低周波のアナログ信号発生器、キャプチュアディジタ
イザ及びこれに組合されたメモリを備えている。アナロ
グ信号のデジタル化表現（デジタル化アナログ信号）を
供給して検出し、シーケンスアドレスバスによってアド
レス指定されるマイクロコードRAMを備えている装置も
設けられている。シーケンスアドレスバスは、アドレス
発生器からシーケンスアドレスバスに沿ってアドレス情
報を順次進行させるための複数のパイプラインレジスタ
を備えている。またシーケンスアドレスバス及び関係し
たクロック発生器に接続されたクロックRAMも設けられ
ている。
本発明のその他の利点及び特徴は、好ましい実施例につ
いての以下の詳細な説明によって明らかさされよう。
［実施例］ 構成 第１図を参照すると、テストヘッド14に電気的に接続さ
れた被験回路12（CUT）をテストするための自動回路テ
スター10が図示されている。テストコンピュータ16は、
装置全体の制御を引受けるもので、シーケンスコントロ
ーラ18を含み、シーケンスコントローラ18は、デジタル
テストパターンRAM（16K×320ビット）及びフォーマッ
トシステム22を用いて多数のデータをテストされる回路
12に供給すると共に、例えば25MHzの高速で被験回路12
のクロツキングと同期して自動回路テスター10の残りの
部分に制御信号を送出する。シーケンスコントローラ18
は、14ビットのシーケンスアドレスバス26に接続された
アドレス発生器24と、回路テスター及びシーケンスコン
トローラ18のアドレス発生器24のための制御信号の制御
ビットを含むシーケンスマイクロコードRAM28（16K×43
ビット）とを備えている。アドレスバス26は、デジタル
テストパターンRAM20、デジタルキャプチュア装置42の
マイクロコードRAM34（16K×４ビット）、36（16K×９
ビット）、38（16K×４ビット）及び40（16K×９ビッ
ト）、デジタルソース装置44、高周波アナログキャプチ
ュア装置46及び高周波アナログソース装置48にそれぞれ
接続されている。アドレスバス26は、マスタークロック
サブシステム52のクロックマイクロコードRAM50にも接
続されている。
アドレスバス26は、デジタルキャプチュア装置42、デジ
タルソース装置44、アナログキャプチュア装置46、アナ
ログソース装置48、クロック52及びデジタルテストパタ
ーンRAM20中のイベントがアドレス発生器24によって発
生したアドレスに作用することを許容するための条件ビ
ットも備えている。テストされる回路12中のイベント
も、フォーマットシステム22、テストパターンRAM20及
びアドレスバス26の条件ビットを介して、アドレス発生
器24に作用することができる。
デジタルキャプチュア装置42のマイクロコードRAM34
は、それに組合されたアドレス発生器54に命令を供給す
るように接続されており、アドレス発生器54は、それに
組合されたキャプチュアRAM56（1M×20ビット）にアド
レスを供給する。キャプチュアRAM56は、テストされる
回路12からキャプチュアされたデジタル出力データがフ
ォーマットシステム22を通過して変換サブ回路58によっ
てRAM56に記憶されるための形に変換された後に、これ
らの出力データを記憶するために用いられる。同様にデ
ジタルソース装置44のマイクロコードRAM36は、それに
組合されたアドレス発生器60に命令を送出するように接
続されている。アドレス発生器60は、アナログ波形のデ
ジタル表現がロードされた、その組合された信号RAM62
（64K×20ビット）に、アドレスを送出する。信号RAM62
は、その組合されたデータ変換器64に、デジタル化され
た信号を読出すように接続されている。データ変換器64
は、データを、フォーマットシステム22に供与される形
に変換する。高周波アナログキャプチュア装置46のマイ
クロコードRAM38は、それに組合されたアドレス発生器6
6に命令を供与するように、同様に接続されている。ア
ドレス発生器66は、A/D変換器70によって供給されたテ
ストされる回路12からの検出されたアナログ出力のデジ
タル化表現を記憶するために用いられる。その組合され
たキャプチュアRAM68（1M×20ビット）にアドレスを供
給する。高周波アナログソース装置48のマイクロコード
RAM40も、その組合されたアドレス発生器72に命合を送
出するように同様に接続されている。アドレス発生器72
は、アナログ信号のデジタル表現がロードされた信号RA
M74（64K×20ビット）にアドレスを供給する。信号RAM7
4は、デジタル化された信号をD/A変換器76に読出すよう
に接続されている。D/A変換器76は、テストされる回路1
2にアナログ信号を送出する。このように、高周波アナ
ログソース装置48は、アナログ信号発生器であり、高周
波アナログキャプチュア装置46は、キャプチュアデイタ
イザとそれに組合されたメモリとを備えている。
回路テスター10は、低周波アナログキャプチュアと低周
波アナログソース（図示しない）とを備えている。これ
らは、キャプチュア装置46及びアナログソース装置48と
同様であり、アドレスバス26に接続されている。主な相
違点は、A/D変換器とD/A変換器とが高周波ではなく低周
波で作動することである。アナログキャプチュア装置46
およびアナログソース装置48のアドレス発生器66,72
は、シーケンスコントローラ18が高速試験を行なってい
ない時にテストコンピュータ16によって制御されるよう
に、16ビットのテストコンピュータ16のアドレスバス78
に接続されている。パイプラインレジスタ（図示しな
い）は、マイクロコードRAMから回路12に実際に供給さ
れる信号のソースまでの経路に沿って、テスター10全体
に、アドレスバス26に沿って分散配置されている。パイ
プラインレジスタは、アドレスバス26に沿ってアドレス
を順次進行させ、アドレス及び他のデジタル信号を他の
経路に沿って進行させる。
動作 動作について説明すると、マイクロコードRAM28,34,36,
38,40,50には、それぞれの命令がロードされ、信号RAM6
2,74には、それぞれのデジタル化アナログ信号がロード
される。このロードは全部テストコンピュータ16の制御
下に行なわれる。他の命令は、テストコンピュータ16か
ら、回路テスター10の回路素子に移行され、デジタルテ
ストパターンは、やはり回路12の高速テストの前に、デ
ジタルテストパターンRAM20にロードされる。
シーケンスコントローラ18の制御下に高速テストが行な
われる間に、アドレス発生器24によってアドレスバス26
に供給されたアドレスは、テストされる回路12にそのク
ロックレートでデータが供給されるのと同期して、それ
ぞれの関係したマイクロコードRAMからキャプチュア装
置42,46及びソース装置44,48に命令を送出させる。デジ
タルテストパターンRAM20に記憶されたデジタルテスト
パターンは、クロック及び制御信号のためのデータを供
給し、またテストされる回路12のための結果として生じ
るデジタル出力を検出するためのデータを供給する。キ
ャプチュア装置42,46及びソース装置44,48は、アナログ
信号及びデジタル形のアナログ信号をテストされる回路
12に供給し、結果出力を検出する。マスタークロック52
は、回路テスター10のためのプログラマブルクロックを
供給する。
キャプチュア装置42,46及びソース装置44,48、クロック
52及びテストパターンRAM20中のイベントは、シーケン
スコントローラ18のアドレス発生器24によって発生した
アドレスに、アドレスバス26中の条件ビットを介して作
用することができる。テストされる回路12中のイベント
は、シーケンスコントローラ18のアドレス発生器24によ
って発生したアドレスに、フォーマットシステム22及び
デジタルテストパターンRAM20を介して作用しうる。
キャプチュア装置42,46及びソース装置44,48のうちのど
れがテスト中に実際に作用されるかは、テストされる回
路12の形式と、テストされるその機能とに依存する。一
般にデジタルソース装置44は、アナログキャプチュア装
置（例えば46）と共に使用され、アナログソース装置
（例えば48）は、デジタルキャプチュア装置42と共に使
用される。また、デジタルキャプチュア装置42は、デジ
タルソース装置44と共に使用されてよく、アナログソー
ス装置48は、アナログキャプチュア装置46と共に使用さ
れてよい。
実質的なアナログ及びデジタル能力、例えば、コーデッ
ク、モデム、イーサネット送受信器、統一サービスデー
タネットワーク（ISDN）装置、デジタルビデオ及びオー
ディオコンポーネント、を備えたテスト装置において
は、デジタルテストパターンRAM20、デジタルキャプチ
ュア装置42、デジタルソース装置44、高周波アナログキ
ャプチュア装置46、高周波アナログソース装置48、並び
に、低周波アナログキャプチュア及びソース（図示しな
い）が共通に同時に使用される。付加的デジタル及びア
ナログソース並びにキャプチュアの能力を用意する必要
がある場合には、第１図に示したものと同一又は同様の
余分のデジタル及びアナログのソース及びキャプチュア
装置を付加し、それらに組合されたマイクロコードRAM
は、シーケンスコントローラ18のアドレスバス26に接続
し、それらの出力又は入力は、テストヘッド14に接続す
る。
第２図には、回路テスター10のためのデータとマイクロ
コードとを含むベクトルのフォーマットが図示されてい
る。理解されるように、マイクロコードは、システム全
体に分布されている。シーケンスコントローラ18は、43
ビットのマイクロコードを有し、マスタークロック52
は、９ビットのマイクロコードを有し、キャプチュア装
置42、46及びソース装置44,48には、図示したようにそ
れぞれのマイクロコードのビットが組合されている。そ
のため、高速テストの間にテストされる回路のクロック
レートにおいて各々のキャプチュア装置42,46及びソー
ス装置44,48に命令を送出でき、それにより、イベント
ラインが設けられた場合よりも、１つのテストパターン
の間により多くの機能をキャプチュア装置及びソース装
置が実行しうると共に、より高度の融通性が許容され
る。更に、前述したように、余分の機器を、これらのた
めのマイクロコードを用意し、そのマイクロコードRAM
をアドレスバスに接続することによって、回路テスター
に容易に付加することができる。このマイクロコードフ
ォーマットは、ユーザーによるプログラミングを著しく
容易にする。
他の実施例 本発明のいろいろな変形が可能であり、例えば、自動回
路テスターに、第１図に示したキャプチュア又はソース
以外の機器を付加することも、本発明の範囲に含まれ
る。
【図面の簡単な説明】
第１図は、本発明による自動回路テスターのブロック
図、第２図は、第１図の自動回路テスターのテストベク
トルフォーマットを示す説明図である。 10……回路テスター（自動回路テスト装置）。 18……シーケンスコントローラ。 20……テストパターンRAM。 24……アドレス発生器。 26……アドレスバス。 28……シーケンスマイクロコードRAM（シーケンスラン
ダムアクセスメモリ）。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 デーヴィッド・リア・スルマン アメリカ合衆国マサチューセッツ州02193, ウェストン，ウッドチェスター・ドライブ 93 (56)参考文献 特開 昭58−158566（ＪＰ，Ａ) 特開 昭60−18780（ＪＰ，Ａ) 特開 昭61−80072（ＪＰ，Ａ)

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】デジタルテストパターン及びアナログ装置
    を高速で制御する自動回路テスト装置であって、 マイクロコードを記憶するシーケンスランダムアクセス
    メモリ（RAM）及びシーケンスアドレス発生器を含むシ
    ーケンスコントローラと、 前記シーケンスアドレス発生器に接続されたシーケンス
    アドレスバスと、 前記シーケンスアドレスバスに接続され、試験される回
    路に加えられるデジタルテストパターンがロードされる
    デジタルテストパターンRAMと、 前記シーケンスアドレスバスに接続された複数のアナロ
    グ装置であって、該アナログ装置に対するマイクロコー
    ドがロードされる装置RAMを有するアナログ装置と、 から構成され、前記シーケンスアドレス発生器が前記シ
    ーケンスランダムアクセスメモリに接続され、そこから
    マイクロコードを前記試験される回路のクロックレート
    で選択的に読出し、読出したマイクロコードを前記シー
    ケンスアドレスバスを介して前記複数のアナログ装置に
    送る、自動回路テスト装置。
  2. 【請求項２】前記アナログ装置が、前記試験される回路
    に接続されるアナログ信号発生器及びキャプチュアデジ
    タイザを含み、該アナログ信号発生器及びキャプチュア
    デジタイザの少なくとも一方がメモリを有する、請求項
    １記載の装置。
  3. 【請求項３】前記アナログ信号発生器が、高周波及び低
    周波のアナログ信号発生器を有する、請求項２記載の装
    置。
  4. 【請求項４】前記シーケンスアドレスバスに接続されマ
    イクロコードがロードされたRAMを有し、デジタル化ア
    ナログ信号を与え、それを検出する装置を更に有する、
    請求項１記載の装置。
  5. 【請求項５】前記アナログ信号発生器が、前記シーケン
    スアドレスバスに接続された信号マイクロコードRAM
    と、該マイクロコードRAMからの命令が与えられる信号
    アドレス発生器と、デジタル化アナログ信号がロードさ
    れアドレス発生器によってアドレス指定される信号RAM
    と、該信号RAMに接続されたD/A変換器と、を有する請求
    項２記載の装置。
  6. 【請求項６】クロックのためのマイクロコードがロード
    され、前記シーケンスアドレスバスに接続されるクロッ
    クRAMと、該クロックRAM中のマイクロコードによって制
    御されるクロック発生器と、を有する請求項１記載の装
    置。
  7. 【請求項７】前記シーケンスアドレスバスに沿ってパイ
    プラインレジスタが分散配置され、クロックに応答して
    アドレス発生器からアドレスバスに沿ってアドレス情報
    を順次進行させる、請求項１記載の装置。
  8. 【請求項８】前記シーケンスアドレスバスが、前記シー
    ケンスアドレス発生器によって発生されたアドレスを変
    更するように使用可能な条件ビットを含む、請求項１記
    載の装置。
JP63007376A 1987-01-16 1988-01-16 自動回路テスト装置 Expired - Lifetime JPH0795088B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US3831 1987-01-16
US07/003,831 US4816750A (en) 1987-01-16 1987-01-16 Automatic circuit tester control system

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JPS63215975A JPS63215975A (ja) 1988-09-08
JPH0795088B2 true JPH0795088B2 (ja) 1995-10-11

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ID=21707795

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US (1) US4816750A (ja)
JP (1) JPH0795088B2 (ja)
CA (1) CA1260536A (ja)
DE (1) DE3800757A1 (ja)
FR (1) FR2609811B1 (ja)
GB (1) GB2199957B (ja)

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