JPH09113587A - 半導体試験装置 - Google Patents
半導体試験装置Info
- Publication number
- JPH09113587A JPH09113587A JP7294824A JP29482495A JPH09113587A JP H09113587 A JPH09113587 A JP H09113587A JP 7294824 A JP7294824 A JP 7294824A JP 29482495 A JP29482495 A JP 29482495A JP H09113587 A JPH09113587 A JP H09113587A
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- JP
- Japan
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- section
- memory
- common
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- Pending
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- Tests Of Electronic Circuits (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
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Abstract
(57)【要約】
【課題】パターン発生器内に有する論理アドレスを物理
アドレスに変換する３つのアドレスポインター部を１つ
に共通化して冗長回路を削減して一層安価に回路を実現
する。 【解決手段】制御部５００からの２つの論理アドレス設
定データを受けて、両者を加算した物理アドレス信号を
生成して、３つのメモリ回路に供給する共通アドレスポ
インター部ＡＰ５０を設け、物理アドレス信号を受け
て、各々個別の物理アドレス値をラッチ保持するラッチ
レジスタ２０２、３０２、４０２を３つのメモリ回路に
各々設ける。
アドレスに変換する３つのアドレスポインター部を１つ
に共通化して冗長回路を削減して一層安価に回路を実現
する。 【解決手段】制御部５００からの２つの論理アドレス設
定データを受けて、両者を加算した物理アドレス信号を
生成して、３つのメモリ回路に供給する共通アドレスポ
インター部ＡＰ５０を設け、物理アドレス信号を受け
て、各々個別の物理アドレス値をラッチ保持するラッチ
レジスタ２０２、３０２、４０２を３つのメモリ回路に
各々設ける。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体試験装置
に使用されるパターン発生回路において、冗長回路を削
減して回路規模の低減に関する。
に使用されるパターン発生回路において、冗長回路を削
減して回路規模の低減に関する。
【０００２】
【従来の技術】従来技術の例を図３、図４に示して、パ
ターン発生器（ＰＧ）に使用される３つのアドレスポイ
ンター回路について以下に説明する。ＰＧは、主にＤＵ
Ｔに与える試験パターンを発生し供給する。ＰＧ内部で
はこの数百ＭＨｚのテストレートで発生する試験パター
ンを格納する大容量の高速メモリの規模を軽減する為
に、共通な試験パターンを繰り返し利用できるように内
部のマイクロコントローラで制御しながら発生する構成
になっていて、ＰＧ内には、この為の複数メモリがあ
る。
ターン発生器（ＰＧ）に使用される３つのアドレスポイ
ンター回路について以下に説明する。ＰＧは、主にＤＵ
Ｔに与える試験パターンを発生し供給する。ＰＧ内部で
はこの数百ＭＨｚのテストレートで発生する試験パター
ンを格納する大容量の高速メモリの規模を軽減する為
に、共通な試験パターンを繰り返し利用できるように内
部のマイクロコントローラで制御しながら発生する構成
になっていて、ＰＧ内には、この為の複数メモリがあ
る。
【０００３】ＰＧの主要構成は、図３に示すように、マ
イクロコントローラ部２００と、ＣＴＢメモリ部３００
と、ＰＦメモリ部４００と、制御部５００とで成る。こ
のマイクロコントローラ部２００には、マイクロコード
を格納するＶＧＣメモリ２３０とこのメモリのアドレス
を発生するアドレスポインター部である第１ＡＰ２１０
とＭＵＸ付きカウンタ２２０がある。又、ＣＴＢメモリ
部３００にも、ＣＴＢメモリ３３０とこのメモリのアド
レスを発生する第２ＡＰ３１０とＭＵＸ付きカウンタ３
２０がある。又、ＰＦメモリ部４００にも、ＰＦメモリ
４３０とこのメモリのアドレスを発生する第３ＡＰ４１
０とＭＵＸ付きカウンタ４２０がある。
イクロコントローラ部２００と、ＣＴＢメモリ部３００
と、ＰＦメモリ部４００と、制御部５００とで成る。こ
のマイクロコントローラ部２００には、マイクロコード
を格納するＶＧＣメモリ２３０とこのメモリのアドレス
を発生するアドレスポインター部である第１ＡＰ２１０
とＭＵＸ付きカウンタ２２０がある。又、ＣＴＢメモリ
部３００にも、ＣＴＢメモリ３３０とこのメモリのアド
レスを発生する第２ＡＰ３１０とＭＵＸ付きカウンタ３
２０がある。又、ＰＦメモリ部４００にも、ＰＦメモリ
４３０とこのメモリのアドレスを発生する第３ＡＰ４１
０とＭＵＸ付きカウンタ４２０がある。
【０００４】ここで、３つのアドレスポインター部であ
る第１ＡＰ２１０、第２ＡＰ３１０、第３ＡＰ４１０の
内部回路構成は、図４に示すように物理アドレスを生成
する３２ビット加算器であり、Ａレジスタ８２と、Ｂレ
ジスタ８４と、加算器８６と、ラッチレジスタ８８とで
成る。このＡレジスタ８２とＢレジスタ８４とラッチレ
ジスタ８８は、外部のシステムバス６００により制御部
５００を介して任意の値を個別に設定できる。加算器８
６は、前記の両Ａ、Ｂレジスタの設定値を加算した結果
を出力し、ラッチレジスタ８８でラッチ出力する。これ
によって論理アドレスから物理アドレスへ変換したアド
レスデータを出力する。これら３つのアドレスポインタ
ー部には、図には示されていないが各レジスタや加算結
果の出力の読み出し回路を各々有している。そして、こ
れらアドレスポインター部のＡ、Ｂレジスタへの設定
は、試験開始当初に個別あるいは同一の値が設定された
後使用に供される。
る第１ＡＰ２１０、第２ＡＰ３１０、第３ＡＰ４１０の
内部回路構成は、図４に示すように物理アドレスを生成
する３２ビット加算器であり、Ａレジスタ８２と、Ｂレ
ジスタ８４と、加算器８６と、ラッチレジスタ８８とで
成る。このＡレジスタ８２とＢレジスタ８４とラッチレ
ジスタ８８は、外部のシステムバス６００により制御部
５００を介して任意の値を個別に設定できる。加算器８
６は、前記の両Ａ、Ｂレジスタの設定値を加算した結果
を出力し、ラッチレジスタ８８でラッチ出力する。これ
によって論理アドレスから物理アドレスへ変換したアド
レスデータを出力する。これら３つのアドレスポインタ
ー部には、図には示されていないが各レジスタや加算結
果の出力の読み出し回路を各々有している。そして、こ
れらアドレスポインター部のＡ、Ｂレジスタへの設定
は、試験開始当初に個別あるいは同一の値が設定された
後使用に供される。
【０００５】また、３つのＭＵＸ付きカウンタ２２０、
３２０、４２０は、前記アドレスポインター部からの物
理アドレスデータや他からのアドレスデータを選択して
受け、このアドレス値をラッチし、以後このアドレス値
から順次＋１したアドレスを発生して対応するメモリに
連続的なメモリアドレス信号を供給して、所望の試験パ
ターンの発生を可能にしている。
３２０、４２０は、前記アドレスポインター部からの物
理アドレスデータや他からのアドレスデータを選択して
受け、このアドレス値をラッチし、以後このアドレス値
から順次＋１したアドレスを発生して対応するメモリに
連続的なメモリアドレス信号を供給して、所望の試験パ
ターンの発生を可能にしている。
【０００６】
【発明が解決しようとする課題】上記説明のように、３
つのアドレスポインター部は、ＤＵＴの試験開始当初に
設定された後使用に供されるが、各々対応したＭＵＸ付
きカウンタ２２０、３２０、４２０に取り込まれた後
は、何れも使用に供されない。
つのアドレスポインター部は、ＤＵＴの試験開始当初に
設定された後使用に供されるが、各々対応したＭＵＸ付
きカウンタ２２０、３２０、４２０に取り込まれた後
は、何れも使用に供されない。
【０００７】そこで、本発明が解決しようとする課題
は、パターン発生器内に有する論理アドレスを物理アド
レスに変換する３つのアドレスポインター部を１つに共
通化して冗長回路を削減して一層安価に回路を実現する
ことを目的とする。
は、パターン発生器内に有する論理アドレスを物理アド
レスに変換する３つのアドレスポインター部を１つに共
通化して冗長回路を削減して一層安価に回路を実現する
ことを目的とする。
【０００８】
【課題を解決するための手段】上記課題を解決するため
に、本発明の構成では、制御部５００からの２つの論理
アドレス設定データを受けて、両者を加算した物理アド
レスデータを生成して、３つのメモリ回路に供給する共
通アドレスポインター部ＡＰ５０を設け、この物理アド
レスデータを受けて、制御部により各々個別の物理アド
レスデータをラッチ保持するラッチレジスタ２０２、３
０２、４０２を３つのメモリ回路に各々設ける構成手段
とする。これにより、マイクロコントローラ部２００と
ＣＴＢメモリ部３００とＰＦメモリ部４００である３つ
のメモリ回路を有して、２つの個別の論理アドレス設定
データＡ、Ｂを加算して個別の物理アドレスを各々に供
給するパターン発生器において、３つのアドレスポイン
ター部を１つに共通化した回路を実現できる。
に、本発明の構成では、制御部５００からの２つの論理
アドレス設定データを受けて、両者を加算した物理アド
レスデータを生成して、３つのメモリ回路に供給する共
通アドレスポインター部ＡＰ５０を設け、この物理アド
レスデータを受けて、制御部により各々個別の物理アド
レスデータをラッチ保持するラッチレジスタ２０２、３
０２、４０２を３つのメモリ回路に各々設ける構成手段
とする。これにより、マイクロコントローラ部２００と
ＣＴＢメモリ部３００とＰＦメモリ部４００である３つ
のメモリ回路を有して、２つの個別の論理アドレス設定
データＡ、Ｂを加算して個別の物理アドレスを各々に供
給するパターン発生器において、３つのアドレスポイン
ター部を１つに共通化した回路を実現できる。
【０００９】
【発明の実施の形態】以下に本発明の実施の形態を実施
例と共に詳細に説明する。
例と共に詳細に説明する。
【００１０】
【実施例】本発明実施例について図１、図２を示して、
以下に説明する。本発明の構成は、図１に示すように、
共通アドレスポインター部ＡＰ５０と、マイクロコント
ローラ部２００ｂと、ＣＴＢメモリ部３００ｂと、ＰＦ
メモリ部４００ｂと、制御部５００とで成る。共通アド
レスポインター部ＡＰ５０の内部回路構成は、図２に示
すように、Ａレジスタ８２と、Ｂレジスタ８４と、加算
器８６とで成る。これは、従来の図４に示す従来のアド
レスポインター部に対してラッチレジスタ８８を削除し
た構成で成り、従来同様に物理アドレスを生成した後、
このアドレス出力信号を３箇所に供給する。
以下に説明する。本発明の構成は、図１に示すように、
共通アドレスポインター部ＡＰ５０と、マイクロコント
ローラ部２００ｂと、ＣＴＢメモリ部３００ｂと、ＰＦ
メモリ部４００ｂと、制御部５００とで成る。共通アド
レスポインター部ＡＰ５０の内部回路構成は、図２に示
すように、Ａレジスタ８２と、Ｂレジスタ８４と、加算
器８６とで成る。これは、従来の図４に示す従来のアド
レスポインター部に対してラッチレジスタ８８を削除し
た構成で成り、従来同様に物理アドレスを生成した後、
このアドレス出力信号を３箇所に供給する。
【００１１】マイクロコントローラ部２００ｂの内部回
路構成は、ＶＧＣメモリ２３０とこのメモリの開始アド
レスをラッチするラッチレジスタ２０２とＭＵＸ付きカ
ウンタ２２０とで成る。これは、従来の図４に示す従来
のアドレスポインター部の回路をラッチレジスタ２０２
に置き換えた構成で成る。このラッチレジスタ２０２
は、上記説明の共通アドレスポインター部ＡＰ５０から
の物理アドレス信号を受け、制御部５００からのラッチ
制御信号を受けてラッチ保持する。
路構成は、ＶＧＣメモリ２３０とこのメモリの開始アド
レスをラッチするラッチレジスタ２０２とＭＵＸ付きカ
ウンタ２２０とで成る。これは、従来の図４に示す従来
のアドレスポインター部の回路をラッチレジスタ２０２
に置き換えた構成で成る。このラッチレジスタ２０２
は、上記説明の共通アドレスポインター部ＡＰ５０から
の物理アドレス信号を受け、制御部５００からのラッチ
制御信号を受けてラッチ保持する。
【００１２】また、ＣＴＢメモリ部３００ｂやＰＦメモ
リ部４００ｂについても同様の内部回路構成であり、共
通アドレスポインター部ＡＰ５０からの物理アドレス信
号を受けてラッチレジスタ３０２、４０２にラッチ保持
する。ここで、各ラッチレジスタ２０２、３０２、４０
２のラッチ用制御信号は、制御部５００から個別に制御
できる。また、共通アドレスポインター部ＡＰ５０のＡ
レジスタ８２とＢレジスタ８４は制御部５００から任意
に設定でき、かつ加算された物理アドレス信号をラッチ
レジスタ２０２、３０２、４０２で各々個別のアドレス
値としてラッチでき、この結果、１つの共通アドレスポ
インターを使用して従来と同様の機能を実現できること
となる。
リ部４００ｂについても同様の内部回路構成であり、共
通アドレスポインター部ＡＰ５０からの物理アドレス信
号を受けてラッチレジスタ３０２、４０２にラッチ保持
する。ここで、各ラッチレジスタ２０２、３０２、４０
２のラッチ用制御信号は、制御部５００から個別に制御
できる。また、共通アドレスポインター部ＡＰ５０のＡ
レジスタ８２とＢレジスタ８４は制御部５００から任意
に設定でき、かつ加算された物理アドレス信号をラッチ
レジスタ２０２、３０２、４０２で各々個別のアドレス
値としてラッチでき、この結果、１つの共通アドレスポ
インターを使用して従来と同様の機能を実現できること
となる。
【００１３】
【発明の効果】本発明は、以上説明したように構成され
ているので、下記に記載されるような効果を奏する。３
つのマイクロコントローラ部２００ｂと、ＣＴＢメモリ
部３００ｂと、ＰＦメモリ部４００ｂに対して、論理ア
ドレスを加算して物理アドレスを生成し３箇所に供給す
る共通アドレスポインター部ＡＰ５０を設け、この物理
アドレス信号を受けて各々個別の物理アドレス値をラッ
チ保持するラッチレジスタ２０２、３０２、４０２を設
けて、このラッチを個別に制御することで、個々に任意
の物理アドレス値を初期設定できる。この結果、Ａレジ
スタ８２とＢレジスタ８４を加算するアドレスポインタ
ー回路が１つに共通化可能になり、冗長回路を削減し、
コスト的にも一層安価な回路を実現できた。
ているので、下記に記載されるような効果を奏する。３
つのマイクロコントローラ部２００ｂと、ＣＴＢメモリ
部３００ｂと、ＰＦメモリ部４００ｂに対して、論理ア
ドレスを加算して物理アドレスを生成し３箇所に供給す
る共通アドレスポインター部ＡＰ５０を設け、この物理
アドレス信号を受けて各々個別の物理アドレス値をラッ
チ保持するラッチレジスタ２０２、３０２、４０２を設
けて、このラッチを個別に制御することで、個々に任意
の物理アドレス値を初期設定できる。この結果、Ａレジ
スタ８２とＢレジスタ８４を加算するアドレスポインタ
ー回路が１つに共通化可能になり、冗長回路を削減し、
コスト的にも一層安価な回路を実現できた。
【図１】本発明の、パターン発生器の要部構成図例であ
る。
る。
【図２】本発明の、アドレスポインターの構成図例であ
る。
る。
【図３】従来の、パターン発生器の要部構成図例であ
る。
る。
【図４】従来の、アドレスポインターの構成図例であ
る。
る。
５０ 共通アドレスポインター部 ８２ Ａレジスタ ８４ Ｂレジスタ ８６ 加算器 ８８、２０２、３０２、４０２ ラッチレジスタ ２００、２００ｂ マイクロコントローラ部 ２１０ 第１ＡＰ ２２０、３２０、４２０ ＭＵＸ付きカウンタ ２３０ ＶＧＣメモリ ３００、３００ｂ ＣＴＢメモリ部 ３１０ 第２ＡＰ ３３０ ＣＴＢメモリ ４００、４００ｂ ＰＦメモリ部 ４１０ 第３ＡＰ ４３０ ＰＦメモリ ５００ 制御部 ６００ システムバス
Claims (1)
- 【請求項１】 マイクロコントローラ部とＣＴＢメモリ
部とＰＦメモリ部である３つのメモリ回路を有するパタ
ーン発生器において、 制御部からの２つの論理アドレス設定データを受けて、
両者を加算した物理アドレスデータを生成して、該３つ
のメモリ回路に供給する共通アドレスポインター部（Ａ
Ｐ５０）を設け、 該物理アドレスデータを受けて、各々個別の物理アドレ
スデータをラッチ保持するラッチレジスタを該３つのメ
モリ回路に各々設け、 以上を具備していることを特徴とした半導体試験装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7294824A JPH09113587A (ja) | 1995-10-18 | 1995-10-18 | 半導体試験装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7294824A JPH09113587A (ja) | 1995-10-18 | 1995-10-18 | 半導体試験装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09113587A true JPH09113587A (ja) | 1997-05-02 |
Family
ID=17812732
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7294824A Pending JPH09113587A (ja) | 1995-10-18 | 1995-10-18 | 半導体試験装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09113587A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007156940A (ja) * | 2005-12-07 | 2007-06-21 | Fujitsu Ltd | 処理装置 |
| US20120029861A1 (en) * | 2010-08-02 | 2012-02-02 | Kabushiki Kaisha Toshiba | Semiconductor circuit, semiconductor circuit test method, and semiconductor circuit test system |
-
1995
- 1995-10-18 JP JP7294824A patent/JPH09113587A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007156940A (ja) * | 2005-12-07 | 2007-06-21 | Fujitsu Ltd | 処理装置 |
| JP4567586B2 (ja) * | 2005-12-07 | 2010-10-20 | 富士通株式会社 | 処理装置 |
| US20120029861A1 (en) * | 2010-08-02 | 2012-02-02 | Kabushiki Kaisha Toshiba | Semiconductor circuit, semiconductor circuit test method, and semiconductor circuit test system |
| US8589109B2 (en) * | 2010-08-02 | 2013-11-19 | Kabushiki Kaisha Toshiba | Semiconductor circuit, semiconductor circuit test method, and semiconductor circuit test system |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20030708 |