JP2893915B2 - メモリ内蔵型半導体集積回路 - Google Patents
メモリ内蔵型半導体集積回路Info
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- JP2893915B2 JP2893915B2 JP2271526A JP27152690A JP2893915B2 JP 2893915 B2 JP2893915 B2 JP 2893915B2 JP 2271526 A JP2271526 A JP 2271526A JP 27152690 A JP27152690 A JP 27152690A JP 2893915 B2 JP2893915 B2 JP 2893915B2
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Description
【発明の詳細な説明】 ［産業上の利用分野］ この発明は、メモリを内蔵した半導体集積回路に関
し、特に上記メモリに対するテスト機能を備えたメモリ
内蔵型半導体集積回路に関する。
し、特に上記メモリに対するテスト機能を備えたメモリ
内蔵型半導体集積回路に関する。
［従来の技術］ LSI等に内蔵されたRAMの機能を試験する場合、従来
は、テストバスを介して外部から上記内蔵RAMに対しデ
ータを書込むと共に、上記書込んだデータを外部に読み
出して読出データと書込データとの一致／不一致を確認
するようにしていた。
は、テストバスを介して外部から上記内蔵RAMに対しデ
ータを書込むと共に、上記書込んだデータを外部に読み
出して読出データと書込データとの一致／不一致を確認
するようにしていた。
［発明が解決しようとする課題］ しかしながら、このような試験方法であると、内蔵メ
モリに対するデータの書込及び読出は、１データ単位で
しか行うことができない。このため、LSIの集積度が増
し、内蔵メモリの容量が増加してくると、これに比例し
てメモリテストに要する時間も増加するという問題点が
あった。
モリに対するデータの書込及び読出は、１データ単位で
しか行うことができない。このため、LSIの集積度が増
し、内蔵メモリの容量が増加してくると、これに比例し
てメモリテストに要する時間も増加するという問題点が
あった。
この発明は、このような問題点を解決するためになさ
れたもので、メモリテストに要する時間を大幅に短縮す
ることが可能なメモリ内蔵型半導体集積回路を提供する
ことを目的とする。
れたもので、メモリテストに要する時間を大幅に短縮す
ることが可能なメモリ内蔵型半導体集積回路を提供する
ことを目的とする。
［課題を解決するための手段］ この発明のメモリ内蔵型半導体集積回路は、第１に、
データ書込及び読出のタイミングがそれぞれ任意に設定
可能であり且つ同一のアドレス領域を有する複数のメモ
リブロックに分割され、該複数のメモリブロックに共用
される各々一つのアドレスバス、入力データバス及び出
力データバスによってアクセス可能なメモリと、通常動
作時には前記各メモリブロックに対して時分割でデータ
書込及び読出を行い、テスト時には前記複数のメモリブ
ロックに対するデータ書込及び読出のタイミングを少な
くとも数ブロックに対して一致させるためのタイミング
信号を発生するタイミング信号発生回路と、テスト読出
時に任意に選択されるメモリブロックの出力がそれぞれ
転送されるテスト用バス群と、前記テスト用バス群それ
ぞれに同時に転送されるデータ同士の一致／不一致を検
出する比較手段とを備えたことを特徴とする。
データ書込及び読出のタイミングがそれぞれ任意に設定
可能であり且つ同一のアドレス領域を有する複数のメモ
リブロックに分割され、該複数のメモリブロックに共用
される各々一つのアドレスバス、入力データバス及び出
力データバスによってアクセス可能なメモリと、通常動
作時には前記各メモリブロックに対して時分割でデータ
書込及び読出を行い、テスト時には前記複数のメモリブ
ロックに対するデータ書込及び読出のタイミングを少な
くとも数ブロックに対して一致させるためのタイミング
信号を発生するタイミング信号発生回路と、テスト読出
時に任意に選択されるメモリブロックの出力がそれぞれ
転送されるテスト用バス群と、前記テスト用バス群それ
ぞれに同時に転送されるデータ同士の一致／不一致を検
出する比較手段とを備えたことを特徴とする。
この発明のメモリ内蔵型半導体集積回路は、第２に、
データ書込及び読出のタイミングがそれぞれ任意に設定
可能であり且つ同一のアドレス領域を有する複数のメモ
リブロックに分割されたメモリと、通常動作時には前記
各メモリブロックに対して時分割でデータ書込及び読出
を行い、テスト時には前記複数のメモリブロックのうち
少なくとも二つのメモリブロックの単位で同時にデータ
書込及び読出を行うためのタイミング信号を発生するタ
イミング信号発生回路と、前記各メモリブロックの通常
動作時の出力が転送されるデータバスとは別に設けられ
た、テスト読出時に任意に選択された少なくとも二つの
メモリブロックの出力がそれぞれ転送される少なくとも
二つのテスト用バスと、前記テスト用バスそれぞれに同
時に転送されるデータ同士の一致／不一致を検出する比
較手段とを備えたことを特徴とする。
データ書込及び読出のタイミングがそれぞれ任意に設定
可能であり且つ同一のアドレス領域を有する複数のメモ
リブロックに分割されたメモリと、通常動作時には前記
各メモリブロックに対して時分割でデータ書込及び読出
を行い、テスト時には前記複数のメモリブロックのうち
少なくとも二つのメモリブロックの単位で同時にデータ
書込及び読出を行うためのタイミング信号を発生するタ
イミング信号発生回路と、前記各メモリブロックの通常
動作時の出力が転送されるデータバスとは別に設けられ
た、テスト読出時に任意に選択された少なくとも二つの
メモリブロックの出力がそれぞれ転送される少なくとも
二つのテスト用バスと、前記テスト用バスそれぞれに同
時に転送されるデータ同士の一致／不一致を検出する比
較手段とを備えたことを特徴とする。
この発明のメモリ内蔵型半導体集積回路は、第３に、
データ書込及び読出のタイミングがそれぞれ任意に設定
可能であり且つ同一のアドレス領域を有する複数のメモ
リブロックに分割されたメモリと、通常動作時には前記
各メモリブロックに対して時分割でデータ書込及び読出
を行い、テスト時には前記複数のメモリブロックのうち
二つのメモリブロックの単位で時分割に、且つ該二つの
メモリブロックに対しては同時にデータ書込及び読出を
行うためのタイミング信号を発生するタイミング信号発
生回路と、前記各メモリブロックの通常動作時の出力が
転送されるデータバスとは別に設けられた、テスト読出
時に二つずつ選択されるメモリブロックの出力がそれぞ
れ転送される二つのテスト用バスと、前記二つのテスト
用バスに同時に転送されるデータ同士の一致／不一致を
検出する比較手段とを備えたことを特徴とする。
データ書込及び読出のタイミングがそれぞれ任意に設定
可能であり且つ同一のアドレス領域を有する複数のメモ
リブロックに分割されたメモリと、通常動作時には前記
各メモリブロックに対して時分割でデータ書込及び読出
を行い、テスト時には前記複数のメモリブロックのうち
二つのメモリブロックの単位で時分割に、且つ該二つの
メモリブロックに対しては同時にデータ書込及び読出を
行うためのタイミング信号を発生するタイミング信号発
生回路と、前記各メモリブロックの通常動作時の出力が
転送されるデータバスとは別に設けられた、テスト読出
時に二つずつ選択されるメモリブロックの出力がそれぞ
れ転送される二つのテスト用バスと、前記二つのテスト
用バスに同時に転送されるデータ同士の一致／不一致を
検出する比較手段とを備えたことを特徴とする。
［作用］ この発明によれば、内蔵メモリが複数のメモリブロッ
クに分割され、且つそれらのメモリブロックは同一のア
ドレス領域を有しているから、同時に複数のメモリブロ
ックに対するアクセスが可能になる。
クに分割され、且つそれらのメモリブロックは同一のア
ドレス領域を有しているから、同時に複数のメモリブロ
ックに対するアクセスが可能になる。
通常動作時には、各メモリブロックに対するデータ書
込及びデータ読出のタイミングが相互にずれるので、同
一のデータバスを各メモリブロックが時分割で使用する
ことになる。このため、複数のメモリブロックに対する
アクセスが競合することがなく、複数のメモリブロック
全体を１つのメモリとして機能させ、通常のメモリライ
ト／リード動作を行わせることができる。
込及びデータ読出のタイミングが相互にずれるので、同
一のデータバスを各メモリブロックが時分割で使用する
ことになる。このため、複数のメモリブロックに対する
アクセスが競合することがなく、複数のメモリブロック
全体を１つのメモリとして機能させ、通常のメモリライ
ト／リード動作を行わせることができる。
一方、テスト時においては、複数のメモリブロックの
うち数ブロックに対して同時にデータの書込及び読出動
作が行われる。そして、上記数ブロックから同時に読み
出されたデータが比較回路で比較され、そのデータの一
致／不一致が検出される。このため、メモリに対するテ
スト時間は、同時にアクセスされるメモリブロック数を
ｎとすると、従来の1/nに削減することができる。
うち数ブロックに対して同時にデータの書込及び読出動
作が行われる。そして、上記数ブロックから同時に読み
出されたデータが比較回路で比較され、そのデータの一
致／不一致が検出される。このため、メモリに対するテ
スト時間は、同時にアクセスされるメモリブロック数を
ｎとすると、従来の1/nに削減することができる。
［実施例］ 以下、添付の図面を参照してこの発明の実施例を説明
する。
する。
第１図は、この発明の実施例であるRAMを内蔵したLSI
のブロック図である。
のブロック図である。
第１図において、メモリ１は、８つのRAMブロック11
〜18に分割されている。各RAMブロック11〜18は、その
データ書込及び読出タイミングが任意に設定可能である
と共に、同一のアドレス領域を有している。
〜18に分割されている。各RAMブロック11〜18は、その
データ書込及び読出タイミングが任意に設定可能である
と共に、同一のアドレス領域を有している。
これらのRAMブロック11〜18は、アドレスADを供給す
るアドレスバス２と、入力データDIを入力するデータバ
ス３と、出力データDOを出力するデータバス４とに共通
に接続されている。また、奇数番目のRAMブロック11,1
3,15,17は、テスト用バス５を介してコンパレータ７の
Ａ入力端子に接続され、偶数番目のRAMブロック12,14,1
6,18はテスト用バス６を介してコンパレータ７のＢ入力
端子に接続されている。
るアドレスバス２と、入力データDIを入力するデータバ
ス３と、出力データDOを出力するデータバス４とに共通
に接続されている。また、奇数番目のRAMブロック11,1
3,15,17は、テスト用バス５を介してコンパレータ７の
Ａ入力端子に接続され、偶数番目のRAMブロック12,14,1
6,18はテスト用バス６を介してコンパレータ７のＢ入力
端子に接続されている。
コンパレータ７は、テスト信号TEST1，TEST2，TEST3
をインバータ21及びNORゲート22,23によってデコードす
ることによって得られた制御信号T1，T2に従って、テス
ト用バス5,6上のテストデータTDA,TDBの比較動作を行
い、両者の一致／不一致を示す判定信号MO0〜MO7を出力
するもので、例えば第３図に示すように、テストデータ
TDAn，TDBnを制御信号T1，T2でマスクするNANDゲート4
1,42と、NANDゲート41,42の出力を比較する排他的論理
和（EX−OR）ゲート43とにより構成されている。
をインバータ21及びNORゲート22,23によってデコードす
ることによって得られた制御信号T1，T2に従って、テス
ト用バス5,6上のテストデータTDA,TDBの比較動作を行
い、両者の一致／不一致を示す判定信号MO0〜MO7を出力
するもので、例えば第３図に示すように、テストデータ
TDAn，TDBnを制御信号T1，T2でマスクするNANDゲート4
1,42と、NANDゲート41,42の出力を比較する排他的論理
和（EX−OR）ゲート43とにより構成されている。
また、このLSIには、マスタクロックφMに従って、各
種タイミング信号P0〜P3，R0〜R7及び書込信号W1〜W8を
発生させるタイミング信号発生回路８が設けられてい
る。これらの信号は、前記各RAMブロック11〜18に供給
され、そのライト／リード動作を規定するようになって
いる。
種タイミング信号P0〜P3，R0〜R7及び書込信号W1〜W8を
発生させるタイミング信号発生回路８が設けられてい
る。これらの信号は、前記各RAMブロック11〜18に供給
され、そのライト／リード動作を規定するようになって
いる。
第２図は、RAMブロック11の更に具体的な構成を示す
ブロック図である。
ブロック図である。
RAM31は、10ビットのアドレスADを指定することによ
って８ビットのデータをライト／リードするランダム・
アクセス・メモリである。
って８ビットのデータをライト／リードするランダム・
アクセス・メモリである。
アドレスバス２から与えられるアドレスADは、遅延回
路32に入力されている。遅延回路32は、例えば第４図に
示すように、インバータ45、クロックドインバータ46,4
7及びインバータ48の持続回路をビット数分だけ備えた
もので、クロックドインバータ46,47の駆動パルスA,Tと
してタイミング信号P2，P0を導入し、アドレスADをタイ
ミング調整したのち、そのアドレスDAD1をRAM31のアド
レス入力端子に出力する。また、遅延回路32には、書込
信号W1がインバータ33を介して与えられている。そし
て、この書込信号W1とタイミング信号P0とによって遅延
回路32からRAM31へのライトイネーブル信号▲▼
が生成されるようになっている。
路32に入力されている。遅延回路32は、例えば第４図に
示すように、インバータ45、クロックドインバータ46,4
7及びインバータ48の持続回路をビット数分だけ備えた
もので、クロックドインバータ46,47の駆動パルスA,Tと
してタイミング信号P2，P0を導入し、アドレスADをタイ
ミング調整したのち、そのアドレスDAD1をRAM31のアド
レス入力端子に出力する。また、遅延回路32には、書込
信号W1がインバータ33を介して与えられている。そし
て、この書込信号W1とタイミング信号P0とによって遅延
回路32からRAM31へのライトイネーブル信号▲▼
が生成されるようになっている。
また、データバス３を介して入力される入力データDI
は、ラッチ回路34に供給されている。ラッチ回路34は、
書込信号W1に従ってデータDIをラッチして、ラッチデー
タLDI1をRAM31のデータ入力端子に出力する。
は、ラッチ回路34に供給されている。ラッチ回路34は、
書込信号W1に従ってデータDIをラッチして、ラッチデー
タLDI1をRAM31のデータ入力端子に出力する。
更に、RAM31のデータ出力端子から読み出される出力
データMDO1は、遅延回路35に供給されている。遅延回路
35も、前述した遅延回路32と同様、第４図に示す回路を
ビット数分だけ備えたもので、出力データMDO1をタイミ
ング信号P2，P0に従ってタイミング調整する。この遅延
回路35からの出力データDDO1は、通常データバッファ36
とテスト用データバッファ37とに与えられている。通常
データバッファ36は遅延回路35の出力データDDO1をタイ
ミング信号R5に同期させてデータバス４に出力データBD
O1として出力する。また、テスト用データバッファ37
は、タイミング信号P0に基づいてテスト用バス５にテス
ト用データTDA1を出力する。
データMDO1は、遅延回路35に供給されている。遅延回路
35も、前述した遅延回路32と同様、第４図に示す回路を
ビット数分だけ備えたもので、出力データMDO1をタイミ
ング信号P2，P0に従ってタイミング調整する。この遅延
回路35からの出力データDDO1は、通常データバッファ36
とテスト用データバッファ37とに与えられている。通常
データバッファ36は遅延回路35の出力データDDO1をタイ
ミング信号R5に同期させてデータバス４に出力データBD
O1として出力する。また、テスト用データバッファ37
は、タイミング信号P0に基づいてテスト用バス５にテス
ト用データTDA1を出力する。
なお、以上はRAMブロック11の構成について説明した
ものであるが、他のRAMブロック12〜18についても、与
えられるタイミング信号P,R及び書込信号Ｗと、テスト
用バッファ37の出力先とが多少異なる点を除き、これと
同様の構成となっている。
ものであるが、他のRAMブロック12〜18についても、与
えられるタイミング信号P,R及び書込信号Ｗと、テスト
用バッファ37の出力先とが多少異なる点を除き、これと
同様の構成となっている。
一方、タイミング信号発生回路８から出力されるタイ
ミング信号P0〜P3，R0〜R7は、第５図に示すような位相
関係を有している。即ち、マスタクロック７周期分を基
準周期Ｔとすると、タイミング信号P0〜P3は、基準周期
Ｔの1/2、つまりマスタクロック周期の４倍の周期を持
つ信号で、信号P0の出力タイミングである第０、第４ク
ロックタイミングから信号P3の出力タイミングである第
３、第７クロックタイミングにかけて、１クロック周期
分ずつ位相が遅れた信号となっている。また、タイミン
グ信号R0〜R7は、基準周期Ｔと同一周期の信号で、信号
R0の出力タイミングである第０クロックタイミングから
信号R7の出力タイミングである第７クロックタイミング
にかけて、１クロック周期ずつ位相が遅れた信号となっ
ている。
ミング信号P0〜P3，R0〜R7は、第５図に示すような位相
関係を有している。即ち、マスタクロック７周期分を基
準周期Ｔとすると、タイミング信号P0〜P3は、基準周期
Ｔの1/2、つまりマスタクロック周期の４倍の周期を持
つ信号で、信号P0の出力タイミングである第０、第４ク
ロックタイミングから信号P3の出力タイミングである第
３、第７クロックタイミングにかけて、１クロック周期
分ずつ位相が遅れた信号となっている。また、タイミン
グ信号R0〜R7は、基準周期Ｔと同一周期の信号で、信号
R0の出力タイミングである第０クロックタイミングから
信号R7の出力タイミングである第７クロックタイミング
にかけて、１クロック周期ずつ位相が遅れた信号となっ
ている。
次に、このように構成されたメモリ内蔵LSIの動作に
ついて説明する。
ついて説明する。
第１表に、テスト信号TEST1，TEST2 TEST3と動作モ
ードとの対応を示す。
ードとの対応を示す。
テスト信号TEST2を“0"とすると、通常モードに設定
される。この場合には、コンパレータ７の入力は出力に
現われないため、不要輻射等のトラブルを防止すること
ができる。
される。この場合には、コンパレータ７の入力は出力に
現われないため、不要輻射等のトラブルを防止すること
ができる。
第６図に、通常動作時のタイミング図を示す。なお、
ここでは、同図（ａ），（ｂ），（ｃ）に、夫々RAMブ
ロック11,15,18のライト／リードタイミングを一例とし
て示す。
ここでは、同図（ａ），（ｂ），（ｃ）に、夫々RAMブ
ロック11,15,18のライト／リードタイミングを一例とし
て示す。
アドレスバス２上には、第０クロックタイミングで書
込アドレスAWnが出力され、第４クロックタイミングで
読出アドレスARnが出力される。そして、書込アドレスA
Wnに同期してデータバス３上には入力データDInが基本
周期で出力される。
込アドレスAWnが出力され、第４クロックタイミングで
読出アドレスARnが出力される。そして、書込アドレスA
Wnに同期してデータバス３上には入力データDInが基本
周期で出力される。
RAMブロック11では、第６図（ａ）に示すように、遅
延回路32におけるアドレスラッチのタイミング信号とし
てタイミング信号P2、出力タイミングとしてタイミング
信号P0が与えられているので、第２、第６クロックタイ
ミングでアドレスバス２上のアドレスADを夫々ラッチ
し、第０、第４クロックタイミングでRAM31にアドレスD
AD1を供給する。
延回路32におけるアドレスラッチのタイミング信号とし
てタイミング信号P2、出力タイミングとしてタイミング
信号P0が与えられているので、第２、第６クロックタイ
ミングでアドレスバス２上のアドレスADを夫々ラッチ
し、第０、第４クロックタイミングでRAM31にアドレスD
AD1を供給する。
また、ラッチ回路34のラッチ信号として第４クロック
タイミングに同期した書込信号W1が与えられているの
で、書込アドレスAWに同期した入力データDIは、第４ク
ロックタイミングでラッチされる。ライトイネーブル信
号▲▼は、書込信号W1に同期して第４クロックタ
イミングで立ち下がり、タイミング信号P0に同期して第
０クロックタイミングで立上る。したがって、第４クロ
ックでライトイネーブル信号▲▼が“0"レベルに
なったら、入力データLDI1がRAM31に書込まれ、第０ク
ロックタイミングでライトイネーブル信号▲▼が
“1"レベルになると、RAM31からデータMDO1が読み出さ
れることになる。
タイミングに同期した書込信号W1が与えられているの
で、書込アドレスAWに同期した入力データDIは、第４ク
ロックタイミングでラッチされる。ライトイネーブル信
号▲▼は、書込信号W1に同期して第４クロックタ
イミングで立ち下がり、タイミング信号P0に同期して第
０クロックタイミングで立上る。したがって、第４クロ
ックでライトイネーブル信号▲▼が“0"レベルに
なったら、入力データLDI1がRAM31に書込まれ、第０ク
ロックタイミングでライトイネーブル信号▲▼が
“1"レベルになると、RAM31からデータMDO1が読み出さ
れることになる。
読み出された出力データMDO1は、遅延回路35にタイミ
ング信号P2に同期してラッチされ、遅延回路35からタイ
ミング信号P0に同期して読み出される。通常データバッ
ファ36は、タイミング信号R5で出力イネーブル状態とな
るので、通常データバッファ36の出力BDO1は、第５クロ
ックタイミングでデータバス４に出力されることにな
る。
ング信号P2に同期してラッチされ、遅延回路35からタイ
ミング信号P0に同期して読み出される。通常データバッ
ファ36は、タイミング信号R5で出力イネーブル状態とな
るので、通常データバッファ36の出力BDO1は、第５クロ
ックタイミングでデータバス４に出力されることにな
る。
また、RAMブロック15では、第６図（ｂ）に示すよう
に、遅延回路32,35のラッチタイミングとしてタイミン
グ信号P3、出力タイミングとしてタイミング信号P1が与
えられ、ラッチ回路34のラッチタイミングとして第５ク
ロックタイミングに同期した書込信号W5が与えられてい
るので、第５クロックタイミングでデータがRAM31に書
き込まれる。
に、遅延回路32,35のラッチタイミングとしてタイミン
グ信号P3、出力タイミングとしてタイミング信号P1が与
えられ、ラッチ回路34のラッチタイミングとして第５ク
ロックタイミングに同期した書込信号W5が与えられてい
るので、第５クロックタイミングでデータがRAM31に書
き込まれる。
また、通常データバッファ36は、タイミング信号R6に
よって出力イネーブル状態となるので、第６クロックタ
イミングでデータDOがデータバス４に読み出されること
になる。
よって出力イネーブル状態となるので、第６クロックタ
イミングでデータDOがデータバス４に読み出されること
になる。
同様にRAMブロック18では、第６図（ｃ）に示すよう
に、遅延回路32,35のラッチタイミングとしてタイミン
グ信号P1、出力タイミングとしてタイミング信号P3が与
えられ、ラッチ回路34のラッチタイミングとして第３ク
ロックタイミングに同期した書込信号W8が与えられてい
るので、第３クロックタイミングでデータがRAM31に書
き込まれる。
に、遅延回路32,35のラッチタイミングとしてタイミン
グ信号P1、出力タイミングとしてタイミング信号P3が与
えられ、ラッチ回路34のラッチタイミングとして第３ク
ロックタイミングに同期した書込信号W8が与えられてい
るので、第３クロックタイミングでデータがRAM31に書
き込まれる。
また、通常データバッファ36は、タイミング信号R4に
よって出力イネーブル状態となるので、第４クロックタ
イミングでデータDOがデータバス４に読み出されること
になる。
よって出力イネーブル状態となるので、第４クロックタ
イミングでデータDOがデータバス４に読み出されること
になる。
以上をまとめると、各RAMブロック11〜18からのデー
タの書込／読出タイミングは、下記第２表のようにな
る。
タの書込／読出タイミングは、下記第２表のようにな
る。
第７図は、１基本周期Ｔ内での出力データBDO1〜BDO8
の出力タイミングを示すタイミング図である。
の出力タイミングを示すタイミング図である。
このように、通常のデータライト／リード動作では、
各RAMブロック11〜18に対するアクセスが時分割で行わ
れるので、８つのRAMブロック11〜18のアドレス領域が
共通であっても、データバス3,4上で、複数のRAMブロッ
クに対するアクセスが競合することはない。
各RAMブロック11〜18に対するアクセスが時分割で行わ
れるので、８つのRAMブロック11〜18のアドレス領域が
共通であっても、データバス3,4上で、複数のRAMブロッ
クに対するアクセスが競合することはない。
次に、テスト時のライト／リード動作について説明す
る。
る。
テスト信号TEST1，TEST3が“0"、テスト信号TEST2が
“1"に設定されると、メモリテストモードに設定され
る。
“1"に設定されると、メモリテストモードに設定され
る。
第８図に、メモリテストモード時のRAM31の書込タイ
ミングを示す。
ミングを示す。
テストデータの書込時には、アドレスバス２上に４ク
ロック周期で供給された“0"、“1"、“2"、“3"、…と
変化するアドレスADと、データバス３上に４クロック周
期で供給された“0"、“F"、“0"、“F"、…と変化する
テスト用の入力データDIとが、各RAMブロック11〜18のR
AM31に次の各タイミングで供給される。
ロック周期で供給された“0"、“1"、“2"、“3"、…と
変化するアドレスADと、データバス３上に４クロック周
期で供給された“0"、“F"、“0"、“F"、…と変化する
テスト用の入力データDIとが、各RAMブロック11〜18のR
AM31に次の各タイミングで供給される。
信号P0→RAMブロック11,13へのアドレスDAD1，DAD3供
給 信号W1，W3→RAMブロック11,13へのデータLDI1，LDI3供
給 信号P1→RAMブロック15,17へのアドレスDAD5，DAD7供
給 信号W5，W7→RAMブロック15,17へのデータLDI5，LDI7供
給 信号P2→RAMブロック12,14へのアドレスDAD2，DAD4供
給 信号W2，W4→RAMブロック12,14へのデータLDI2，LDI4供
給 信号P3→RAMブロック16,18へのアドレスDAD6，DAD8供
給 信号W6，W8→RAMブロック16,18へのデータLDI6，LDI8供
給 また、第９図に、メモリテストモード時のRAM31から
の読出タイミングを示す。
給 信号W1，W3→RAMブロック11,13へのデータLDI1，LDI3供
給 信号P1→RAMブロック15,17へのアドレスDAD5，DAD7供
給 信号W5，W7→RAMブロック15,17へのデータLDI5，LDI7供
給 信号P2→RAMブロック12,14へのアドレスDAD2，DAD4供
給 信号W2，W4→RAMブロック12,14へのデータLDI2，LDI4供
給 信号P3→RAMブロック16,18へのアドレスDAD6，DAD8供
給 信号W6，W8→RAMブロック16,18へのデータLDI6，LDI8供
給 また、第９図に、メモリテストモード時のRAM31から
の読出タイミングを示す。
テストデータの読出時においては、次のタイミングで
各RAMブロック11〜18からテストデータTDA,TDBが読み出
され、比較動作が行われる。
各RAMブロック11〜18からテストデータTDA,TDBが読み出
され、比較動作が行われる。
信号P0→RAMブロック11,16からのテストデータTDA1，
TDB6の読み出し及びコンパレータ７での比較 信号P1→RAMブロック13,18からのテストデータTDA3，
TDB8の読み出し及びコンパレータ７での比較 信号P2→RAMブロック12,15からのテストデータTDA5，
TDB2の読み出し及びコンパレータ７での比較 信号P3→RAMブロック14,17からのテストデータTDA7，
TDB4の読み出し及びコンパレータ７での比較 以上の動作により、TDA,TDBの全ビットが一致すれ
ば、図中ハッチングで示した比較動作中の判定信号MO0
〜MO7の出力は“0"となり、１ビットでも不一致があれ
ば、MO0〜MO7の出力は“1"となる。
TDB6の読み出し及びコンパレータ７での比較 信号P1→RAMブロック13,18からのテストデータTDA3，
TDB8の読み出し及びコンパレータ７での比較 信号P2→RAMブロック12,15からのテストデータTDA5，
TDB2の読み出し及びコンパレータ７での比較 信号P3→RAMブロック14,17からのテストデータTDA7，
TDB4の読み出し及びコンパレータ７での比較 以上の動作により、TDA,TDBの全ビットが一致すれ
ば、図中ハッチングで示した比較動作中の判定信号MO0
〜MO7の出力は“0"となり、１ビットでも不一致があれ
ば、MO0〜MO7の出力は“1"となる。
以上のように、この実施例によれば、メモリ１を８つ
のRAMブロック11〜17に分割し、メモリテスト時は、RAM
ブロック11〜17のうち２つのブロックに対して同時にデ
ータの書込及び読み出しを行うことができるので、従来
のメモリテスト方式に比べ、そのテスト時間を1/2に短
縮することできる。したがって、テストパターン長とテ
スト時間も従来の1/2に短縮することができる。
のRAMブロック11〜17に分割し、メモリテスト時は、RAM
ブロック11〜17のうち２つのブロックに対して同時にデ
ータの書込及び読み出しを行うことができるので、従来
のメモリテスト方式に比べ、そのテスト時間を1/2に短
縮することできる。したがって、テストパターン長とテ
スト時間も従来の1/2に短縮することができる。
また、この実施例では、テスト信号TEST1 TEST2，TE
ST3の指定により、コンパレータ７の一方の入力をマス
クすることにより、コンパレータ７自体のチェックも行
うことができるという利点がある。
ST3の指定により、コンパレータ７の一方の入力をマス
クすることにより、コンパレータ７自体のチェックも行
うことができるという利点がある。
なお、メモリの分割数、コンパレータの個数等は、上
記実施例に限定されるものではなく、この発明の要旨を
逸脱しない範囲で種々変更可能である。
記実施例に限定されるものではなく、この発明の要旨を
逸脱しない範囲で種々変更可能である。
［発明の効果］ 以上述べたように、この発明によれば、内蔵メモリを
同一のアドレス領域を有する複数のメモリブロックに分
割し、通常動作時は、各メモリブロックに対するアクセ
スタイミングを異ならせ、テスト時には、複数のメモリ
ブロックに同時にアクセスするようにしたので、通常動
作に影響を与えずに、メモリテストの時間を大幅に削減
することができるという効果を奏する。
同一のアドレス領域を有する複数のメモリブロックに分
割し、通常動作時は、各メモリブロックに対するアクセ
スタイミングを異ならせ、テスト時には、複数のメモリ
ブロックに同時にアクセスするようにしたので、通常動
作に影響を与えずに、メモリテストの時間を大幅に削減
することができるという効果を奏する。
第１図はこの発明の実施例のメモリ内蔵LSIのブロック
図、第２図は同LSIにおけるRAMブロックのブロック図、
第３図は同LSIにおけるコンパレータのブロック図、第
４図はRAMブロックにおける遅延回路のブロック図、第
５図は同LSIにおける各種タイミング信号を示すタイミ
ング図、第６図は同RAMブロックに対する通常書込／読
出動作のタイミング図、第７図は各RAMブロックからの
読出データの出力タイミングを示すタイミング図、第８
図は同RAMブロックに対するテスト時の書込タイミング
を示すタイミング図、第９図は同RAMブロックからのテ
スト時の読み出しタイミングを示すタイミング図であ
る。 1;メモリ、2;アドレスバス、3,4;データバス、5,6;テス
ト用バス、7;コンパレータ、8;タイミング信号発生回
路、11〜18;RAMブロック、31;RAM、32,35:遅延回路、3
4;ラッチ回路、36;通常データバッファ、37;テスト用デ
ータバッファ
図、第２図は同LSIにおけるRAMブロックのブロック図、
第３図は同LSIにおけるコンパレータのブロック図、第
４図はRAMブロックにおける遅延回路のブロック図、第
５図は同LSIにおける各種タイミング信号を示すタイミ
ング図、第６図は同RAMブロックに対する通常書込／読
出動作のタイミング図、第７図は各RAMブロックからの
読出データの出力タイミングを示すタイミング図、第８
図は同RAMブロックに対するテスト時の書込タイミング
を示すタイミング図、第９図は同RAMブロックからのテ
スト時の読み出しタイミングを示すタイミング図であ
る。 1;メモリ、2;アドレスバス、3,4;データバス、5,6;テス
ト用バス、7;コンパレータ、8;タイミング信号発生回
路、11〜18;RAMブロック、31;RAM、32,35:遅延回路、3
4;ラッチ回路、36;通常データバッファ、37;テスト用デ
ータバッファ
Claims (3)
- 【請求項１】データ書込及び読出のタイミングがそれぞ
れ任意に設定可能であり且つ同一のアドレス領域を有す
る複数のメモリブロックに分割され、該複数のメモリブ
ロックに共用される各々一つのアドレスバス、入力デー
タバス及び出力データバスによってアクセス可能なメモ
リと、 通常動作時には前記各メモリブロックに対して時分割で
データ書込及び読出を行い、テスト時には前記複数のメ
モリブロックに対するデータ書込及び読出のタイミング
を少なくとも数ブロックに対して一致させるためのタイ
ミング信号を発生するタイミング信号発生回路と、 テスト読出時に任意に選択されるメモリブロックの出力
がそれぞれ転送されるテスト用バス群と、 前記テスト用バス群それぞれに同時に転送されるデータ
同士の一致／不一致を検出する比較手順とを備えたこと
を特徴とするメモリ内蔵型半導体集積回路。 - 【請求項２】データ書込及び読出のタイミングがそれぞ
れ任意に設定可能であり且つ同一のアドレス領域を有す
る複数のメモリブロックに分割されたメモリと、 通常動作時には前記各メモリブロックに対して時分割で
データ書込及び読出を行い、テスト時には前記複数のメ
モリブロックのうち少なくとも二つのメモリブロックの
単位で同時にデータ書込及び読出を行うためのタイミン
グ信号を発生するタイミング信号発生回路と、 前記各メモリブロックの通常動作時の出力が転送される
データバスとは別に設けられた、テスト読出時に任意に
選択された少なくとも二つのメモリブロックの出力がそ
れぞれ転送される少なくとも二つのテスト用バスと、 前記テスト用バスそれぞれに同時に転送されるデータ同
士の一致／不一致を検出する比較手順と を備えたことを特徴とするメモリ内蔵型半導体集積回
路。 - 【請求項３】データ書込及び読出のタイミングがそれぞ
れ任意に設定可能であり且つ同一のアドレス領域を有す
る複数のメモリブロックに分割されたメモリと、 通常動作時には前記各メモリブロックに対して時分割で
データ書込及び読出を行い、テスト時には前記複数のメ
モリブロックのうち二つのメモリブロックの単位で時分
割に、且つ該二つのメモリブロックに対しては同時にデ
ータ書込及び読出を行うためのタイミング信号を発生す
るタイミング信号発生回路と、 前記各メモリブロックの通常動作時の出力が転送される
データバスとは別に設けられた、テスト読出時に二つず
つ選択されるメモリブロックの出力がそれぞれ転送され
る二つのテスト用バスと、 前記二つのテスト用バスに同時に転送されるデータ同士
の一致／不一致を検出する比較手段と を備えたことを特徴とするメモリ内蔵型半導体集積回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2271526A JP2893915B2 (ja) | 1990-10-08 | 1990-10-08 | メモリ内蔵型半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2271526A JP2893915B2 (ja) | 1990-10-08 | 1990-10-08 | メモリ内蔵型半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04145382A JPH04145382A (ja) | 1992-05-19 |
| JP2893915B2 true JP2893915B2 (ja) | 1999-05-24 |
Family
ID=17501296
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2271526A Expired - Fee Related JP2893915B2 (ja) | 1990-10-08 | 1990-10-08 | メモリ内蔵型半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2893915B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4783567B2 (ja) * | 2004-12-21 | 2011-09-28 | Ｏｋｉセミコンダクタ株式会社 | 半導体装置 |
-
1990
- 1990-10-08 JP JP2271526A patent/JP2893915B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04145382A (ja) | 1992-05-19 |
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Legal Events
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|---|---|---|---|
| S531 | Written request for registration of change of domicile |
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