JPH04145382A

JPH04145382A - メモリ内蔵型半導体集積回路

Info

Publication number: JPH04145382A
Application number: JP2271526A
Authority: JP
Inventors: Toshihiko Muramatsu; 利彦村松
Original assignee: Yamaha Corp
Current assignee: Yamaha Corp
Priority date: 1990-10-08
Filing date: 1990-10-08
Publication date: 1992-05-19
Anticipated expiration: 2014-05-24
Also published as: JP2893915B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［産業上の利用分野］この発明は、メモリを内蔵した半導体集積回路に関し、
特に上記メモリに対するテスト機能を備えたメモリ内蔵
型半導体集積回路に関する。

［従来の技術］ＬＳＩ等に内蔵されたＲＡＭの機能を試験する場合、従
来は、テストバスを介して外部から上記内蔵ＲＡＭに対
しデータを書込むと共に、上記書込んだデータを外部に
読み出して読出データと書込データとの一致／不一致を
確認するようにしていた。

［発明が解決しようとする課題］しかしながら、このような試験方法であると、内蔵メモ
リに対するデータの書込及び読出は、１デ一タ単位でし
か行うことができない。このため、ＬＳＩの集積度が増
し、内蔵メモリの容量が増加して（ると、これに比例し
てメモリテストに要する時間も増加するという問題点が
あった。

この発明は、このような問題点を解決するためになされ
たもので、メモリテストに要する時間を大幅に短縮する
ことが可能なメモリ内蔵型半導体集積回路を提供するこ
とを目的とする。

［課題を解決するための手段］この発明のメモリ内蔵型半導体集積回路は、データ書込
及び読出のタイミングを任意に設定可能であると共に同
一のアドレス領域を有する複数のメモリブロックに分割
されたメモリと、通常動作時には前記各メモリブロック
に対するデータ書込及び読出のタイミングを相互に異な
らせ、テスト時には前記複数のメモリブロックに対する
データ書込及び読出のタイミングを数ブロックずつ一致
させるためのタイミング信号を前記各メモリブロックに
出力するタイミング信号発生回路と、テスト時に前記メ
モリブロックのうちの数ブロックから同時に読み出され
るデータの一致／不一致を検出する比較手段とを同一チ
ップに内蔵したことを特徴とする。

［作用〕この発明によれば、内蔵メモリか複数のメモリブロック
に分割され、且つそれらのメモリブロックは同一のアド
レス領域を存しているから、同時に複数のメモリブロッ
クに対するアクセスが可能になる。

通常動作時には、各メモリブロックに対するデータ書込
及びデータ読出のタイミングが相互にずれるので、同一
のデータバスを各メモリブロックが時分割で使用するこ
とになる。このため、複数のメモリブロックに対するア
クセスが競合することがなく、複数のメモリブロック全
体を１つのメモリとして機能させ、通常のメモリライト
／り一ド動作を行わせることができる。

一方、テスト時においては、複数のメモリブロックのう
ち数ブロックに対して同時にデータの書込及び読出動作
が行われる。そして、上記数ブロックから同時に読み出
されたデータが比較回路で比較され、そのデータの一致
／不一致か検出される。このため、メモリに対するテス
ト時間は、同時にアクセスされるメモリブロック数をｎ
とすると、従来の１　／　ｎに削減することができる。

［実施例］以下、添付の図面を参照してこの発明の詳細な説明する
。

第１図は、この発明の実施例であるＲＡＭを内蔵したＬ
ＳＩのブロック図である。

第１図において、メモリ１は、８つのＲＡＭブロック１
１〜１８に分割されている。各ＲＡＭブロックｌｌ〜１
８は、そのデータ書込及び読出タイミングか任意に設定
可能であると共に、同一のアドレス領域を有している。

これらのＲＡＭブロック１１〜】８は、アドレスＡＤを
供給するアドレスバス２と、入力データＤＩを入力する
データバス３と、出力データＤ。

を出力するデータバス４とに共通に接続されている。ま
た、奇数番目のＲＡＭブロック１１，１３゜１５．１７
は、テスト用バス５を介してコンパレータ７のへ入力端
子に接続され、偶数番目のＲＡＭブロック１２．１４，
１６．１８はテスト用バス６を介してコンパレータ７の
Ｂ入力端子に接続されている。

コンパ１／−夕７は、テスト信号ＴＥＳＴ、、ＴＥＳＴ
、、ＴＥＳＴ、をインバータ２１及びＮ。

Ｒゲート２２．２３によってデコードすることによって
得られた制御信号Ｔ、、Ｔ、に従って、テスト用バス５
，６．ｈのテストデータＴＤＡ、ＴＤＢの比較動作を行
い、両者の一致／不一致を示す判定信号ＭＯ０〜ＭＯ７
を出力するもので、例えば第３図に示すように、テスト
データＴＤＡｓ。

ＴＤＢ、を制御信号Ｔ、、Ｔ、てマスクするＮＡＮＤゲ
ート４１．４２と、ＮＡＮＤゲート４１゜４２の出力を
比較する排他的論理和（ＥＸ−ＯＲ）ゲート４３とによ
り構成されている。

また、このＬＳＩには、マスタクロックφ。に従って、
各種タイミング信号Ｐ０〜Ｐ３．Ｒ（１〜Ｒ７及び書込
信号Ｗ、〜Ｗ、を発生させるタイミング信号発生回路８
が設けられている。これらの信号は、前記各ＲＡＭブロ
ック１１〜１８に供給され、そのライ）／リード動作を
規定するようになっている。

第２図は、ＲＡＭブロック１１の更に具体的な構成を示
すブロック図である。

ＲＡＭ３１は、１０ビツトのアドレスＡＤを指定するこ
とによって８ビツトのデータをライト／リードするラン
ダム・アクセス・メモリである。

アドレスバス２から与えられるアドレスＡＤは、遅延回
路３２に入力されている。遅延回路３２は、例えば第４
図に示すように、インバータ４５、クロックドインバー
タ４６．４７及びインバータ４８の縦続回路をビット数
分だけ備えたもので、クロックドインバータ４６．４７
の駆動パルスＡ。

Ｔとしてタイミング信号Ｐ＝、Ｐａを導入し、アドレス
ＡＤをタイミング調整したのち、そのアドレスＤＡＤ、
をＲＡＭ３１のアドレス入力端子に出力する。また、遅
延回路３２には、書込信号ＷＩがインバータ３３を介し
て与えられている。

そして、この書込信号Ｗ１とタイミング信号Ｐ０とによ
って遅延回路３２からＲＡＭ３１へのライトイネーブル
信号ＷＥ、か生成されるようになっている。

また、データバス３を介して入力される入力データＤＩ
は、ラッチ回路３４に供給されている。

ラッチ回路３４は、書込信号Ｗ、に従ってデータＤＩを
ラッチして、ラッチデータＬＤＩＩをＲＡＭ３１のデー
タ入力端子に出力する。

更に、ＲＡＭ３１のデータ出力端子から読み出される出
力データＭＤ○、は、遅延回路３５に供給されている。

遅延回路３５も、前述した遅延回路３２と同様、第４図
に示す回路をビット数分だけ備えたもので、出力データ
ＭＤＯ，をタイミング信号Ｐ２．Ｐｏに従ってタイミン
グ調整する。

この遅延回路３５からの出力データＤＤＯ，は、通常デ
ータバッファ３６とテスト用データバッファ３７とに与
えられている。通常データバッファ３６は遅延回路３５
の出力データＤＤＯ，をタイミング信号Ｒ５に同期させ
てデータバス４に出力データＢＤ○１として出力する。

また、テスト用データバッファ３７は、タイミング信号
Ｐ０に基づいてテスト用バス５にテスト用データＴ　Ｄ
　Ａ　＋を出力する。

なお、以上はＲＡＭブロック１１の構成について説明し
たものであるが、他のＲＡＭブロック１２〜１８につい
ても、与えられるタイミング信号Ｐ、Ｒ及び書込信号Ｗ
と、テスト用バッファ３７の出力光とが多少異なる点を
除き、これと同様の構成となっている。

一方、タイミング信号発生回路８から出力されるタイミ
ング信号Ｐ０〜Ｐ、、Ｒ，〜Ｒ７は、第５図に示すよう
な位相関係を有している。即ち、マスタクロック７周期
分を基準周期Ｔとすると、タイミング信号Ｐ、〜Ｐ、は
、基準周期Ｔの１／２、つまりマスタクロック周期の４
倍の周期を持つ信号で、信号Ｐ６の出力タイミングであ
る第０、第４クロツクタイミングから信号Ｐ、の出力タ
イミングである第３、第７クロツクタイミングにかけて
、１クロック周期分ずつ位相が遅れた信号となっている
。また、タイミング信号Ｒ０〜Ｒ７は、基準周期Ｔと同
一周期の信号で、信号Ｒ０の出力タイミングである第４
クロツクタイミングから信号Ｒ７の出力タイミングであ
る第７クロツクタイミングにかけて、ｌクロック周期ず
つ位相が遅れた信号となっている。

次に、このように構成されたメモリ内蔵ＬＳＩの動作に
ついて説明する。

第１表に、テスト信号ＴＥＳＴ、、ＴＥＳＴ。

ＴＥＳＴ２　と動作モードとの対応を示す。

第１表テスト信号ＴＥＳＴ、を“０”とすると、通常モードに
設定される。この場合には、コンパレータ７の入力は出
力に現われないため、不要輻射等のトラブルを防止する
ことができる。

第６図に、通常動作時のタイミング図を示す。

なお、ここでは、同図（ａ）、（ｂ）、（ｃ）に、夫々
ＲＡＭブロック１１，１５．１８のライト／リードタイ
ミングを一例として示す。

アドレスバス２」−には、第０クロツクタイミングで書
込アドレスＡＷ、か出力され、第４クロツクタイミング
で読出アドレスＡＲ，か出力される３そして、書込アド
レスＡＷ、に同期してｆ−タバス３上には入力データＤ
１．か基本周期で出力される。

ＲＡＭブロック１１では、第６図（ａ）に示すように、
遅延回路３２におけるアドレスラッチのタイミング信号
としてタイミング信号Ｐ　２　、出力タイミングとして
タイミング信号Ｐ０が与えられているので、第２、第６
クロツクタイミングでアドレスバス２上のアドレスＡＤ
を夫々ラッチし、第０、第４クロツクタイミングでＲＡ
Ｍ３１にアドレスＤＡＤ、を供給する。

また、ラッチ回路３４のラッチ信号として第４タロツク
タイミングに同期した書込信号Ｗ、か与えられているの
で、書込アドレスＡＷに同期した入力デー・りＤｌは、
第４クロツクタイミングでラッチされる。ライトイネー
ブル信号Ｗ１璽−は、書込信号Ｗ、に同期して第４クロ
ツクタイミングで立ち下かり、タイミング信号Ｐ０に同
期して第０クロツクタイミングで立上る。したがって、
第４クロツクでライトイネーブル信号Ｗ］コーが“０”
レベルになったら、入力データＬＤＩ、がＲＡＭ３１に
書込まれ、第０クロツクタイミングでライトイネーブル
信号Ｗ１−一か“１”レベルになると、ＲＡＭ３１から
データＭ　Ｄ　Ｏ１か読み出さね、ることになる。

読み出された出力データＭＤＯ，は、遅延回路３５にタ
イミング信号Ｐ２に同期してラッチされ、遅延回路３５
からタイミング信号Ｐ０に同期して読み出される。通常
データバッフ了３６は、タイミング信号Ｒ６で出力イネ
ーブル状態となるので、通常データバッファ３６の出力
ＢＤＯ，は、第５クロツクタイミングでデータバス４に
出力されることになる。

また、ＲＡＭブロック１５では、第６図（ｂ）に示すよ
うに、遅延回路３２．３５のラッチタイミングとしてタ
イミング信号Ｐ３、出力タイミングとしてタイミング信
号Ｐ、か与えられ、ラッチ回路３４のラッチタイミング
として第５クロツクタイミングに同期した書込信号Ｗ、
か与えられているので、第５タロツクタイミングでデー
タかＲＡＭ３１に書き込まれる。

また、通常データバッフ了３６は、タイミング信号Ｒ＠
によって出力イネーブル状態となるので、第６クロツク
タイミングでデータＤＯかデータバス４に読み出さね、
ることになる。

同様にＲＡＭブロック１８では、第６［Ｊ（ｃ）に示す
ように、遅延回路３２．３５のラッチタイミングとして
タイミング信号Ｐｌ、出力タイミングとしてタイミング
信号Ｐ、が与えられ、ラッチ回路３４のラッチタイミン
グとして第３クロツクタイミングに同期した書込信号Ｗ
８か与えられているので、第３クロツクタイミングでデ
ータがＲＡＭ３１に書き込まれる。

また、通常データバッファ３６は、タイミング信号Ｒ４
によって出力イネーブル状態となるので、第４クロツク
タイミングでデータＤＯがデータバス４に読み出される
ことになる。

以上をまとめると、各ＲＡＭブロック１１〜１８からの
データの書込／読出タイミングは、下記第２表のように
なる。

第２表第７図は、１基本周期Ｔ内での出力データＢＤ０１〜Ｂ
ＤＯ，の出力タイミングを示すタイミング図である。

このように、通常のデータライト／リード動作では、各
ＲＡＭブロック１１＝１８に対するアクセスが時分割で
行われるので、８つのＲＡＭブロック１１〜１８のアド
レス領域が共通であっても、データバス３，４上で、複
数のＲＡＭブロックに対するアクセスが競合することは
ない。

次に、テスト時のライト／リード動作について説明する
。

テスト信号ＴＥＳＴ、、ＴＥＳＴ、が“０″テスト信Ｔ
ＥＳＴ、が“１″に設定されると、メモリテストモード
に設定される。

第８図に、メモリテストモード時のＲＡＭ３１の書込タ
イミングを示す。

テストデータの書込時には、アドレスバス２上に４クロ
ック周期で供給された“０”■”“２”３″　・・・と
変化するアドレスＡＤと、データバス３上に４クロック
周期で供給された“０″　　“Ｆ”　２　　“Ｆ”　・
・・と変化するテスト用の入力データＤＩとか、各ＲＡ
Ｍブロック１１〜１８のＲＡＭ３１に次の各タイミング
で供給される。

■信号Ｐ０→ＲＡＭブロックＩＩ、２３へのアドレスＤ
ＡＤ、、ＤＡＤ３供給信号Ｗ、、Ｗ、→ＲＡＭブロック１１．１３へのデータ
ＬＤＩ、、ＬＤ１．供給 ■信号Ｐ１→ＲＡＭブロック、１５．１７へのアドレス
ＤＡＤ、、ＤＡＤ、供給信号Ｗ、、Ｗ７→ＲＡＭブロック１５．１７へのデータ
ＬＤ１．．ＬＤＩ？供給 ■信号Ｐ２→ＲＡＭブロック１２．１４へのアドレスＤ
ＡＤ２．ＤＡＤ４供給信号Ｗ２．Ｗ、→ＲＡＭブロック１２．１４へのデータ
ＬＤＩ、、ＬＤ１．供給 ■信号Ｐ、→ＲＡＭブロック１６．１８へのアドレスＤ
ＡＤ、、ＤＡＤ、供給信号Ｗ、、Ｗ、→ＲＡＭブロック１６．１８へのデータ
ＬＤ１．．ＬＤ１．供給また、第９図に、メモリテストモード時のＲＡＭ３１か
らの読出タイミングを示す。

テストデータの読出時においては、次のタイミングで各
ＲＡＭブロック１１〜１８からテストデータＴＤＡ、Ｔ
ＤＢが読み出され、比較動作が行われる。

■信号Ｐ０→ＲＡＭブロック１１．１６からのテストデ
ータＴＤＡ、、ＴＤＢ、の読み出し及びコンパレータ７
での比較 ■信号Ｐ、→ＲＡＭブロック１３．１８からのテストデ
ータＴＤＡ、、ＴＤＢ、の読み出し及びコンパレータ７
での比較 ■信号Ｐ、→ＲＡＭブロック１２．１５からのテストデ
ータＴＤＡ、、ＴＤＢ！の読み出し及びコンパレータ７
での比較 ■信号Ｐ３→ＲＡＭブロック１４．１７からのテストデ
ータＴＤＡ、、ＴＤＢ、の読み出し及びコンパレータ７
での比較以上の動作により、ＴＤＡ、ＴＤＢの全ビットが一致す
れば、図中ハツチングで示した比較動作中の判定信号Ｍ
Ｏ０〜ＭＯ，の出力は“０”となり、１ビツトでも不一
致があれば、ＭＯ，〜Ｍ　Ｏｔの出力は“１”となる。

以上のように、この実施例によれば、メモリ１を８つの
ＲＡＭブロック１１〜１７に分割し、メモリテスト時は
、ＲＡＭブロック１１〜１７のうち２つのブロックに対
して同時にデータの書込及び読み出しを行うことができ
るので、従来のメモリテスト方式に比べ、そのテスト時
間を１／２に短縮することができる。したがって、テス
トパターン長とテスト時間も従来の１７２に短縮するこ
とができる。

また、この実施例では、テスト信号ＴＥＳＴ。

ＴＥＳＴ、、ＴＥＳＴ３の指定により、コンパレータ７
の一方の入力をマスクすることにより、コンパレータ７
自体のチエツクも行うことができるという利点かある。

なお、メモリの分割数、コンパレータの個数等は、上記
実施例に限定されるものではなく、この発明の要旨を逸
脱しない範囲で種々変更可能である。

「発明の効果］以上述べたように、この発明によれば、内蔵メモリを同
一のアドレス領域を有する複数のメモリブロックに分割
し、通常動作時は、各メモリブロツクに対するアクセス
タイミングを異ならせ、テスＩ・時には、複数のメモリ
ブロックに同時にアクセスするようにしたので、通常動
作に影響を与えずに、メモリテストの時間を大幅に削減
することかできるという効果を奏する。

【図面の簡単な説明】

第１図はこの発明の実施例のメモリ内蔵１．、Ｓｌのブ
ロック図、第２図は同ＬＳＩにおけるＲＡＭブロックの
ブロック図、第３図は同ＬＳＩにおけるコンパレータの
ブロック図、第４図は同ＲＡＭブロックにおける遅延回
路のブロック図、第５図は同ＬＳＩにおける各種タイミ
ング信号を示すタイミング図、第６図は同ＲＡＭブロッ
クに対する通常書込／読出動作のタイミング図、第７図
は各ＲＡＭブロックからの読出データの出力タイミング
を示すタイミング図、第８図は同ＲＡＭブロックに対す
るテスト時の書込タイミングを示すタイミング図、第９
図は同ＲＡＭブロックからのテスト時の読み出しタイミ
ングを示すタイミング図である。

Claims

【特許請求の範囲】

（１）データ書込及び読出のタイミングを任意に設定可
能であると共に同一のアドレス領域を有する複数のメモ
リブロックに分割されたメモリと、通常動作時には前記
各メモリブロックに対するデータ書込及び読出のタイミ
ングを相互に異ならせ、テスト時には前記複数のメモリ
ブロックに対するデータ書込及び読出のタイミングを数
ブロックずつ一致させるためのタイミング信号を前記各
メモリブロックに出力するタイミング信号発生回路と、
テスト時に前記メモリブロックのうちの数ブロックから
同時に読み出されるデータの一致／不一致を検出する比
較手段とを同一チップに内蔵したことを特徴とするメモリ内蔵型
半導体集積回路。