JPH0227600A - 集積回路装置 - Google Patents
集積回路装置Info
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- JPH0227600A JPH0227600A JP63177820A JP17782088A JPH0227600A JP H0227600 A JPH0227600 A JP H0227600A JP 63177820 A JP63177820 A JP 63177820A JP 17782088 A JP17782088 A JP 17782088A JP H0227600 A JPH0227600 A JP H0227600A
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- JP
- Japan
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- bit
- error
- bits
- memory cell
- memory
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- 230000015654 memory Effects 0.000 claims abstract description 73
- 239000004065 semiconductor Substances 0.000 claims abstract description 6
- 239000000758 substrate Substances 0.000 claims abstract description 4
- 238000012937 correction Methods 0.000 claims description 31
- 230000007547 defect Effects 0.000 description 7
- 238000010586 diagram Methods 0.000 description 5
- 230000002950 deficient Effects 0.000 description 3
- 238000012545 processing Methods 0.000 description 2
- 230000003111 delayed effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000007689 inspection Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 239000004575 stone Substances 0.000 description 1
- 238000012360 testing method Methods 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、半導体メモリ、特に大規模なデジタル信号記
憶用の集積回路装置に関するものである。
憶用の集積回路装置に関するものである。
従来の技術
従来の半導体メモリにおいては、メモリを行或は列単位
に分け、行或は列を余分に設け、、ビットでも欠陥があ
れば、行或は列単位で予備と入れ替えていた。
に分け、行或は列を余分に設け、、ビットでも欠陥があ
れば、行或は列単位で予備と入れ替えていた。
発明が解決しようとする課題
しかるに、、ビットの欠陥を救済するため、行或は列単
位で予備を設けると、欠陥のビット数が散在して増加す
ると、大容量メモリでは、予備のメモリも数多く準備せ
ねばならないという問題が発生する。
位で予備を設けると、欠陥のビット数が散在して増加す
ると、大容量メモリでは、予備のメモリも数多く準備せ
ねばならないという問題が発生する。
本発明は上記課題に鑑み、予備のメモリ数を減らすこと
ができると共に、検査後に、配線替えをするという工数
を削減することのできる集積回路装置を提供することを
目的とする。
ができると共に、検査後に、配線替えをするという工数
を削減することのできる集積回路装置を提供することを
目的とする。
課題を解決するための手段
本発明の集積回路は、１ビット誤り訂正回路を付加し、
データは誤り訂正してメモリし、読み出し時はＭシ訂正
して読み出すようにしたメモルセル、誤り訂正ロジック
、制御ロジック等を同一の半導体基板上に形成したもの
である。
データは誤り訂正してメモリし、読み出し時はＭシ訂正
して読み出すようにしたメモルセル、誤り訂正ロジック
、制御ロジック等を同一の半導体基板上に形成したもの
である。
作 用
本発明によれば、メモリへ書込むデータを、ｎビット単
位に分割し、ｎビット毎ににビットの誤り訂正ビットを
付加して書込む。即ち行又は列をｎ ＋ ｋビットで構
成する。そしてｎ 十にビットを読み出し、誤り訂正を
行ない、゛ｎビットの正しいデータを得るものである。
位に分割し、ｎビット毎ににビットの誤り訂正ビットを
付加して書込む。即ち行又は列をｎ ＋ ｋビットで構
成する。そしてｎ 十にビットを読み出し、誤り訂正を
行ない、゛ｎビットの正しいデータを得るものである。
実施例
第１図に本発明の一実施例を示す。メモリ１の構成を（
ｎ＋ｋ）Ｘｐ とする。行け（ｎ＋ｋ ）ビットとし、
ｐを列の数とする。ｎ ＋ ｋ ＝ ７２と考えると、
ｋ＝８．ｎ＝６４でハミングコードを用いれば、ビット
の誤り訂正が行なえる。データとして６４ビツトｍ位と
することは不自然な値ではない。ｋ＝９とすれば、ｎ＝
１２８にできる。ｎとｋの値は、メモリ１のビット単位
の不良率を考慮して決めればよい。以下ｎ＝６４ 、
ｋ＝ａとして説明する。
ｎ＋ｋ）Ｘｐ とする。行け（ｎ＋ｋ ）ビットとし、
ｐを列の数とする。ｎ ＋ ｋ ＝ ７２と考えると、
ｋ＝８．ｎ＝６４でハミングコードを用いれば、ビット
の誤り訂正が行なえる。データとして６４ビツトｍ位と
することは不自然な値ではない。ｋ＝９とすれば、ｎ＝
１２８にできる。ｎとｋの値は、メモリ１のビット単位
の不良率を考慮して決めればよい。以下ｎ＝６４ 、
ｋ＝ａとして説明する。
第１図中１はメモリセル、２は誤り訂正ロジック部、３
は誤り訂正された信号から、誤り訂正を行なって、情報
ｎ＝６４のみを出力する回路、４はデータバッファメモ
リ７と８の出力を切替えて、誤９訂正ロジック部２へ供
給する切替ゲートである。６は書込／読出しのアドレス
を発生させる回路、６はメモリ全体を制御する制御回路
、７と８は交互に書込／読出しを行なうバッファメモリ
で、ｎビットの容量を有する。９は入力端子で、簡単の
ため１ケのみ示しであるが、８ビット並列入力でも支障
はない。出力端子１３も、同様である。
は誤り訂正された信号から、誤り訂正を行なって、情報
ｎ＝６４のみを出力する回路、４はデータバッファメモ
リ７と８の出力を切替えて、誤９訂正ロジック部２へ供
給する切替ゲートである。６は書込／読出しのアドレス
を発生させる回路、６はメモリ全体を制御する制御回路
、７と８は交互に書込／読出しを行なうバッファメモリ
で、ｎビットの容量を有する。９は入力端子で、簡単の
ため１ケのみ示しであるが、８ビット並列入力でも支障
はない。出力端子１３も、同様である。
以下の説明では扱うデータは直列とし、端子９゜１３は
各１ケとして扱う。１ｏはクロック端子で、使わなくて
も支障ないが、ここでは動作を判シ易くするためクロッ
クを用いるものとする。クロックは内部で発生させても
良い。１１は書込／読出しを指定する端子である。１２
はアドレス指定の端子である。
各１ケとして扱う。１ｏはクロック端子で、使わなくて
も支障ないが、ここでは動作を判シ易くするためクロッ
クを用いるものとする。クロックは内部で発生させても
良い。１１は書込／読出しを指定する端子である。１２
はアドレス指定の端子である。
先ず、データの書込みについて述べる。６４ビツトのデ
ータをメモリセ／Ｌ／１へ書込む手順を考える。６４ビ
ツトのデータを直列で扱うので、アドレスはａ ｏ 、
ａ １ｈ ａ ２１ ａ ３ ＊ ａ ４ 、ａ ５
の６ビツトあればよい。１２の端子中、ａ０〜ａ５に相
当する６個のアドレスラインの値が変化し、その変化に
同期して、端子９０入力が変化し、先ずバッファメモリ
７へ書込まれる。バッファメモリ、７のアドレスは、端
子１２０６ビツトのアドレスをアドレス発生回路５を介
して得ている。バッファメモリ７を書込モードに設定す
ることは制御回路６によって行なう。次の６４ビツトは
バッファメモリ８へ書込まれ、この時、バッファメモリ
了は制御回路６により読出モードに設定され、アドレス
も制御回路６から供給される。又、この時、バッファメ
モリ７の出力を誤り訂正ロジック部２へ伝えるように制
御回路６の出力で切替ゲート４を設定し、６４ビツトを
誤り訂正ロジック部２へ伝え、誤り訂正ロジック部２で
誤り訂正ビット８ビットを付加する。計７２ビットがメ
モリセ／ｌ／１へ伝えられる。第１図の１はメモμセル
以外に必要な周辺回路を含むことは云うまでもない。メ
モリセ／Ｌ’１の書込み、読出しの制御は制御回路６で
行ない、書込みアドレスと読み出しアドレスの切替は通
常のメモリと同じく、外部で行なう。
ータをメモリセ／Ｌ／１へ書込む手順を考える。６４ビ
ツトのデータを直列で扱うので、アドレスはａ ｏ 、
ａ １ｈ ａ ２１ ａ ３ ＊ ａ ４ 、ａ ５
の６ビツトあればよい。１２の端子中、ａ０〜ａ５に相
当する６個のアドレスラインの値が変化し、その変化に
同期して、端子９０入力が変化し、先ずバッファメモリ
７へ書込まれる。バッファメモリ、７のアドレスは、端
子１２０６ビツトのアドレスをアドレス発生回路５を介
して得ている。バッファメモリ７を書込モードに設定す
ることは制御回路６によって行なう。次の６４ビツトは
バッファメモリ８へ書込まれ、この時、バッファメモリ
了は制御回路６により読出モードに設定され、アドレス
も制御回路６から供給される。又、この時、バッファメ
モリ７の出力を誤り訂正ロジック部２へ伝えるように制
御回路６の出力で切替ゲート４を設定し、６４ビツトを
誤り訂正ロジック部２へ伝え、誤り訂正ロジック部２で
誤り訂正ビット８ビットを付加する。計７２ビットがメ
モリセ／ｌ／１へ伝えられる。第１図の１はメモμセル
以外に必要な周辺回路を含むことは云うまでもない。メ
モリセ／Ｌ’１の書込み、読出しの制御は制御回路６で
行ない、書込みアドレスと読み出しアドレスの切替は通
常のメモリと同じく、外部で行なう。
書込み読み出しの時間的経過を第２図によシ補足説明す
る。時刻ｔ１〜ｔ２の間にｘｌの６４ビツトの情報が第
１図のバッフ１メモリ７へ書込まれ、ｔ１１〜ｔ１２の
間にバッファメモリ７から誤り訂正ロジック部２へ伝え
られる。この間、アドレス発生回路６かも、メモリ１と
、バッファメモリ７゜８ヘアドレスが伝えられる。デー
タバッファメモリ７からの読み出しは、メモリセル１の
最小アクセス時間に合わせである。１ −１ ではｘ
２のｍ報８４ビットがデータバッファメモリ８へ書込ま
れ、ｔ２１〜ｔ２２の間にバッファメモリ８から切替ゲ
ート４を介して、誤り訂正ロジック部２へ伝えられ誤り
訂正される。以降これを繰返す。読み出しは、６４ビツ
ト分のアドレスを指定し、６４ビツト単位で読み出す。
る。時刻ｔ１〜ｔ２の間にｘｌの６４ビツトの情報が第
１図のバッフ１メモリ７へ書込まれ、ｔ１１〜ｔ１２の
間にバッファメモリ７から誤り訂正ロジック部２へ伝え
られる。この間、アドレス発生回路６かも、メモリ１と
、バッファメモリ７゜８ヘアドレスが伝えられる。デー
タバッファメモリ７からの読み出しは、メモリセル１の
最小アクセス時間に合わせである。１ −１ ではｘ
２のｍ報８４ビットがデータバッファメモリ８へ書込ま
れ、ｔ２１〜ｔ２２の間にバッファメモリ８から切替ゲ
ート４を介して、誤り訂正ロジック部２へ伝えられ誤り
訂正される。以降これを繰返す。読み出しは、６４ビツ
ト分のアドレスを指定し、６４ビツト単位で読み出す。
出力バッフ１及び誤り訂正ロジック３の中には、第３図
に示すように、デ−タバッフ１メモリ７と８に対応スル
メモリ３Ａと３Ｂが含まれている。
に示すように、デ−タバッフ１メモリ７と８に対応スル
メモリ３Ａと３Ｂが含まれている。
以下第３図を参照しつつデータの読出しについて述べる
。読出しのタイミングは第４図に示す。
。読出しのタイミングは第４図に示す。
時刻Ｔ１〜Ｔ２でメモリ１から、第２図のＸｌの記憶さ
れているメセルセル６４ビツトを読み出す。石の６４ビ
ツトは誤り訂正部３Ｃのメモリに一度記憶され、Ｔ２〜
”１１の間に誤り訂正される。誤り訂正の仕方は、デー
タを直列で扱っても、並列で扱ってもよいが、並列処理
の場合、メモリ七／Ｌ／１とｉｂ訂正部３Ｃの間の接続
線が増大する。直列処理でも、Ｔ１〜Ｔ２とＴ２〜Ｔ１
１が同程度の時間を見込んでおけば十分である。Ｔ２〜
Ｔ１１の間に、誤り訂正部３Ｃから、バッファメモＩＪ
３Ａ（又は３Ｂ）へｘｌの６４ビツトを転送しても、Ｔ
１１〜Ｔ１゜の間に転送してもよいが、ここではＴ１１
までに転送が終るものとする。Ｔ１１ から３Ｈの入力
が第４図りの如く高しベμになシ、インバータ３．Ｈの
出力が低しペ〃になシ、データバッファメモリ３Ａが読
出し状態となり、”１１〜”２１の間にバッフ７メモリ
３Ａから、Ｘｌ の６４ビツトが読み出さ江セレクタ３
Ｓを介し、出力バッファ３Ｕへ伝えられ、出力バッファ
３Ｕで適当なレベルと、インピーダンヌに変換され、端
子１３から出力される。
れているメセルセル６４ビツトを読み出す。石の６４ビ
ツトは誤り訂正部３Ｃのメモリに一度記憶され、Ｔ２〜
”１１の間に誤り訂正される。誤り訂正の仕方は、デー
タを直列で扱っても、並列で扱ってもよいが、並列処理
の場合、メモリ七／Ｌ／１とｉｂ訂正部３Ｃの間の接続
線が増大する。直列処理でも、Ｔ１〜Ｔ２とＴ２〜Ｔ１
１が同程度の時間を見込んでおけば十分である。Ｔ２〜
Ｔ１１の間に、誤り訂正部３Ｃから、バッファメモＩＪ
３Ａ（又は３Ｂ）へｘｌの６４ビツトを転送しても、Ｔ
１１〜Ｔ１゜の間に転送してもよいが、ここではＴ１１
までに転送が終るものとする。Ｔ１１ から３Ｈの入力
が第４図りの如く高しベμになシ、インバータ３．Ｈの
出力が低しペ〃になシ、データバッファメモリ３Ａが読
出し状態となり、”１１〜”２１の間にバッフ７メモリ
３Ａから、Ｘｌ の６４ビツトが読み出さ江セレクタ３
Ｓを介し、出力バッファ３Ｕへ伝えられ、出力バッファ
３Ｕで適当なレベルと、インピーダンヌに変換され、端
子１３から出力される。
Ｔ１１〜Ｔ２１では、セレクタ３Ｓはバッフ１メモリ３
Ａの出力を通過させ、Ｔ２１〜Ｔ３１ ではバッファメ
モリ３Ｂの出力を通過させる。これは第４図りの波形を
用いればよく、制御回路θでこれを形成するのは容易で
ある。”１１〜Ｔ２１で、バッファメモリ３Ａからｘｌ
の６４ビツトを読み出している間、メモリ七ｌＶ１から
、誤り訂正部３Ｃへｘ２のデータが読み出される。”１
１〜τ１□の間にｘ２を読み出し終り、Ｔ１゜〜”２１
の間に誤り訂正し、メモリ３Ｂへ書込む。第４図りの信
号が、バッフ７メモリ３Ｂに加えられているので、バッ
ファメモリ３Ｂは書込み状態である。”２１までに、ｘ
２のバッファメモリ３Ｂへの書込みが終了する。Ｔ２１
カラはバッファメモリ３Ｂからｘ２の６４ビツトが読み
出される。以下これを繰返す。Ｒ／Ｗアドレス発生部３
Ｗでは、上記説明通シの動作を実行させるため、バッフ
ァメモ！Ｊ３Ａ、３Ｂへ別のアドレスを供給する。Ｒ／
Ｗアドレス発生部３ｗでは、バッフ７メモリ容量が６４
ピツＩ” 故、ａ□＝”５の６ビツトを指定するが、メ
モリセル１は制御回路６から、それよシ上位ａ６〜ａｋ
ビットを指定する。
Ａの出力を通過させ、Ｔ２１〜Ｔ３１ ではバッファメ
モリ３Ｂの出力を通過させる。これは第４図りの波形を
用いればよく、制御回路θでこれを形成するのは容易で
ある。”１１〜Ｔ２１で、バッファメモリ３Ａからｘｌ
の６４ビツトを読み出している間、メモリ七ｌＶ１から
、誤り訂正部３Ｃへｘ２のデータが読み出される。”１
１〜τ１□の間にｘ２を読み出し終り、Ｔ１゜〜”２１
の間に誤り訂正し、メモリ３Ｂへ書込む。第４図りの信
号が、バッフ７メモリ３Ｂに加えられているので、バッ
ファメモリ３Ｂは書込み状態である。”２１までに、ｘ
２のバッファメモリ３Ｂへの書込みが終了する。Ｔ２１
カラはバッファメモリ３Ｂからｘ２の６４ビツトが読み
出される。以下これを繰返す。Ｒ／Ｗアドレス発生部３
Ｗでは、上記説明通シの動作を実行させるため、バッフ
ァメモ！Ｊ３Ａ、３Ｂへ別のアドレスを供給する。Ｒ／
Ｗアドレス発生部３ｗでは、バッフ７メモリ容量が６４
ピツＩ” 故、ａ□＝”５の６ビツトを指定するが、メ
モリセル１は制御回路６から、それよシ上位ａ６〜ａｋ
ビットを指定する。
上記の如く構成すると、読出し、書込みの始めのみ、誤
り訂正する１単位分だけ遅れるが、連続して、読出し、
書込みをする場合は、始の遅れがそのま＼ずれるだけで
あシ、システム設計時に配慮しておけば支障はない。以
上述べた如く構成すれば、データは、ビット誤り訂正さ
れて書込まれ、１ビ、１’ｇり訂正されて出力されるの
で、６４ビツト（詳しく云えば６４＋８）中の、ビット
の欠陥は救済される。
り訂正する１単位分だけ遅れるが、連続して、読出し、
書込みをする場合は、始の遅れがそのま＼ずれるだけで
あシ、システム設計時に配慮しておけば支障はない。以
上述べた如く構成すれば、データは、ビット誤り訂正さ
れて書込まれ、１ビ、１’ｇり訂正されて出力されるの
で、６４ビツト（詳しく云えば６４＋８）中の、ビット
の欠陥は救済される。
発明の効果
以上のように本発明によれば、大容量メモリで、欠陥が
増加した場合の欠陥救済が容易である。上記説明では、
θ４＋８のビット構成をとったが、例えば、５１２ビツ
トに対し、１０ビツトの訂正コードを付加しても、ビッ
トのエラーは訂正できる。仮にメモリのビットエラー率
がｏ、１４ｓとすれば６１２ビツトに対し、１０ビツト
の誤り訂正を行えば、余裕を持って誤り訂正できる。従
って、メモリ全体の容量が仮に１６Ｍビットとすると、
全体で１６ビツト以下の誤りなら、平均的には、５１２
ビツトの中には、、ビット以上の欠陥は含まれない。メ
モリの欠陥の程度を考慮して、誤り訂正の単位を決めれ
ば、行或は列単位で予備を設け、配線替えする必要はな
い。但し、各メモリセルについてのテストは必要である
。６１２ビツトに対し１０ビツトの誤り訂正を行なえば
、メモリセルの増加量は約２％である。この程度のメモ
リ七ｌしの増加は、欠陥救済のだめの配線替え工数よシ
も安価になる。
増加した場合の欠陥救済が容易である。上記説明では、
θ４＋８のビット構成をとったが、例えば、５１２ビツ
トに対し、１０ビツトの訂正コードを付加しても、ビッ
トのエラーは訂正できる。仮にメモリのビットエラー率
がｏ、１４ｓとすれば６１２ビツトに対し、１０ビツト
の誤り訂正を行えば、余裕を持って誤り訂正できる。従
って、メモリ全体の容量が仮に１６Ｍビットとすると、
全体で１６ビツト以下の誤りなら、平均的には、５１２
ビツトの中には、、ビット以上の欠陥は含まれない。メ
モリの欠陥の程度を考慮して、誤り訂正の単位を決めれ
ば、行或は列単位で予備を設け、配線替えする必要はな
い。但し、各メモリセルについてのテストは必要である
。６１２ビツトに対し１０ビツトの誤り訂正を行なえば
、メモリセルの増加量は約２％である。この程度のメモ
リ七ｌしの増加は、欠陥救済のだめの配線替え工数よシ
も安価になる。
第１図は本発明の一実施例の集積回路のブロック図、第
２図はデータ書込み時のタイムチャート、第３図は第１
図の要部の動作説明のブロック図、第４図はデータ読出
し時のタイムチャートである。 １・・・・・・メモリセル、２・・・・・・誤り訂正ロ
ジック部、３・・・・・・出力バッファおよび誤り訂正
ロジック部、４・・・・・・切替ゲート、６・・・・・
・アドレスバッファ、６・・・・・・制御ロジック部、
７ｅ８・・・・・・バッファメモリ。
２図はデータ書込み時のタイムチャート、第３図は第１
図の要部の動作説明のブロック図、第４図はデータ読出
し時のタイムチャートである。 １・・・・・・メモリセル、２・・・・・・誤り訂正ロ
ジック部、３・・・・・・出力バッファおよび誤り訂正
ロジック部、４・・・・・・切替ゲート、６・・・・・
・アドレスバッファ、６・・・・・・制御ロジック部、
７ｅ８・・・・・・バッファメモリ。
Claims (2)
- （１）デジタル信号を、メモリセル毎に、ビットずつ記
憶せしめる集積回路に記憶させる情報量よりも少ない剰
余のメモリセルを設け、情報量ｎビットに対してｋビッ
トの誤り訂正コードを発生させる誤り訂正ロジック回路
と、情報を一時待避させる１対のデータレジスタと、前
記データレジスタ及び誤り訂正ロジックとメモリセルの
アドレスとを制御する制御ロジックとを同一の半導体基
板上に形成したことを特徴とする集積回路装置。 - （２）一度に書込む情報のビット数が、誤り訂正コード
を付加する情報のビット数ｎの１／ｌの時に、ｌ回の書
込み毎にｎビット毎の誤り訂正コードを付加する制御ロ
ジックを付加したことを特徴とする特許請求の範囲第１
項記載の集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63177820A JPH0227600A (ja) | 1988-07-15 | 1988-07-15 | 集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63177820A JPH0227600A (ja) | 1988-07-15 | 1988-07-15 | 集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0227600A true JPH0227600A (ja) | 1990-01-30 |
Family
ID=16037673
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63177820A Pending JPH0227600A (ja) | 1988-07-15 | 1988-07-15 | 集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0227600A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7531286B2 (en) | 2002-03-15 | 2009-05-12 | Jsr Corporation | Radiation-sensitive resin composition |
| US8035233B2 (en) * | 1997-04-04 | 2011-10-11 | Elm Technology Corporation | Adjacent substantially flexible substrates having integrated circuits that are bonded together by non-polymeric layer |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6361499A (ja) * | 1986-08-29 | 1988-03-17 | Nec Corp | 半導体メモリ装置及びその駆動方法 |
-
1988
- 1988-07-15 JP JP63177820A patent/JPH0227600A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6361499A (ja) * | 1986-08-29 | 1988-03-17 | Nec Corp | 半導体メモリ装置及びその駆動方法 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8035233B2 (en) * | 1997-04-04 | 2011-10-11 | Elm Technology Corporation | Adjacent substantially flexible substrates having integrated circuits that are bonded together by non-polymeric layer |
| US7531286B2 (en) | 2002-03-15 | 2009-05-12 | Jsr Corporation | Radiation-sensitive resin composition |
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