JPH11195296A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】ＤＤＲ方式の動作モードを採用したＳＲＡＭに
おいて、データ出力あるいはデータ入力のタイミングの
遅れやばらつきを抑制でき、動作の高速化を図る。 【解決手段】ＤＤＲ方式の動作モードを採用したＳＲＡ
Ｍにおいて、メモリセルに読み書きされるデータが伝搬
する複数のデータバス８１、８２と、複数のアドレスに
対応する複数のメモリセルから複数のデータをほぼ同時
に読み出すように制御する読み出し制御回路２０と、複
数のデータバスにそれぞれ対応して設けられた複数の出
力データレジスタ９１３、９１４と、メモリセルから複
数の出力データレジスタまでの間で複数のデータバスの
接続関係を制御することにより、メモリセルと複数の出
力データレジスタとの接続関係を任意に選択するデータ
バス制御回路２１とを具備する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、同期型の半導体記
憶装置に係り、特に複数のデータバスを用いて複数のア
ドレスに対するデータを並列に処理する動作モードを有
する半導体記憶装置に関するもので、例えばＳＲＡＭ
（スタティック型メモリ）などに使用されるものであ
る。

【０００２】

【従来の技術】従来の半導体メモリにおいて、通常の同
期動作モードのみが要求される場合には、外部クロック
入力の立上がりのみに同期させて１つの入出力端子当り
１ビットのデータをメモリセルから読み出したり書き込
んだりするシングルデータレート（Single Data Rate；
ＳＤＲ）方式の動作モードをサポートすればよい。

【０００３】一方、半導体メモリの高速動作方式の１つ
としてバーストモード動作が提案されている。このバー
ストモード動作とは、外部から取り込まれるアドレス信
号に基づいてクロック信号に同期してチップ内部でバー
ストアドレスを自己発生して読み出し／書き込みを行う
動作である。

【０００４】前記バーストアドレスの発生の仕方は、１
ビットまたは２ビットのバーストアドレス信号により一
定の規則性（リニアモードあるいはインターリーブモー
ド）にしたがって連続したアドレスを発生するものであ
り、バーストアドレス信号以外のアドレス信号は固定で
ある。

【０００５】上記リニアモードあるいはインターリーブ
モードは、いずれも、バーストアドレス信号の下位ビッ
トの値が０，１，０，１…（または、１，０，１，０
…）と繰り返すものであり、同じ値が繰り返すことはな
い。

【０００６】例えばバーストアドレス信号として、例え
ば１８ビットのアドレス信号の下位２ビットＡ１、Ａ０
が与えられているとすると、前記リニアモードの時に
は、バーストスタートアドレスから順番にインクリメン
トするように進行する。即ち、スタートアドレスが
（０，０）の時、（０，０）→（０，１）→（１，０）
→（１，１）と内部バーストアドレスが進行する。

【０００７】なお、バーストアドレスは、選択するメモ
リセルを速く切り換えることが要求されるので、メモリ
セルのカラムアドレスが割り当てられることが多い。つ
まり、セルのワード線選択を行うロウ系に比べてカラム
選択を行うカラム系の方がタイミング的に余裕があり、
従って、発生に時間がかかるバーストアドレスはカラム
系に割り当てた方が全体として高速化できるからであ
る。そこで、以後の説明および図面中では、前記バース
トアドレスビットＡ１、Ａ０をカラムアドレスビットＹ
１、Ｙ０で表わすものとする。

【０００８】このようなバーストモード動作は、前記Ｓ
ＤＲ方式の動作モードに適用可能であるが、さらに、外
部クロック入力のアップエッジ（立上がり）とダウンエ
ッジ（立下がり）に同期してデータの読み出し／書き込
みを行うダブルデータレート（Double Data Rate；ＤＤ
Ｒ）方式の動作モードにも適用可能である。

【０００９】このＤＤＲ方式の動作モードを有するメモ
リは、内部動作速度は特に高速化することなく、Ｉ／Ｏ
バッファの部分のみで外部クロック入力の立上がり／立
下がり両方に同期させて読み出したり書き込んだりする
ことにより、メモリ外部から見ると、メモリ内部が倍速
で動いている（２倍のデータの読み出し／書き込みを行
う）ようにしており、その一例としてＳＲＡＭが提案さ
れている。

【００１０】ＤＤＲ方式の動作モードを有するＳＲＡＭ
は、複数のデータバスを用いて複数のアドレスに対する
データを並列に処理する方式であり、メモリセルへの実
際の書き込み動作などの内部動作自体は外部クロック入
力と同じ速度（周波数）で行うが、一度に２アドレス分
のデータを並列に処理することによりデータ転送速度を
２倍に高めるものである。

【００１１】つまり、ＤＤＲ方式の動作モードを有する
ＳＲＡＭでは、メモリ内部のデータバスを倍にしてお
き、バーストアドレスの連続する２つのアドレスでそれ
ぞれ指定されるセルを同時に選択をして書き込みあるい
は読み出しをさせている。

【００１２】なお、ＤＤＲ方式の動作モードを有するＳ
ＲＡＭにおいては、前記したようなＤＤＲ方式の動作モ
ードとＳＤＲ方式の動作モードとを選択し得るように併
存させる場合が多い。

【００１３】図２２は、ＤＤＲ方式／ＳＤＲ方式の動作
モードを選択し得る同期型ＳＲＡＭの全体的構成の従来
例を概略的に示す。

【００１４】図２２において、１はアドレスレジスタ、
２はバーストアドレス発生用のバーストカウンタ、３は
アドレスデコーダ、４は行選択回路、５はメモリセルア
レイ、６は列選択回路、７はセンスアンプ・データ書き
込み回路、８１は第１のデータバス、８２は第２のデー
タバス、９はデータ入出力回路である。前記データ入出
力回路９には、後述するデータ出力制御回路（図２３参
照）およびデータ入力制御回路（図２７参照）が含まれ
ている。

【００１５】さらに、前記メモリセルアレイ５の複数の
アドレスのメモリセルに対して同時にデータの読み出し
あるいは書き込みを制御し、前記複数のデータバス８
１、８２との間でデータを並列に処理する読み出し／書
き込み制御回路（図示せず）が設けられている。

【００１６】なお、このＳＲＡＭは、例えば３個の外部
端子１１〜１３から入力する３つの制御信号がコマンド
デコーダ１０によりデコードされて動作モードが制御さ
れるように構成されている。例えば第１の制御信号STAR
T/STOPの論理レベルに応じてバースト動作の開始／停止
が制御され、第２の制御信号READ/WRITEの論理レベルに
応じて読み出し／書き込み動作が制御され、第３の制御
信号DOUBLE/SINGLE の論理レベルに応じてＤＤＲ方式の
動作モード／従来のＳＤＲ方式の動作モードが選択指定
される。

【００１７】なお、前記メモリセルアレイ５は、複数の
ワード線およびビット線の各交点に対応してメモリセル
が２次元の行列（マトリクス）状に配置されたメモリセ
ル群からなる。上記メモリセルは、一対の記憶ノードに
相補的なデータを記憶し、データ線対との間でデータの
授受を行うことを特徴とするスタティック型メモリセル
である。

【００１８】また、前記列選択回路６は、列デコーダ
（図示せず）およびそのデコード出力によりスイッチ制
御されてセルアレイのカラム選択を行うためにカラムト
ランスファーゲート（図示せず）を含む。

【００１９】図２は、前記同期型ＳＲＡＭにおけるメモ
リセルアレイ５の一部のセル部に対応するカラムトラン
スファーゲートＴＧ、データ線ＤＬ１、ＤＬ２、センス
アンプＳ／Ａ・データ書き込み回路Ｄｉｎ、データバス
の接続関係の一例を概略的に示している。

【００２０】即ち、セル部は、行方向においてカラムア
ドレスビット信号Ｙ１、Ｙ０で選択される連続する４カ
ラムが繰り返し、バーストアドレスビットＹ１、Ｙ０よ
り１つ上位のカラムアドレスビットＹ２が“０”の時に
選択対象となる４カラムと、カラムアドレスビットＹ２
が“１”の時に選択対象となる４カラムとが交互に繰り
返す。

【００２１】さらに、前記カラムアドレスビットＹ２よ
り１つ上位のカラムアドレスビットＹ３が“０”の時に
選択対象となる連続する８カラムとカラムアドレスビッ
トＹ３が“１”の時に選択対象となる連続する８カラム
とが交互に繰り返す。

【００２２】前記セル部において、連続する２アドレス
により２つのカラムのメモリセルが同時に選択される場
合、２ビット分の各カラムトランスファーゲートが同時
に開いてしまうと、データの衝突が起きてしまうおそれ
がある。

【００２３】それを避けるため、前記信号Ｙ０が“０”
の時に選択されるメモリセルの読み出しデータを第１の
データ線ＤＬ１に取り出し、前記信号Ｙ０が“１”の時
に選択されるメモリセルの読み出しデータを第２のデー
タ線ＤＬ２に取り出すことが可能なようにカラムトラン
スファーゲートＴＧ群が接続されている。

【００２４】例えば行方向におけるメモリセルの配列順
に物理アドレスが割り付けられているものとすると、前
記４カラム内の配列順位が奇数番目のカラムを第１のデ
ータ線ＤＬ１に共通に接続し、偶数番目のカラムを第２
のデータ線ＤＬ２に共通に接続するようにカラムトラン
スファーゲートＴＧ群が接続されている。

【００２５】そして、前記カラムアドレスビットＹ２が
“０”の時に選択対象となる４カラム（ここでは、物理
アドレス１〜４あるいは９〜１２に相当する）とカラム
アドレスビットＹ２が“１”の時に選択対象となる４カ
ラム（ここでは、物理アドレス５〜８あるいは１３〜１
６に相当する）との隣り合う１組（連続する８カラム）
を単位として、前記第１のデータ線ＤＬ１および第２の
データ線ＤＬ２にそれぞれセンスアンプＳ／Ａ・データ
書き込み回路Ｄｉｎが接続されている。

【００２６】この場合、センスアンプＳ／Ａが活性化さ
れる期間とデータ書き込み回路Ｄｉｎが活性化される期
間とは異なる。また、前記第１のデータ線ＤＬ１に接続
されているセンスアンプＳ／Ａ・データ書き込み回路Ｄ
ｉｎが活性化される期間と第２のデータ線ＤＬ２に接続
されているセンスアンプＳ／Ａ・データ書き込み回路Ｄ
ｉｎが活性化される期間とは異なる。

【００２７】そして、複数組の第１のデータ線ＤＬ１に
それぞれ接続されて互いの活性化期間が異なっている複
数組のセンスアンプＳ／Ａ・データ書き込み回路Ｄｉｎ
は、第１のデータバス８１を共通に介してデータ入出力
回路９に接続されている。

【００２８】同様に、複数組の第２のデータ線ＤＬ２に
それぞれ接続されて互いの活性化期間が異なっている複
数組のセンスアンプＳ／Ａ・データ書き込み回路Ｄｉｎ
は、第２のデータバス８２を介して共通に前記データ入
出力回路９に接続されている。

【００２９】この場合、ある連続する８カラムに対応す
るセンスアンプＳ／Ａの切り換え、データ書き込み回路
Ｄｉｎの活性／非活性状態がＹ３＝０の時に制御される
ものとすると、その隣りの連続する８カラムに対応する
センスアンプＳ／Ａの切り換え、データ書き込み回路Ｄ
ｉｎの活性／非活性状態はＹ３＝１の時に制御される。

【００３０】このような構成により、各メモリセルは、
前記信号Ｙ０が“０”の時に選択されるメモリセル／信
号Ｙ０が“１”の時に選択されるメモリセルに応じて第
１のデータバス８１／第２のデータバス８２に接続され
るようになっている。

【００３１】従って、バーストアドレスの連続する２つ
のアドレス（例えばバーストスタートアドレスとそれに
連続する次のアドレス）でそれぞれ指定される２つのセ
ルと前記データ入出力回路９の間で、前記２つのデータ
バス８１、８２を介して同時に書き込みあるいは読み出
しを行う（つまり、２つのセルデータが衝突することな
く、同時に書き込みあるいは読み出しを行う）ことが可
能になっている。

【００３２】図２３は、図２２中のデータ入出力回路９
に含まれるデータ出力制御回路の従来例を示している。

【００３３】図２４は、図２２の同期型ＳＲＡＭにおけ
るＤＤＲ方式の動作モードにおける従来のデータ読み出
し動作のタイミングを示している。

【００３４】図２４には、外部クロック信号ＣＫの立上
がりに同期して２つのアドレス信号Ａ、Ｂが引き続き取
り込まれる様子を示している。

【００３５】ここで、アドレス信号Ａは、その最下位ビ
ットが“０”のアドレスであり、バーストカウンタ（図
２２中２）で発生させた２ビットのバーストアドレス信
号のうちの下位ビットが“０”のアドレスである。アド
レス信号Ｂは、その最下位ビットが“１”のアドレスで
あり、バーストカウンタ（図２２中２）で発生させた２
ビットのバーストアドレス信号のうちの下位ビットが
“１”のアドレスである。

【００３６】メモリチップ内部では、バーストカウンタ
（図２２中２）によって、アドレス信号Ａに対してバー
ストアドレス信号がＡ１、Ａ２、Ａ３、Ａ４と連続的に
発生され、アドレス信号Ｂに対してはバーストアドレス
信号がＢ１、Ｂ２、Ｂ３、Ｂ４と連続的に発生される。

【００３７】この場合、前記アドレス信号Ａに対して
は、バーストアドレス信号Ａ１、Ａ２、Ａ３、Ａ４の下
位アドレスビットＹ０が“０”からスタートし、０、
１、０、１と変化する。また、アドレス信号Ｂに対して
は、バーストアドレス信号Ｂ１、Ｂ２、Ｂ３、Ｂ４の下
位アドレスビットＹ０が“１”からスタートし、１、
０、１、０と変化する。

【００３８】従って、バーストアドレスＡ１、Ａ３の時
は、第１のデータバス８１にデータを読み出すべきメモ
リセルを選択し、バーストアドレスＡ２、Ａ４の時は、
第２のデータバス８２にデータを読み出すべきメモリセ
ルを選択する。

【００３９】また、バーストアドレスＢ１、Ｂ３の時
は、第２のデータバス８２にデータを読み出すべきメモ
リセルを選択し、バーストアドレスＢ２、Ｂ４の時は、
第１のデータバス８１にデータを読み出すべきメモリセ
ルを選択する。

【００４０】以下、図２３、図２４を参照しながら、Ｄ
ＤＲ方式のデータ読み出し動作を説明する。

【００４１】まず、クロック信号ＣＫの立上がりに同期
してアドレス信号Ａがアドレスレジスタ（図１中１）に
取り込まれる。

【００４２】次に、上記クロック信号ＣＫの立下がりに
同期して２つのバーストアドレスＡ１、Ａ２に対するメ
モリセルのデータが同時に読み出され、２つのデータバ
ス８１、８２に読み出される。この場合、バーストアド
レスＡ１の時の読み出しデータは第１のデータバス８１
に読み出され、バーストアドレスＡ２の時の読み出しデ
ータは第２のデータバス８２に読み出される。

【００４３】このように異なる２つのデータバス（第１
のデータバス８１／第２のデータバス８２）に読み出さ
れた２アドレス分のデータ（Ａ１、Ａ２）は、２つのデ
ータ線センスアンプ１４１、１４２にそれぞれ対応して
入力され、それぞれ増幅される。

【００４４】次のサイクルでは、クロック信号ＣＫの立
上がりに同期して前記２つのデータ線センスアンプ１４
１、１４２の出力データ（Ａ１、Ａ２）が対応して第１
の出力レジスタ１４３／第２の出力レジスタ１４４に取
り込まれる。このように取り込まれた２アドレス分のデ
ータ（Ａ１、Ａ２）がそれぞれ対応してクロック信号Ｃ
Ｋ１、ＣＫ２の“Ｈ”レベルの期間にそれぞれ対応して
データ線トランスファーゲート１４５、１４６を介して
順に出力バッファ回路１４７へ出力されて増幅され、さ
らに出力端子１４８を介してチップ外部へ出力される。

【００４５】次に、上記クロック信号ＣＫの立下がりに
同期して２つのバーストアドレスＡ３、Ａ４に対するメ
モリセルのデータ（Ａ３、Ａ４）が同時に読み出され、
２つのデータバスに読み出される。この場合、バースト
アドレスＡ３の読み出しデータ（Ａ３）は第１のデータ
バス８１に読み出され、バーストアドレスＡ４の読み出
しデータ（Ａ４）は第２のデータバス８２に読み出さ
れ、これらの読み出しデータ（Ａ３、Ａ４）は２つのデ
ータ線センスアンプ１４１、１４２にそれぞれ対応して
入力され、それぞれ増幅される。

【００４６】次のサイクルでは、クロック信号ＣＫの立
上がりに同期してアドレス信号Ｂがアドレスレジスタ
（図１中１）に取り込まれるとともに、前記２つのデー
タ線センスアンプ１４１、１４２の出力データ（Ａ３、
Ａ４）が対応して第１の出力レジスタ１４３／第２の出
力レジスタ１４４に取り込まれる。このように取り込ま
れた２アドレス分のデータ（Ａ３、Ａ４）がそれぞれ対
応してクロック信号ＣＫ１、ＣＫ２の“Ｈ”レベルの期
間にそれぞれ対応してデータ線トランスファーゲート１
４５、１４６を介して順に出力バッファ回路１４７へ出
力されて増幅され、さらにチップ外部へ出力される。

【００４７】次に、上記クロック信号ＣＫの立下がりに
同期して、２つのバーストアドレスＢ１、Ｂ２に対する
メモリセルのデータ（Ｂ１、Ｂ２）が同時に読み出さ
れ、２つのデータバスに読み出される。この場合、バー
ストアドレスＢ１の読み出しデータ（Ｂ１）は第２のデ
ータバス８２に読み出され、バーストアドレスＢ２の読
み出しデータ（Ｂ２）は第１のデータバス８１に読み出
され、これらの読み出しデータ（Ｂ２、Ｂ１）は、２つ
のデータ線センスアンプ１４１、１４２にそれぞれ対応
して入力され、それぞれ増幅される。

【００４８】次のサイクルでは、クロック信号ＣＫの立
上がりに同期して前記２つのデータ線センスアンプ１４
１、１４２の出力データ（Ｂ２、Ｂ１）が対応して第１
の出力レジスタ１４３／第２の出力レジスタ１４４に取
り込まれる。このように取り込まれた２アドレス分のデ
ータ（Ｂ２、Ｂ１）がそれぞれ対応してクロック信号Ｃ
Ｋ１、ＣＫ２の“Ｈ”レベルの期間にそれぞれ対応して
データ線トランスファーゲート１４５、１４６を介して
順に出力バッファ回路１４７へ出力されて増幅され、さ
らにチップ外部へ出力される。

【００４９】次に、上記クロック信号ＣＫの立下がりに
同期して２つのバーストアドレスＢ３、Ｂ４に対するメ
モリセルのデータ（Ｂ３、Ｂ４）が同時に読み出され、
２つのデータバスに読み出される。この場合、バースト
アドレスＢ３の読み出しデータ（Ｂ３）は第２のデータ
バス８２に読み出され、バーストアドレスＢ４の読み出
しデータ（Ｂ４）は第１のデータバス８１に読み出さ
れ、これらの読み出しデータ（Ｂ４、Ｂ３）は２つのデ
ータ線センスアンプ１４１、１４２にそれぞれ対応して
入力され、それぞれ増幅される。

【００５０】次のサイクルでは、クロック信号ＣＫの立
上がりに同期して前記２つのデータ線センスアンプ１４
１、１４２の出力データ（Ｂ４、Ｂ３）が対応して第１
の出力レジスタ１４３／第２の出力レジスタ１４４に取
り込まれる。このように取り込まれた２アドレス分のデ
ータ（Ｂ４、Ｂ３）がそれぞれ対応してクロック信号Ｃ
Ｋ１、ＣＫ２の“Ｈ”レベルの期間の期間にそれぞれ対
応してデータ線トランスファーゲート１４５、１４６を
介して順に出力バッファ回路１４７へ出力されて増幅さ
れ、さらにチップ外部へ出力される。

【００５１】図２５は、図２３中の２つのデータ線トラ
ンスファーゲート１４５、１４６にクロック信号ＣＫ
１、ＣＫ２を供給する回路の一例を示している。

【００５２】図２６は、図２５の回路のＤＤＲ方式の動
作モード時／ＳＤＲ方式の動作モード時の信号波形の一
例を示している。

【００５３】図２５の回路において、ＤＤＲ方式の動作
モード時には、クロック信号ＣＫおよびその反転信号／
ＣＫをマルチプレクサ・クロック生成回路１６１で選択
し、この選択した信号の立上がりに同期した図２６中に
示すようなクロック信号ＣＫ１、ＣＫ２を生成する。

【００５４】この場合、前記したようにバーストアドレ
スの下位アドレスビット信号Ｙ０が“０”であるか
“１”であるかに応じて前記第１の出力レジスタ（図２
３中１４３）のデータを先に出力するか第２の出力レジ
スタ（図２３中１４４）のデータを先に出力するかを制
御する必要がある。そこで、前記バーストアドレスの下
位アドレスビット信号Ｙ０が“０”であるか“１”であ
るかに応じてマルチプレクサ・クロック生成回路１６１
でクロック信号ＣＫまたはその反転信号／ＣＫを選択し
てその立上がりに同期して前記クロック信号ＣＫ１、Ｃ
Ｋ２の生成タイミングを制御している。

【００５５】これに対して、ＳＤＲ方式の動作モード時
には、前記データ出力用のクロック信号ＣＫ１、ＣＫ２
の周波数をＤＤＲ方式の動作モード時の１／２に設定す
る必要がある。そこで、ＳＤＲ方式の動作モード時に
は、クロック信号ＣＫを分周回路１６２で分周すること
により相補的なクロック信号２ＣＫ、／２ＣＫを生成
し、これをマルチプレクサ・クロック生成回路１６１で
選択してその立上がりに同期した図２６中に示すような
クロック信号ＣＫ１、ＣＫ２を生成している。

【００５６】しかし、上記したようなＤＤＲ方式の動作
モード時、ＳＤＲ方式の動作モード時のいずれにおいて
も、クロック信号ＣＫからデータ出力用のクロック信号
ＣＫ１、ＣＫ２を生成する際に、前記マルチプレクサ・
クロック生成回路１６１による信号遅延Ｔd1が存在する
ので、その分だけデータ出力のタイミングに遅延が生じ
るという問題がある。

【００５７】また、ＤＤＲ方式の動作モード時には、前
記したようにバーストアドレスの下位アドレスビット信
号Ｙ０が“０”であるか“１”であるかに応じてマルチ
プレクサ・クロック生成回路１６１でクロック信号ＣＫ
およびその反転信号／ＣＫの選択を制御する必要があ
り、このようなタイミング制御は繁雑である。

【００５８】そして、このようなタイミング制御に伴っ
て、各バーストアドレスに対応するデータ出力のタイミ
ングがばらつくことになる。

【００５９】即ち、図２４（ｉ）中に示すように、アド
レス信号Ａに関連するバーストアドレスＡ１〜Ａ４のう
ちのＡ１〜Ａ３に対応するデータ出力はクロック信号Ｃ
Ｋ１、ＣＫ２の立上がりに同期して一定のタイミングで
出力され、同様に、バーストアドレスＢ２〜Ｂ４に対応
するデータ出力はクロック信号ＣＫ１、ＣＫ２の立上が
りに同期して一定のタイミングで出力される。

【００６０】これに対して、バーストエンドアドレスＡ
４に対応するデータ出力とそれに続くアドレス信号Ｂに
関連するバーストアドレスＢ１〜Ｂ４のうちのバースト
スタートアドレスＢ１に対応するデータ出力はクロック
信号ＣＫ２が“Ｈ”レベルの期間に連続的にレジスタ回
路１４４から出力されるので、マルチプレクサ・クロッ
ク生成回路１６１によるクロック信号ＣＫ１、ＣＫ２の
遅延Ｔd1の影響を受けない。

【００６１】従って、前記したようにマルチプレクサ・
クロック生成回路１６１から出力するデータ出力用のク
ロック信号ＣＫ１、ＣＫ２に遅延Ｔd1が存在すると、バ
ーストエンドアドレスＡ４に対応するデータ出力のタイ
ミングが遅れるので、そのデータ出力期間が短くなり、
それに続くバーストスタートアドレスＢ１に対応するデ
ータ出力期間ｔ1 が長くなってしまう。結果として、デ
ータ出力期間の不平衡が生じる。

【００６２】前記したようなデータ出力のタイミングの
遅れ、データ出力のタイミング自体のばらつきはクロッ
ク信号に対してデータが有効な時間を十分に確保できな
くなるので、ＳＲＡＭの動作速度（クロック信号ＣＫ）
が高速になるにつれて、前記データ出力のタイミングの
遅れ、データ出力のタイミング自体のばらつきは一層少
ないことが要求されるので、上記したような問題は顕著
になる。

【００６３】図２７は、図２２中のデータ入出力回路９
に含まれるデータ入力制御回路の従来例を示している。

【００６４】図２８は、図２２の同期型ＳＲＡＭにおけ
るＤＤＲ方式の動作モードにおける従来のデータ書き込
み動作のタイミングを示している。

【００６５】図２８には、クロック信号ＣＫの立上がり
に同期して２つのアドレス信号Ａ、Ｂが引き続き取り込
まれる様子を示している。

【００６６】ここで、アドレス信号Ａは、バーストカウ
ンタ（図２２中２）で発生させた２ビットのバーストア
ドレス信号のうちの下位ビットが“０”のアドレスであ
る。アドレス信号Ｂは、バーストカウンタ（図２２中
２）で発生させた２ビットのバーストアドレス信号のう
ちの下位ビットが“１”のアドレスである。

【００６７】メモリチップ内部では、バーストカウンタ
（図２２中２）によって、アドレス信号Ａに対してバー
ストアドレス信号がＡ１、Ａ２、Ａ３、Ａ４と連続的に
発生され、アドレス信号Ｂに対してはバーストアドレス
信号がＢ１、Ｂ２、Ｂ３、Ｂ４と連続的に発生される。

【００６８】この場合、アドレス信号Ａに対しては、前
記バーストアドレスＡ１、Ａ２、Ａ３、Ａ４の下位アド
レスビットＹ０が“０”からスタートし、０、１、０、
１と変化する。また、アドレス信号Ｂに対しては、前記
バーストアドレスＢ１、Ｂ２、Ｂ３、Ｂ４の下位アドレ
スビットＹ０が“１”からスタートし、１、０、１、０
と変化する。

【００６９】従って、バーストアドレスＡ１、Ａ３の時
は第１のデータバス８１のデータを書き込むべきメモリ
セルを選択し、バーストアドレスＡ２、Ａ４の時は第２
のデータバス８２のデータを書き込むべきメモリセルを
選択する。

【００７０】また、バーストアドレスＢ１、Ｂ３の時は
第２のデータバス８２のデータを書き込むべきメモリセ
ルを選択し、バーストアドレスＢ２、Ｂ４の時は第１の
データバス８１のデータを書き込むべきメモリセルを選
択する。

【００７１】上記したようにアドレスが変化する過程に
おいて、１、３、５…番目のデータはクロック信号ＣＫ
の立上がりに同期して順次入力され、２、４、６…番目
のデータはクロック信号ＣＫの立下がりに同期して順次
入力される。即ち、クロック信号ＣＫの立上がりに同期
してバーストアドレスＡ１、Ａ３、Ｂ１、Ｂ３のメモリ
セルに書き込むべきデータが順次入力され、クロック信
号ＣＫの立下がりに同期してバーストアドレスＡ２、Ａ
４、Ｂ２、Ｂ４のメモリセルに書き込むべきデータが順
次入力される。

【００７２】以下、図２７、図２８を参照しながら、Ｄ
ＤＲ方式のデータ書き込み動作を説明する。

【００７３】まず、クロック信号ＣＫの立上がりに同期
してアドレス信号Ａがアドレスレジスタ（図２２中１）
に取り込まれる。

【００７４】次のサイクルでは、２つのバーストアドレ
スＡ１、Ａ２に対するメモリセルが同時に選択され、ク
ロック信号ＣＫの立上がり、立下がりに同期して２アド
レス分のデータがチップ外部から入力端子１８１を介し
て順次入力される。

【００７５】このように入力される２アドレス分の書き
込み入力データ（Ａ１、Ａ２）は、入力バッファ回路１
８２により増幅された後、それぞれ対応してデータ入力
用のクロック信号ＣＫ３、ＣＫ４の立上がりに同期して
初段入力データレジスタである第１の入力レジスタ１８
３／第２の入力レジスタ１８４に分かれて取り込まれ
る。この場合、バーストアドレスＡ１のメモリセルに書
き込むべきデータ（Ａ１）は第１の入力レジスタ８１３
に取り込まれ、バーストアドレスＡ２のメモリセルに書
き込むべきデータ（Ａ２）は第２の入力レジスタ１８４
に取り込まれる。

【００７６】次のサイクルでは、クロック信号ＣＫの立
上がりに同期してアドレス信号Ｂが取り込まれるととも
に、第１の入力レジスタ１８３／第２の入力レジスタ１
８４の２アドレス分のデータ（Ａ１、Ａ２）が次段入力
データレジスタである第３の入力レジスタ１８５／第４
の入力レジスタ１８６にそれぞれ対応して転送される。

【００７７】この第３の入力レジスタ１８５／第４の入
力レジスタ１８６に取り込まれた２アドレス分のデータ
（Ａ１、Ａ２）は、それぞれ対応してデータ線アンプ１
８７、１８８により増幅された後、第１のデータバス８
１／第２のデータバス８２に転送され、バーストアドレ
スＡ１、Ａ２のメモリセルに書き込まれる。

【００７８】また、上記サイクルでは、２つのバースト
アドレスＡ３、Ａ４のメモリセルに対応する２アドレス
分の書き込み入力データ（Ａ３、Ａ４）が、クロック信
号ＣＫの立上がり、立下がりに同期してチップ外部から
順次入力される。即ち、クロック信号ＣＫの立上がりに
同期してバーストアドレスＡ３のメモリセルに書き込む
べきデータ（Ａ３）が入力され、クロック信号ＣＫの立
下がりに同期してバーストアドレスＡ４のメモリセルに
書き込むべきデータ（Ａ４）が入力される。

【００７９】このように入力される２アドレス分のデー
タ（Ａ３、Ａ４）は、入力バッファ回路１８２により増
幅された後、それぞれ対応して前記クロック信号ＣＫ
３、ＣＫ４の立上がりに同期して第１の入力レジスタ１
８３／第２の入力レジスタ１８４に分かれて取り込まれ
る。この場合、バーストアドレスＡ３のメモリセルに書
き込むべきデータ（Ａ３）は第１の入力レジスタ１８３
に取り込まれ、バーストアドレスＡ４のメモリセルに書
き込むべきデータ（Ａ４）は第２の入力レジスタ１８４
に取り込まれる。

【００８０】次のサイクルでは、クロック信号ＣＫの立
上がりに同期して第１の入力レジスタ１８３／第２の入
力レジスタ１８４の２アドレス分のデータ（Ａ３、Ａ
４）が第３の入力レジスタ１８５／第４の入力レジスタ
１８６にそれぞれ対応して転送される。

【００８１】この第３の入力レジスタ１８５／第４の入
力レジスタ１８６に取り込まれた２アドレス分のデータ
（Ａ３、Ａ４）は、それぞれ対応してデータ線アンプ１
８７、１８８により増幅された後、第１のデータバス８
１／第２のデータバス８２に転送され、バーストアドレ
スＡ３、Ａ４のメモリセルに書き込まれる。

【００８２】また、上記サイクルでは、２つのバースト
アドレスＢ１、Ｂ２のメモリセルに対応する２アドレス
分の書き込み入力データ（Ｂ１、Ｂ２）が、クロック信
号ＣＫの立上がり、立下がりに同期してチップ外部から
順次入力される。即ち、クロック信号ＣＫの立上がりに
同期してバーストアドレスＢ１のメモリセルに書き込む
べきデータ（Ｂ１）が入力され、クロック信号ＣＫの立
下がりに同期してバーストアドレスＢ２のメモリセルに
書き込むべきデータ（Ｂ２）が入力される。

【００８３】このように入力される２アドレス分のデー
タ（Ｂ１、Ｂ２）は、入力バッファ回路１８２により増
幅された後、それぞれ対応して前記クロック信号ＣＫ
４、ＣＫ３の立上がりに同期して第２の入力レジスタ１
８４／第１の入力レジスタ１８３に分かれて取り込まれ
る。この場合、バーストアドレスＢ１のメモリセルに書
き込むべきデータは第２の入力レジスタ１８４に取り込
まれ、バーストアドレスＢ２のメモリセルに書き込むべ
きデータは第１の入力レジスタ１８３に取り込まれる。

【００８４】次のサイクルでは、クロック信号ＣＫの立
上がりに同期して第１の入力レジスタ１８３／第２の入
力レジスタ１８４の２アドレス分のデータ（Ｂ２、Ｂ
１）が第３の入力レジスタ１８５／第４の入力レジスタ
１８６にそれぞれ対応して転送される。

【００８５】この第３の入力レジスタ１８５／第４の入
力レジスタ１８６に取り込まれた２アドレス分のデータ
（Ｂ２、Ｂ１）は、それぞれ対応してデータ線アンプ１
８７、１８８により増幅された後、第１のデータバス８
１／第２のデータバス８２に転送され、バーストアドレ
スＢ２、Ｂ１のメモリセルに書き込まれる。

【００８６】また、上記サイクルでは、２つのバースト
アドレスＢ３、Ｂ４のメモリセルに対応する２アドレス
分の書き込み入力データ（Ｂ３、Ｂ４）が、クロック信
号ＣＫの立上がり、立下がりに同期してチップ外部から
順次入力される。即ち、クロック信号ＣＫの立上がりに
同期してバーストアドレスＢ３のメモリセルに書き込む
べきデータ（Ｂ３）が入力され、クロック信号ＣＫの立
下がりに同期してバーストアドレスＢ４のメモリセルに
書き込むべきデータ（Ｂ４）が入力される。

【００８７】このように入力される２アドレス分のデー
タ（Ｂ３、Ｂ４）は、入力バッファ回路１８２により増
幅された後、それぞれ対応して前記クロック信号ＣＫ
４、ＣＫ３の立上がりに同期して第２の入力レジスタ１
８４／第１の入力レジスタ１８３に分かれて取り込まれ
る。この場合、バーストアドレスＢ３のメモリセルに書
き込むべきデータは第２の入力レジスタ１８４に取り込
まれ、バーストアドレスＢ４のメモリセルに書き込むべ
きデータは第１の入力レジスタ１８３に取り込まれる。

【００８８】次のサイクルでは、クロック信号ＣＫの立
上がりに同期して第１の入力レジスタ１８３／第２の入
力レジスタ１８４の２アドレス分のデータ（Ｂ４、Ｂ
３）が第３の入力レジスタ１８５／第４の入力レジスタ
１８６にそれぞれ対応して転送される。

【００８９】この第３の入力レジスタ１８５／第４の入
力レジスタ１８６に取り込まれた２アドレス分のデータ
（Ｂ４、Ｂ３）は、それぞれ対応してデータ線アンプ１
８７、１８８により増幅された後、第１のデータバス８
１／第２のデータバス８２に転送され、バーストアドレ
スＢ４、Ｂ３のメモリセルに書き込まれる。

【００９０】図２９は、図２７中の２つの初段入力デー
タレジスタ（第１の入力レジスタ／第２の入力レジス
タ）にクロック信号ＣＫ３、ＣＫ４を供給する回路の一
例を示している。

【００９１】図３０は、図２９の回路のＤＤＲ方式の動
作モード時／ＳＤＲ方式の動作モード時の信号波形の一
例を示している。

【００９２】図２９において、ＤＤＲ方式の動作モード
時には、クロック信号ＣＫおよびその反転信号／ＣＫが
それぞれ対応して入力するタイミング調整回路２０１、
２０２でタイミング調整および波形整形処理（入力信号
の立上がりに同期した短いパルス幅のクロック信号の生
成）を行い、このタイミング調整回路２０１、２０２の
出力をマルチプレクサ２０３で選択してデータ入力用の
クロック信号ＣＫ３、ＣＫ４として供給する。

【００９３】この場合、図３０に示すように、前記バー
ストアドレスの下位アドレスビット信号Ｙ０が“０”で
あるか“１”であるかに応じて、クロック信号ＣＫをタ
イミング調整回路２０１で調整した出力をマルチプレク
サ２０３で選択してクロック信号ＣＫ３として供給し、
クロック信号の反転信号／ＣＫをタイミング調整回路２
０２で調整した出力をマルチプレクサ２０３で選択して
クロック信号ＣＫ４として供給するように制御する必要
がある。

【００９４】なお、ＳＤＲ方式の動作モード時には、初
段入力データレジスタである第１の入力レジスタ（図２
７中１８３）／第２の入力レジスタ（図２７中１８４）
はクロック信号ＣＫの立上がりに同期してデータを取り
込めばよい。そこで、ＳＤＲ方式の動作モード時には、
図３０中に示すように、クロック信号ＣＫが入力するタ
イミング調整回路２０１でタイミング調整および波形整
形処理（クロック信号ＣＫの立上がりに同期した短いパ
ルス幅のクロック信号の生成）を行い、このタイミング
調整回路２０１の出力をマルチプレクサ２０３で選択し
てデータ入力用のクロック信号ＣＫ３、ＣＫ４として供
給すればよい。

【００９５】しかし、上記したようなＤＤＲ方式の動作
モード時、ＳＤＲ方式の動作モード時のいずれにおいて
も、クロック信号ＣＫおよびその反転信号／ＣＫからデ
ータ入力用のクロック信号ＣＫ３、ＣＫ４を生成する際
に、前記タイミング調整回路２０１、２０２およびマル
チプレクサ２０３による信号遅延Ｔd2が存在するので、
その分だけデータ入力のタイミングに遅延が生じるとい
う問題がある。

【００９６】また、ＤＤＲ方式の動作モード時には、前
記バーストアドレスの下位アドレスビット信号Ｙ０が
“０”であるか“１”であるかに応じてマルチプレクサ
２０３でデータ入力用のクロック信号ＣＫ３、ＣＫ４を
選択するように制御する必要があり、このようなタイミ
ング制御は繁雑である。

【００９７】そして、このようなタイミング制御に伴っ
て、各バーストアドレスに対応するデータ取り込みのタ
イミングがばらつくことになる。

【００９８】即ち、図２８（ｅ）中に示すように、アド
レス信号Ａに関連するバーストアドレスＡ１〜Ａ４のう
ちのＡ１〜Ａ３に対応するデータ入力はクロック信号Ｃ
Ｋ３、ＣＫ４の立上がりに同期して一定のタイミングで
取り込まれ、同様に、バーストアドレスＢ２〜Ｂ４に対
応するデータ入力はクロック信号ＣＫ３、ＣＫ４の立上
がりに同期して一定のタイミングで取り込まれる。

【００９９】これに対して、バーストエンドアドレスＡ
４に対応するデータ入力とそれに続くアドレス信号Ｂに
関連するバーストアドレスＢ１〜Ｂ４のうちのバースト
スタートアドレスＢ１に対応するデータ入力はマルチプ
レクサ２０３での切り換えによりクロック信号ＣＫ３が
“Ｌ”レベルの期間にクロック信号ＣＫ４が連続的に立
上がるタイミングに同期して取り込まれる。

【０１００】従って、前記したようにマルチプレクサ２
０３から出力するデータ入力用のクロック信号ＣＫ３、
ＣＫ４の遅延Ｔd2がマルチプレクサ２０３での切り換え
が生じることにより増大すると、バーストエンドアドレ
スＡ４に対応するデータ取り込みのタイミングが遅れる
ので、そのデータ取り込み期間が短くなり、それに続く
バーストスタートアドレスＢ１に対応するデータ取り込
み期間が長くなってしまう。結果として、データ取り込
み期間の不平衡が生じる。

【０１０１】ＳＲＡＭの動作速度（クロック信号ＣＫ）
が高速になるにつれて、データ取り込み間隔の短時間
化、データ取り込みタイミング自体のばらつきが一層少
ないことが要求されるので、上記したような問題は顕著
になる。

【０１０２】

【発明が解決しようとする課題】上記したように従来の
同期型ＳＲＡＭは、ＤＤＲ方式の動作モードにおいてデ
ータ出力用クロック信号の生成に伴う遅延Ｔd1がデータ
出力タイミングの遅延およびデータ出力タイミングのば
らつきに影響を及ぼし、データ入力用クロック信号の生
成に伴う遅延Ｔd2がデータ取り込みタイミングの遅延お
よびデータ取り込みタイミングのばらつきに影響を及ぼ
すという問題があった。

【０１０３】また、ＤＤＲ方式の動作モードとＳＤＲ方
式の動作モードとを選択し得るように併存させる場合に
も、上記と同様の問題があった。

【０１０４】本発明は上記の問題点を解決すべくなされ
たもので、複数のデータバスを用いて複数のアドレスに
対するデータを並列に処理するＤＤＲ方式の動作モード
を採用する際、データ出力あるいはデータ入力のタイミ
ングの遅れやばらつきを抑制でき、動作の高速化を図り
得る半導体記憶装置を提供することを目的とする。

【０１０５】

【課題を解決するための手段】第１の発明の半導体記憶
装置は、複数のメモリセルが行列状に配置されたメモリ
セルアレイと、前記メモリセルに読み書きされるデータ
が伝搬する複数のデータバスと、複数のアドレスに対応
する複数のメモリセルから複数のデータをほぼ同時に読
み出すように制御する読み出し制御回路と、前記複数の
データバスにそれぞれ対応して設けられた出力データレ
ジスタと、前記メモリセルから前記出力データレジスタ
までの間で前記複数のデータバスの接続関係を制御する
ことにより、前記メモリセルと出力データレジスタとの
接続関係を任意に選択する第１のデータバス制御回路と
を具備することを特徴とする。

【０１０６】第２の発明の半導体記憶装置は、複数のメ
モリセルが行列状に配置されたメモリセルアレイと、前
記メモリセルに読み書きされるデータが伝搬する複数の
データバスと、複数のアドレスに対応する複数のメモリ
セルに複数のデータをほぼ同時に書き込むように制御す
る書き込み制御回路と、前記複数のデータバスにそれぞ
れ対応して設けられた入力データレジスタと、前記入力
データレジスから前記メモリセルまでの間で前記複数の
データバスの接続関係を制御することにより、入力デー
タレジスタと前記メモリセルとの接続関係を任意に選択
する第２のデータバス制御回路とを具備することを特徴
とする。

【０１０７】

【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を詳細に説明する。

【０１０８】図１は、第１の実施の形態に係る同期型Ｓ
ＲＡＭの全体的構成を概略的に示す。

【０１０９】図１において、１はアドレスレジスタ、２
は例えば２ビットのバーストアドレス信号を発生するた
めのバーストカウンタ、３はアドレスデコーダ、４は行
選択回路、５はメモリセルアレイ、６は列選択回路、７
はセンスアンプ・データ書き込み回路、８１は第１のデ
ータバス、８２は第２のデータバス、１９はデータ入出
力回路である。

【０１１０】前記データ入出力回路１９には、後述する
ように前記２つのデータバス８１、８２にそれぞれ対応
して設けられた複数の出力データレジスタを含むデータ
出力制御回路９１（図３参照）および前記２つのデータ
バス８１、８２にそれぞれ対応して設けられた複数の入
力データレジスタを含むデータ入力制御回路９２（図９
参照）が設けられている。

【０１１１】さらに、前記メモリセルアレイ５の複数の
アドレスのメモリセルに対して同時にデータの読み出し
あるいは書き込みを制御し、前記複数のデータバス８
１、８２との間でデータを並列に処理する読み出し／書
き込み制御回路２０が設けられている。

【０１１２】なお、このＳＲＡＭは、例えば３個の外部
端子１１〜１３から入力する３つの制御信号がコマンド
デコーダ１０によりデコードされて動作モードが制御さ
れるように構成されている。例えば第１の制御信号STAR
T/STOPの論理レベルに応じてバースト動作の開始／停止
が制御され、第２の制御信号READ/WRITEの論理レベルに
応じて読み出し／書き込み動作が制御され、第３の制御
信号DOUBLE/SINGLE の論理レベルに応じてＤＤＲ方式の
動作モード／従来のＳＤＲ方式の動作モードが選択指定
される。

【０１１３】さらに、本発明では、前記メモリセルアレ
イ５から前記データ入出力回路１９のデータ出力制御回
路９１の出力データレジスタ（図３中の９１３、９１
４）までの間で前記２つのデータバス８１、８２の接続
関係を制御することにより、メモリセルと複数の出力デ
ータレジスタとの接続関係を任意に選択する第１のデー
タバス制御回路２１と、前記データ入出力回路１９のデ
ータ入力制御回路９２の入力データレジス（図９中の９
２３、９２４）から前記メモリセルアレイ５までの間で
前記２つのデータバス８１、８２の接続関係を制御する
ことにより、複数の入力データレジスタとメモリセルと
の接続関係を任意に選択する第２のデータバス制御回路
２２が設けられている。

【０１１４】図１では、前記データ入出力回路１９のデ
ータ出力制御回路９１のデータ線センスアンプの前段側
に第１のデータバス制御回路２１が付加され、前記デー
タ入出力回路１９のデータ入力制御回路９２の入力デー
タレジスの中間段に第２のデータバス制御回路２２が付
加された場合を示している。

【０１１５】なお、前記メモリセルアレイ５は、複数の
ワード線およびビット線の各交点に対応してメモリセル
が２次元の行列（マトリクス）状に配置されたメモリセ
ル群からなる。上記メモリセルは、一対の記憶ノードに
相補的なデータを記憶し、データ線対との間でデータの
授受を行うするスタティック型メモリセル（ＳＲＡＭセ
ル）である。このＳＲＡＭセルの構成の一例は、周知の
通り、センス駆動用のＮＭＯＳトランジスタ対と、負荷
用のＰＭＯＳトランジスタ対と、データトランスファー
ゲート用のＮＭＯＳトランジスタ対とからなる。

【０１１６】また、前記列選択回路６は、列デコーダ
（図示せず）およびそのデコード出力によりスイッチ制
御されてセルアレイのカラム選択を行うためにカラムト
ランスファーゲート（図示せず）を含む。

【０１１７】図２は、図１の同期型ＳＲＡＭにおけるメ
モリセルアレイ５の一部のセル部に対応するカラムトラ
ンスファーゲートＴＧ、データ線ＤＬ１、ＤＬ２、セン
スアンプＳ／Ａ・データ書き込み回路Ｄｉｎ、データバ
スの接続関係の一例を概略的に示している。

【０１１８】即ち、セル部は、行方向においてカラムア
ドレスビット信号Ｙ１、Ｙ０で選択される連続する４カ
ラムが繰り返し、バーストアドレスビットＹ１、Ｙ０よ
り１つ上位のカラムアドレスビットＹ２が“０”の時に
選択対象となる４カラムと、カラムアドレスビットＹ２
が“１”の時に選択対象となる４カラムとが交互に繰り
返す。

【０１１９】さらに、前記カラムアドレスビットＹ２よ
り１つ上位のカラムアドレスビットＹ３が“０”の時に
選択対象となる連続する８カラムとカラムアドレスビッ
トＹ３が“１”の時に選択対象となる連続する８カラム
とが交互に繰り返す。

【０１２０】そして、前記信号Ｙ０が“０”の時に選択
されるメモリセルの読み出しデータを第１のデータ線Ｄ
Ｌ１に取り出し、前記信号Ｙ０が“１”の時に選択され
るメモリセルの読み出しデータを第２のデータ線ＤＬ２
に取り出すことが可能なようにカラムトランスファーゲ
ートＴＧ群が接続されている。

【０１２１】例えば行方向におけるメモリセルの配列順
に物理アドレスが割り付けられているものとすると、前
記４カラム内の配列順位が奇数番目のカラムを第１のデ
ータ線ＤＬ１に共通に接続し、偶数番目のカラムを第２
のデータ線ＤＬ２に共通に接続するようにカラムトラン
スファーゲートＴＧ群が接続されている。

【０１２２】そして、前記カラムアドレスビットＹ２が
“０”の時に選択対象となる４カラム（ここでは、物理
アドレス１〜４あるいは９〜１２に相当する）とカラム
アドレスビットＹ２が“１”の時に選択対象となる４カ
ラム（ここでは、物理アドレス５〜８あるいは１３〜１
６に相当する）との隣り合う１組（連続する８カラム）
を単位として、前記第１のデータ線ＤＬ１および第２の
データ線ＤＬ２にそれぞれセンスアンプＳ／Ａ・データ
書き込み回路Ｄｉｎが接続されている。

【０１２３】この場合、センスアンプＳ／Ａが活性化さ
れる期間とデータ書き込み回路Ｄｉｎが活性化される期
間とは異なる。また、前記第１のデータ線ＤＬ１に接続
されているセンスアンプＳ／Ａ・データ書き込み回路Ｄ
ｉｎが活性化される期間と第２のデータ線ＤＬ２に接続
されているセンスアンプＳ／Ａ・データ書き込み回路Ｄ
ｉｎが活性化される期間とは異なる。

【０１２４】そして、複数組の第１のデータ線ＤＬ１に
それぞれ接続されて互いの活性化期間が異なっている複
数組のセンスアンプＳ／Ａ・データ書き込み回路Ｄｉｎ
は、第１のデータバス８１を共通に介してデータ入出力
回路１９に接続されている。

【０１２５】同様に、複数組の第２のデータ線ＤＬ２に
それぞれ接続されて互いの活性化期間が異なっている複
数組のセンスアンプＳ／Ａ・データ書き込み回路Ｄｉｎ
は、第２のデータバス８２を介して共通に前記データ入
出力回路１９に接続されている。

【０１２６】この場合、ある連続する８カラムに対応す
るセンスアンプＳ／Ａの切り換え、データ書き込み回路
Ｄｉｎの活性／非活性状態がＹ３＝０の時に制御される
ものとすると、その隣りの連続する８カラムに対応する
センスアンプＳ／Ａの切り換え、データ書き込み回路Ｄ
ｉｎの活性／非活性状態はＹ３＝１の時に制御される。

【０１２７】このような構成により、各メモリセルは、
前記信号Ｙ０が“０”の時に選択されるメモリセル／信
号Ｙ０が“１”の時に選択されるメモリセルに応じて第
１のデータバス２１／第２のデータバス２２に接続され
るようになっている。

【０１２８】従って、バーストアドレスの連続する２つ
のアドレスでそれぞれ指定される２つのセルと前記デー
タ入出力回路１９の間で、前記２つのデータバス８１、
８２を介して同時に書き込みあるいは読み出しを行う
（つまり、２つのセルデータが衝突することなく、同時
に書き込みあるいは読み出しを行う）ことが可能になっ
ている。

【０１２９】図３は、図１中のデータ入出力回路１９の
データ出力制御回路９１および第１のデータバス制御回
路２１の一例を示している。

【０１３０】データ出力制御回路９１は、前記第１のデ
ータバス８１に接続された第１のデータ線センスアンプ
９１１と、この第１のデータ線センスアンプの後段に接
続された第１の出力データレジスタ９１３と、この第１
の出力データレジスタの後段に接続された第１のトラン
スファゲート９１５と、前記第２のデータバス８２に接
続された第２のデータ線センスアンプ９１２と、この第
２のデータ線センスアンプの後段に接続された第２の出
力データレジスタ９１４と、この第２の出力データレジ
スタの後段に接続された第２のトランスファゲート９１
６と、前記第１のトランスファゲート９１５および第２
のトランスファゲート９１６の各出力端側に共通に接続
された出力バッファ９１７とからなる。

【０１３１】前記第１の出力データレジスタ９１３と第
２の出力データレジスタ９１４は、それぞれクロック信
号ＣＫの立上がりに同期してデータを取り込むものであ
る。また、前記第１のトランスファゲート９１５は、ク
ロック信号ＣＫが“Ｈ”レベルの期間にデータを転送
し、前記第２のトランスファゲート９１６は、クロック
信号ＣＫの反転信号／ＣＫが“Ｈ”レベルの期間（クロ
ック信号ＣＫが“Ｌ”レベルの期間）にデータを転送す
るものである。

【０１３２】第１のデータバス制御回路２１は、本例で
は、データ出力制御回路９１のデータ線センスアンプ９
１１、９１２の前段側に付加されており、第１のデータ
バス８１に挿入された第１のスイッチ回路２１１と、第
２のデータバス８２と第１のデータバス８１との間に挿
入された第２のスイッチ回路２１２と、第１のデータバ
ス８１と第２のデータバス８２との間に挿入された第３
のスイッチ回路２１３と、第２のデータバス８２に挿入
された第４のスイッチ回路２１４とからなる。

【０１３３】上記各スイッチ回路は、それぞれ例えばト
ランスファゲート用のＭＯＳトランジスタからなり、前
記出力データレジスタ９１３、９１４が駆動されるタイ
ミングとは独立に設定されるタイミングでデータバスの
接続関係を制御するように制御される。

【０１３４】図４（ａ）、（ｂ）は、ＤＤＲ方式の動作
モードにおいて図３中の第１のデータバス制御回路２１
がデータ転送経路を制御する２つの態様を示している。

【０１３５】図４（ａ）は、カラムアドレスビット信号
Ｙ０が“０”の時に連続する２アドレス分のメモリセル
から第１のデータバス８１／第２のデータバス８２に読
み出された各データが第１のデータバス制御回路２１の
第１のスイッチ回路２１１／第４のスイッチ回路２１４
を対応して通過して２つのデータ線センスアンプ９１
１、９１２にそれぞれ対応して入力される、つまり、第
１のデータバス制御回路２１を経由する際に転送バスが
入れ替えられない場合を示している。

【０１３６】図４（ｂ）は、カラムアドレスビット信号
Ｙ０が“１”の時に連続する２アドレス分のメモリセル
から第１のデータバス８１／第２のデータバス８２に読
み出された各データが第１のデータバス制御回路２１の
第３のスイッチ回路２１３／第２のスイッチ回路２１４
を対応して通過して２つのデータ線センスアンプ９１
２、９１１にそれぞれ対応して入力される、つまり、第
１のデータバス制御回路２１を経由する際に転送バスが
入れ替えられる場合を示している。

【０１３７】図５は、図１の同期型ＳＲＡＭにおけるＤ
ＤＲ方式の動作モードにおけるデータ読み出し動作のタ
イミングを示している。

【０１３８】図５には、クロック信号ＣＫの立上がりに
同期して２つのアドレス信号Ａ、Ｂ（それぞれ例えば１
８ビット）が引き続き取り込まれる様子を示している。

【０１３９】ここで、アドレス信号Ａは、バーストカウ
ンタ（図１中２）で発生させた２ビットのバーストアド
レス信号のうちの下位ビットが“０”のアドレスであ
り、アドレス信号Ｂは、バーストカウンタ（図１中２）
で発生させた２ビットのバーストアドレス信号のうちの
下位ビットが“１”のアドレスである。

【０１４０】メモリチップ内部では、バーストカウンタ
（図１中２）によって、アドレス信号Ａに対してバース
トアドレス信号がＡ１、Ａ２、Ａ３、Ａ４と連続的に発
生され、アドレス信号Ｂに対してはバーストアドレス信
号がＢ１、Ｂ２、Ｂ３、Ｂ４と連続的に発生される。

【０１４１】この場合、前記アドレス信号Ａに対して
は、バーストアドレス信号Ａ１、Ａ２、Ａ３、Ａ４の下
位アドレスビットＹ０が“０”からスタートし、０、
１、０、１と変化する。また、アドレス信号Ｂに対して
は、前記バーストアドレス信号Ｂ１、Ｂ２、Ｂ３、Ｂ４
の下位アドレスビットＹ０が“１”からスタートし、
１、０、１、０と変化する。

【０１４２】従って、バーストアドレスＡ１、Ａ３の時
は、第１のデータバス８１にデータを読み出すべきメモ
リセルを選択し、バーストアドレスＡ２、Ａ４の時は、
第２のデータバス８２にデータを読み出すべきメモリセ
ルを選択する。

【０１４３】また、バーストアドレスＢ１、Ｂ３の時
は、第２のデータバス８２にデータを読み出すべきメモ
リセルを選択し、バーストアドレスＢ２、Ｂ４の時は、
第１のデータバス８１にデータを読み出すべきメモリセ
ルを選択する。

【０１４４】以下、図４、図５を参照しながら、ＤＤＲ
方式のデータ読み出し動作を説明する。

【０１４５】まず、外部クロック信号ＣＫの立上がりに
同期してアドレス信号Ａがアドレスレジスタ（図１中
１）に取り込まれる。

【０１４６】次に、上記クロック信号ＣＫの立下がりに
同期して２つのバーストアドレスＡ１、Ａ２に対するメ
モリセルのデータ（Ａ１、Ａ２）が同時に読み出され、
２つのデータバス８１、８２に読み出される。この場
合、バーストアドレスＡ１の読み出しデータ（Ａ１）は
第１のデータバス８１に読み出され、バーストアドレス
Ａ２の読み出しデータ（Ａ２）は第２のデータバス８２
に読み出される。

【０１４７】このように異なる２つのデータバス（第１
のデータバス８１／第２のデータバス８２）に読み出さ
れた２アドレス分のデータ（Ａ１、Ａ２）は、図４
（ａ）に示すように転送バスが入れ替えられない状態に
制御されている第１のデータバス制御回路２１を通過し
て２つのデータ線センスアンプ９１１、９１２にそれぞ
れ対応して入力され、それぞれ増幅される。

【０１４８】次のサイクルでは、クロック信号ＣＫの立
上がりに同期して前記２つのデータ線センスアンプ９１
１、９１２の出力データ（Ａ１、Ａ２）が対応して第１
の出力レジスタ９１３／第２の出力レジスタ９１４に取
り込まれる。このように取り込まれた２アドレス分のデ
ータ（Ａ１、Ａ２）がそれぞれ対応してクロック信号Ｃ
Ｋの“Ｈ”レベルの期間、“Ｌ”レベルの期間にそれぞ
れ対応してデータ線トランスファーゲート９１５、９１
６を介して順に出力バッファ回路９１７へ出力されて増
幅され、さらにチップ外部へ出力される。

【０１４９】次に、上記クロック信号ＣＫの立下がりに
同期して２つのバーストアドレスＡ３、Ａ４に対するメ
モリセルのデータ（Ａ３、Ａ４）が同時に読み出され、
２つのデータバスに読み出される。この場合、バースト
アドレスＡ３の読み出しデータ（Ａ３）は第１のデータ
バス８１に読み出され、バーストアドレスＡ４の読み出
しデータ（Ａ４）は第２のデータバス８２に読み出さ
れ、これらの読み出しデータ（Ａ３、Ａ４）は転送バス
が入れ替えられない状態の第１のデータバス制御回路２
１を通過して２つのデータ線センスアンプ９１１、９１
２にそれぞれ対応して入力され、それぞれ増幅される。

【０１５０】次のサイクルでは、クロック信号ＣＫの立
上がりに同期してアドレス信号Ｂがアドレスレジスタ
（図１中１）に取り込まれるとともに、前記２つのデー
タ線センスアンプ９１１、９１２の出力データ（Ａ３、
Ａ４）が対応して第１の出力レジスタ９１３／第２の出
力レジスタ９１４に取り込まれる。このように取り込ま
れた２アドレス分のデータ（Ａ３、Ａ４）がそれぞれ対
応してクロック信号ＣＫの“Ｈ”レベルの期間、“Ｌ”
レベルの期間にそれぞれ対応してデータ線トランスファ
ーゲート９１５、９１６を介して順に出力バッファ回路
９１７へ出力されて増幅され、さらにチップ外部へ出力
される。

【０１５１】次に、上記クロック信号ＣＫの立下がりに
同期して、２つのバーストアドレスＢ１、Ｂ２に対する
メモリセルのデータ（Ｂ１、Ｂ２）が同時に読み出さ
れ、２つのデータバスに読み出される。この場合、バー
ストアドレスＢ１の時の読み出しデータ（Ｂ１）は第２
のデータバス８２に読み出され、バーストアドレスＢ２
の時の読み出しデータ（Ｂ２）は第１のデータバス８１
に読み出され、これらの読み出しデータ（Ｂ２、Ｂ１）
は、図４（ｂ）に示すように転送バスが入れ替えられた
状態に制御されている第１のデータバス制御回路２１を
通過して２つのデータ線センスアンプ９１１、９１２に
それぞれ対応して入力され、それぞれ増幅される。

【０１５２】次のサイクルでは、クロック信号ＣＫの立
上がりに同期して前記２つのデータ線センスアンプ９１
１、９１２の出力データ（Ｂ１、Ｂ２）が対応して第１
の出力レジスタ９１３／第２の出力レジスタ９１４に取
り込まれる。このように取り込まれた２アドレス分のデ
ータ（Ｂ１、Ｂ２）がそれぞれ対応してクロック信号Ｃ
Ｋの“Ｈ”レベルの期間、“Ｌ”レベルの期間にそれぞ
れ対応してデータ線トランスファーゲート９１５、９１
６を介して順に出力バッファ回路９１７へ出力されて増
幅され、さらにチップ外部へ出力される。

【０１５３】次に、上記クロック信号ＣＫの立下がりに
同期して、２つのバーストアドレスＢ３、Ｂ４に対する
メモリセルのデータ（Ｂ３、Ｂ４）が同時に読み出さ
れ、２つのデータバスに読み出される。この場合、バー
ストアドレスＢ３の時の読み出しデータ（Ｂ３）は第２
のデータバス８２に読み出され、バーストアドレスＢ４
の時の読み出しデータ（Ｂ４）は第１のデータバス８２
に読み出され、これらの読み出しデータ（Ｂ４、Ｂ３）
は転送バスが入れ替えられた状態の第１のデータバス制
御回路２１を通過して２つのデータ線センスアンプ９１
１、９１２にそれぞれ対応して入力され、それぞれ増幅
される。

【０１５４】次のサイクルでは、クロック信号ＣＫの立
上がりに同期して前記２つのデータ線センスアンプ９１
１、９１２の出力データ（Ｂ３、Ｂ４）が対応して第１
の出力レジスタ９１３／第２の出力レジスタ９１４に取
り込まれる。このように取り込まれた２アドレス分のデ
ータ（Ｂ３、Ｂ４）がそれぞれ対応してクロック信号Ｃ
Ｋの“Ｈ”レベルの期間、“Ｌ”レベルの期間にそれぞ
れ対応してデータ線トランスファーゲート９１５、９１
６を介して順に出力バッファ回路９１７へ出力されて増
幅され、さらにチップ外部へ出力される。

【０１５５】図６（ａ）、（ｂ）は、ＳＤＲ方式の動作
モードにおいて図３中の第１のデータバス制御回路２１
がデータ転送経路を制御する２つの態様を示している。

【０１５６】図６（ａ）は、カラムアドレスビット信号
Ｙ０が“０”の時にメモリセルから第１のデータバス８
１に読み出されたデータが第１のデータバス制御回路２
１の第１のスイッチ回路２１１および第３のスイッチ回
路２１３を対応して通過して２つのデータ線センスアン
プ９１１、９１２にそれぞれ入力される、つまり、第１
のデータバス８１のデータが第２のデータバス８２にも
転送される場合を示している。

【０１５７】図６（ｂ）は、カラムアドレスビット信号
Ｙ０が“１”の時にメモリセルから第２のデータバス８
２に読み出されたデータが第１のデータバス制御回路２
１の第２のスイッチ回路２１２および第４のスイッチ回
路２１４を対応して通過して２つのデータ線センスアン
プ９１１、９１２にそれぞれ入力される、つまり、第２
のデータバス８２のデータが第１のデータバス８１にも
転送される場合を示している。

【０１５８】図７は、図１の同期型ＳＲＡＭにおけるＳ
ＤＲ方式の動作モードにおけるデータ読み出し動作のタ
イミングを示している。

【０１５９】図７には、クロック信号ＣＫの立上がりに
同期して２つのアドレス信号Ａ、Ｂが引き続き取り込ま
れる様子を示している。

【０１６０】ここで、アドレス信号Ａは、バーストアド
レス信号のうちの下位アドレスビット信号Ｙ０が“０”
であり、メモリチップ内部ではバーストカウンタ（図１
中２）によってアドレス信号Ａに対してバーストアドレ
スがＡ１、Ａ２と連続的に発生される。この場合、アド
レス信号Ａに対しては信号Ｙ０が“０”からスタートす
るものであり、前記バーストアドレスＡ１、Ａ２は０、
１と変化する。

【０１６１】従って、バーストアドレスＡ１の時は第１
のデータバス８１にデータを読み出すべきメモリセルを
選択し、バーストアドレスＡ２の時は第２のデータバス
８２にデータを読み出すべきメモリセルを選択する。

【０１６２】アドレス信号Ｂは、バーストアドレス信号
のうちの下位アドレスビット信号Ｙ０が“１”であり、
メモリチップ内部ではバーストカウンタ（図１中２）に
よってアドレス信号Ｂに対してバーストアドレスがＢ
１、Ｂ２と連続的に発生される。この場合、アドレス信
号Ｂに対しては信号Ｙ０が“１”からスタートするもの
であり、前記バーストアドレスＢ１、Ｂ２は１、０と変
化する。

【０１６３】従って、バーストアドレスＢ１の時は第２
のデータバス８２にデータを読み出すべきメモリセルを
選択し、バーストアドレスＢ２の時は第１のデータバス
８１にデータを読み出すべきメモリセルを選択する。

【０１６４】以下、図６、図７を参照しながら、ＳＤＲ
方式のデータ読み出し動作を説明する。

【０１６５】まず、クロック信号ＣＫの立上がりに同期
してアドレス信号Ａがアドレスレジスタ（図１中１）に
取り込まれる。

【０１６６】次に、前記クロック信号ＣＫの立下がりに
同期して、バーストアドレスＡ１のメモリセルのデータ
（Ａ１）が読み出され、第１のデータバス８１に読み出
される。このように第１のデータバス８１に読み出され
たデータ（Ａ１）は、図６（ａ）に示すように第１のデ
ータバス８１のデータが第２のデータバス８２にも転送
される状態に制御されている第１のデータバス制御回路
２１を通過して２つのデータ線センスアンプ９１１、９
１２に入力され、それぞれ増幅される。

【０１６７】次のサイクルでは、クロック信号ＣＫの立
上がりに同期して前記２つのデータ線センスアンプ９１
１、９１２の出力データ（Ａ１）が第１の出力レジスタ
９１３／第２の出力レジスタ９１４に取り込まれる。こ
のように取り込まれたデータ（Ａ１）がクロック信号Ｃ
Ｋの“Ｈ”レベルの期間、“Ｌ”レベルの期間にそれぞ
れ対応してデータ線トランスファーゲート９１５、９１
６を介して出力バッファ回路９１７へ出力されて増幅さ
れ、さらにチップ外部へ出力される。

【０１６８】次に、上記クロック信号ＣＫの立下がりに
同期して、バーストアドレスＡ２のメモリセルのデータ
（Ａ２）が読み出され、第２のデータバス８２に読み出
される。このように第２のデータバス８２に読み出され
たデータ（Ａ２）は、図６（ｂ）に示すように第２のデ
ータバス８２のデータが第１のデータバス８１にも転送
される状態に制御されている第１のデータバス制御回路
２１を通過して２つのデータ線センスアンプ９１１、９
１２に入力され、それぞれ増幅される。

【０１６９】次のサイクルでは、クロック信号ＣＫの立
上がりに同期してアドレス信号Ｂがアドレスレジスタ
（図１中１）に取り込まれるとともに、前記２つのデー
タ線センスアンプ９１１、９１２の出力データ（Ａ２）
が第１の出力レジスタ９１３／第２の出力レジスタ９１
４に取り込まれる。このように取り込まれたデータ（Ａ
２）がクロック信号ＣＫの“Ｈ”レベルの期間、“Ｌ”
レベルの期間にそれぞれ対応してデータ線トランスファ
ーゲート９１５、９１６を介して出力バッファ回路９１
７へ出力されて増幅され、さらにチップ外部へ出力され
る。

【０１７０】次に、上記クロック信号ＣＫの立下がりに
同期して、バーストアドレスＢ１のメモリセルのデータ
（Ｂ１）が読み出され、第２のデータバス８２に読み出
される。このように第２のデータバス８２に読み出され
たデータ（Ｂ１）は、図６（ｂ）に示すように第２のデ
ータバス８２のデータが第１のデータバス８１にも転送
される状態に制御されている第１のデータバス制御回路
２１を通過して２つのデータ線センスアンプ９１１、９
１２に入力され、それぞれ増幅される。

【０１７１】次のサイクルでは、クロック信号ＣＫの立
上がりに同期して前記２つのデータ線センスアンプ９１
１、９１２の出力データ（Ｂ１）が第１の出力レジスタ
９１３／第２の出力レジスタ９１４に取り込まれる。こ
のように取り込まれたデータ（Ｂ１）がクロック信号Ｃ
Ｋの“Ｈ”レベルの期間、“Ｌ”レベルの期間にそれぞ
れ対応してデータ線トランスファーゲート９１５、９１
６を介して出力バッファ回路９１７へ出力されて増幅さ
れ、さらにチップ外部へ出力される。

【０１７２】次に、上記クロック信号ＣＫの立下がりに
同期して、バーストアドレスＢ２のメモリセルのデータ
（Ｂ２）が読み出され、第１のデータバス８１に読み出
される。このように第１のデータバス８１に読み出され
たデータ（Ｂ２）は、図６（ａ）に示すように第１のデ
ータバス８１のデータが第２のデータバス８２にも転送
される状態に制御されている第１のデータバス制御回路
２１を通過して２つのデータ線センスアンプ９１１、９
１２に入力され、それぞれ増幅される。

【０１７３】次のサイクルでは、クロック信号ＣＫの立
上がりに同期して前記２つのデータ線センスアンプ９１
１、９１２の出力データ（Ｂ２）が第１の出力レジスタ
９１３／第２の出力レジスタ９１４に取り込まれる。こ
のように取り込まれたデータ（Ｂ２）がクロック信号Ｃ
Ｋの“Ｈ”レベルの期間、“Ｌ”レベルの期間にそれぞ
れ対応してデータ線トランスファーゲート９１５、９１
６を介して出力バッファ回路９１７へ出力されて増幅さ
れ、さらにチップ外部へ出力される。

【０１７４】即ち、上記したような同期型ＳＲＡＭのデ
ータ読み出し系の動作によれば、データ出力制御回路９
１の出力データレジスタ９１３、９１４の前段側でデー
タバスの接続制御を行うことにより、２つのデータバス
８１、８２に対応して挿入されている２つのデータ線ト
ランスファーゲート９１５、９１６による転送期間を対
応してクロック信号ＣＫおよびその反転信号／ＣＫによ
るタイミングに固的にの設定することが可能になる。

【０１７５】従って、２つのデータ線トランスファーゲ
ート９１５、９１６のタイミング制御に起因するデータ
出力タイミングの遅れやばらつきが発生することはな
い。

【０１７６】図８は、図３中の２つのデータバス８１、
８２のうちの一方のデータバス８１に挿入されているデ
ータ線センスアンプ９１１およびその入力側に接続され
ているスイッチ回路（第１のデータバス制御回路２１の
一部）を代表的に取り出してその一例を示している。

【０１７７】図８において、８０はＣＭＯＳ型のラッチ
型センスアンプ、Ｐ１はそれぞれ相補的なデータバス対
ＢＵＳ１、／ＢＵＳ１（前記第１のデータバス８１に対
応する）と上記ラッチ型センスアンプの２個の入力ノー
ドとの間に挿入された前記第１のスイッチ回路（図３中
２１１）用のＰＭＯＳトランジスタ、Ｐ２はそれぞれ相
補的なデータバス対ＢＵＳ２、／ＢＵＳ２（前記第２の
データバス８２に対応する）と上記ラッチ型センスアン
プの２個の入力ノードとの間に挿入された前記第２のス
イッチ回路（図３中２１２）用のＰＭＯＳトランジスタ
である。

【０１７８】Ｐ３はそれぞれ電源ノードと上記ラッチ型
センスアンプの２個の入力ノードとの間にソース・ドレ
イン間が接続され、ゲートにプリチャージ信号ＰＲが印
加されるプリチャージ用のＰＭＯＳトランジスタであ
る。

【０１７９】８３は前記第１のスイッチ回路用のＰＭＯ
ＳトランジスタＰ１および第２のスイッチ回路用のＰＭ
ＯＳトランジスタＰ２のオン／オフ状態を切換制御する
ためのスイッチ制御回路である。

【０１８０】前記ラッチ型センスアンプ８０は、互いの
入出力ノードが交差接続された２個のＣＭＯＳ型インバ
ータの各ＮＭＯＳトランジスタのソース同士の共通接続
ノードと接地ノードとの間にセンスアンプ駆動用のＮＭ
ＯＳトランジスタＮ１のドレイン・ソース間が接続され
てなり、上記ＮＭＯＳトランジスタＮ１のゲートにセン
スイネーブル信号ＳＥＮが印加される。

【０１８１】前記スイッチ制御回路８３は、第１のスイ
ッチ回路用のＰＭＯＳトランジスタＰ１をオンさせたい
場合に“Ｌ”状態になる信号ａが入力する第１のインバ
ータ回路ＩＶ１と、前記第２のスイッチ回路用のＰＭＯ
ＳトランジスタＰ２をオンさせたい場合に“Ｌ”状態に
なる信号ｂが入力する第２のインバータ回路ＩＶ２と、
上記第１のインバータ回路ＩＶ１の出力と前記センスイ
ネーブル信号ＳＥＮが入力する第１のナンド回路ＮＡＮ
Ｄ１と、前記第２のインバータ回路ＩＶ２の出力とセン
スイネーブル信号ＳＥＮが入力する第２のナンド回路Ｎ
ＡＮＤ２からなる。そして、上記第１のナンド回路ＮＡ
ＮＤ１の出力を前記第１のスイッチ回路用のＰＭＯＳト
ランジスタＰ１のゲートに印加し、前記第２のナンド回
路ＮＡＮＤ２の出力を前記第２のスイッチ回路用のＰＭ
ＯＳトランジスタＰ２のゲートに印加する。

【０１８２】このように、データバス（ＢＵＳ１、／Ｂ
ＵＳ１）、（ＢＵＳ２、／ＢＵＳ２）からセンスアンプ
８０にデータを取り込む箇所にデータバス選択機能を持
たせている（第１のデータバス制御回路２１のスイッチ
素子Ｐ１、Ｐ２を接続している）ので、センスアンプ８
０の動作速度の低下を防止することができる。

【０１８３】何故なら、通常、データバス（ＢＵＳ１、
／ＢＵＳ１）、（ＢＵＳ２、／ＢＵＳ２）は非常に長い
配線であってその寄生容量が大きく、前記したようなス
イッチ素子を付加することによって新たに付加される寄
生容量（この場合にはスイッチ回路用のＰＭＯＳトラン
ジスタＰ１、Ｐ２の接合容量）がデータバスの寄生容量
の１／１０００程度と非常に小さいので、センスアンプ
８０の動作速度への悪影響を殆んど無視できるからであ
る。

【０１８４】図９は、図１中のデータ入力制御回路９２
および第２のデータバス制御回路２２の一例を示してい
る。

【０１８５】データ入力制御回路９２において、９２１
は入力端子、９２２は入力バッファ回路、９２３および
９２４は前記入力バッファ回路の後段側にそれぞれ接続
された初段入力データレジスタである第１の入力レジス
タおよび第２の入力レジスタ、９２５および９２６はそ
れぞれ対応して前記第１の入力レジスタ９２３の後段側
の第１のデータバス８１および第２の入力レジスタ９２
４の後段側の第２のデータバス８２に接続された次段入
力データレジスタである第３の入力レジスタおよび第４
の入力レジスタ、９２７および９２８はそれぞれ対応し
て前記第３の入力レジスタの後段側および第４の入力レ
ジスタの後段側に接続されたデータ線アンプである。

【０１８６】前記第１の入力データレジスタ９２３、第
３の入力データレジスタ９２５および第４の入力データ
レジスタ９２６は、それぞれクロック信号ＣＫの立上が
りに同期してデータを取り込むものである。また、前記
第２の入力データレジスタ９２４は、クロック信号ＣＫ
の反転信号／ＣＫの立上がりに同期してデータを取り込
むものである。

【０１８７】前記第２のデータバス制御回路２２は、本
例では、前記第１の入力レジスタ９２３・第２の入力レ
ジスタ９２４の組と第３の入力レジスタ９２５・第４の
入力レジスタ９２６の組との間に挿入されている。

【０１８８】この第２のデータバス制御回路２２は、第
１のデータバス８１に挿入された第１のスイッチ回路２
２１と、第２のデータバス８２と第１のデータバス８１
との間に挿入された第２のスイッチ回路２２２と、第１
のデータバス８１と第２のデータバス８２との間に挿入
された第３のスイッチ回路２２３と、第２のデータバス
８２に挿入された第４のスイッチ回路２２４とからな
る。

【０１８９】上記各スイッチ回路は、それぞれ例えばト
ランスファゲート用のＭＯＳトランジスタからなり、前
記各入力レジスタが駆動されるタイミングとは独立に設
定されるタイミングでデータバスの接続関係を制御する
ように制御される。

【０１９０】図１０（ａ）、（ｂ）は、図９中の第２の
データバス制御回路２２がＤＤＲ方式の動作モードにお
いてデータ転送経路を制御する２つの態様を示してい
る。

【０１９１】図１０（ａ）は、カラムアドレスビット信
号Ｙ０が“０”の時の入力データが第１の入力レジスタ
９２３／第２の入力レジスタ９２４に取り込まれた連続
する２アドレス分のデータが、第２のデータバス制御回
路２２の第１のスイッチ回路２２１および第４のスイッ
チ回路２２４を対応して通過して第３の入力レジスタ９
２５／第４の入力レジスタ９２６にそれぞれ対応して入
力される、つまり、第２のデータバス制御回路２２を経
由する際に転送バスが入れ替えられない場合を示してい
る。

【０１９２】図１０（ｂ）は、カラムアドレスビット信
号Ｙ０が“１”の時の入力データが第１の入力レジスタ
／第２の入力レジスタに取り込まれた連続する２アドレ
ス分のデータが、第２のデータバス制御回路２２の第３
のスイッチ回路２２３および第２のスイッチ回路２２２
を対応して通過して第３の入力レジスタ９２５／第４の
入力レジスタ９２６にそれぞれ対応して入力される、つ
まり、第２のデータバス制御回路２２を経由する際に転
送バスが入れ替えられる場合を示している。

【０１９３】図１１は、図１の同期型ＳＲＡＭにおける
ＤＤＲ方式の動作モードにおけるデータ書き込み動作の
タイミングを示している。

【０１９４】図１１には、クロック信号ＣＫの立上がり
に同期して２つのアドレス信号Ａ、Ｂが引き続き取り込
まれる様子を示している。

【０１９５】ここで、アドレス信号Ａは、バーストアド
レスのうちの下位アドレスビットＹ０が“０”のアドレ
スであり、アドレス信号Ｂは、バーストアドレスのうち
の下位アドレスビットＹ０が“１”のアドレスである。

【０１９６】メモリチップ内部では、バーストカウンタ
（図１中２）によって、アドレス信号Ａに対してバース
トアドレスがＡ１、Ａ２、Ａ３、Ａ４と連続的に発生さ
れ、アドレス信号Ｂに対してはバーストアドレスがＢ
１、Ｂ２、Ｂ３、Ｂ４と連続的に発生される。

【０１９７】この場合、アドレス信号Ａに対しては、前
記バーストアドレスＡ１、Ａ２、Ａ３、Ａ４の下位アド
レスビットＹ０が“０”からスタートし、０、１、０、
１と変化する。また、アドレス信号Ｂに対しては、前記
バーストアドレスＢ１、Ｂ２、Ｂ３、Ｂ４の下位アドレ
スビットＹ０が“１”からスタートし、１、０、１、０
と変化する。

【０１９８】従って、バーストアドレスＡ１、Ａ３の時
は第１のデータバス８１のデータを書き込むべきメモリ
セルを選択し、バーストアドレスＡ２、Ａ４の時は第２
のデータバス８２のデータを書き込むべきメモリセルを
選択する。

【０１９９】また、バーストアドレスＢ１、Ｂ３の時は
第２のデータバス８２のデータを書き込むべきメモリセ
ルを選択し、バーストアドレスＢ２、Ｂ４の時は第１の
データバス８１のデータを書き込むべきメモリセルを選
択する。

【０２００】上記したようにアドレスが変化する過程に
おいて、１、３、５…番目のデータはクロック信号ＣＫ
の立上がりに同期して順次入力され、２、４、６…番目
のデータはクロック信号ＣＫの立下がりに同期して順次
入力される。即ち、クロック信号ＣＫの立上がりに同期
してバーストアドレスＡ１、Ａ３、Ｂ１、Ｂ３のメモリ
セルに書き込むべきデータが順次入力され、クロック信
号ＣＫの立下がりに同期してバーストアドレスＡ２、Ａ
４、Ｂ２、Ｂ４のメモリセルに書き込むべきデータが順
次入力される。

【０２０１】以下、図１０、図１１を参照しながら、Ｄ
ＤＲ方式のデータ書き込み動作を説明する。

【０２０２】まず、クロック信号ＣＫの立上がりに同期
してアドレス信号Ａがアドレスレジスタ（図１中１）に
取り込まれる。

【０２０３】次のサイクルでは、２つのバーストアドレ
スＡ１、Ａ２のメモリセルが同時に選択され、クロック
信号ＣＫの立上がり、立下がりに同期して２アドレス分
の書き込み入力データ（Ａ１、Ａ２）がチップ外部から
入力端子９２１を介して順次入力される。即ち、クロッ
ク信号ＣＫの立上がりに同期してバーストアドレスＡ１
のメモリセルに書き込むべきデータ（Ａ１）が入力さ
れ、クロック信号ＣＫの立下がりに同期してバーストア
ドレスＡ２のメモリセルに書き込むべきデータ（Ａ２）
が入力される。

【０２０４】このように入力される２アドレス分のデー
タ（Ａ１、Ａ２）は、入力バッファ回路９２２により増
幅された後、それぞれ対応してクロック信号ＣＫの立上
がりおよびその反転信号／ＣＫの立上がりに同期して初
段入力データレジスタである第１の入力レジスタ９２３
／第２の入力レジスタ９２４に分かれて取り込まれる。
この場合、バーストアドレスＡ１のメモリセルに書き込
むべきデータは第１の入力レジスタ９２３に取り込ま
れ、バーストアドレスＡ２のメモリセルに書き込むべき
データは第２の入力レジスタ９２４に取り込まれる。

【０２０５】次のサイクルでは、クロック信号ＣＫの立
上がりに同期してアドレス信号Ｂがアドレスレジスタ
（図１中１）取り込まれるとともに、前記第１の入力レ
ジスタ９２３／第２の入力レジスタ９２４の２アドレス
分のデータ（Ａ１、Ａ２）が、図１０（ａ）に示すよう
に転送バスが入れ替えられない状態に制御された第２の
データバス制御回路２２を経由して次段入力データレジ
スタである第３の入力レジスタ９２５／第４の入力レジ
スタ９２６にそれぞれ対応して転送される。この第３の
入力レジスタ９２５／第４の入力レジスタ９２６に取り
込まれた２アドレス分のデータ（Ａ１、Ａ２）は、それ
ぞれ対応してデータ線アンプ９２７、９２８により増幅
された後、第１のデータバス８１／第２のデータバス８
２に転送され、バーストアドレスＡ１、Ａ２のメモリセ
ルに書き込まれる。

【０２０６】また、上記サイクルでは、２つのバースト
アドレスＡ３、Ａ４のメモリセルに対応する２アドレス
分の書き込み入力データ（Ａ３、Ａ４）が、クロック信
号ＣＫの立上がり、立下がりに同期してチップ外部から
順次入力される。即ち、クロック信号ＣＫの立上がりに
同期してバーストアドレスＡ３のメモリセルに書き込む
べきデータ（Ａ３）が入力され、クロック信号ＣＫの立
下がりに同期してバーストアドレスＡ４のメモリセルに
書き込むべきデータ（Ａ４）が入力される。

【０２０７】このように入力される２アドレス分のデー
タ（Ａ３、Ａ４）は、入力バッファ回路９２２により増
幅された後、それぞれ対応して前記クロック信号ＣＫの
立上がりおよびその反転信号／ＣＫの立上がりに同期し
て第１の入力レジスタ９２３／第２の入力レジスタ９２
４に分かれて取り込まれる。この場合、バーストアドレ
スＡ３のメモリセルに書き込むべきデータは第１の入力
レジスタ９２３に取り込まれ、バーストアドレスＡ４の
メモリセルに書き込むべきデータは第２の入力レジスタ
９２４に取り込まれる。

【０２０８】次のサイクルでは、前記第１の入力レジス
タ９２３／第２の入力レジスタ９２４の２アドレス分の
データ（Ａ３、Ａ４）が、図１０（ａ）に示すように転
送バスが入れ替えられない状態に制御された第２のデー
タバス制御回路２２を経由し、クロック信号ＣＫの立上
がりに同期して第３の入力レジスタ９２５／第４の入力
レジスタ９２６にそれぞれ対応して転送される。

【０２０９】この第３の入力レジスタ９２５／第４の入
力レジスタ９２６に取り込まれた２アドレス分のデータ
（Ａ３、Ａ４）は、それぞれ対応してデータ線アンプ９
２７、９２８により増幅された後、第１のデータバス８
１／第２のデータバス８２に転送され、バーストアドレ
スＡ３、Ａ４のメモリセルに書き込まれる。

【０２１０】また、上記サイクルでは、２つのバースト
アドレスＢ１、Ｂ２のメモリセルに対応する２アドレス
分の書き込み入力データ（Ｂ１、Ｂ２）が、クロック信
号ＣＫの立上がり、立下がりに同期してチップ外部から
順次入力される。即ち、クロック信号ＣＫの立上がりに
同期してバーストアドレスＢ１のメモリセルに書き込む
べきデータ（Ｂ１）が入力され、クロック信号ＣＫの立
下がりに同期してバーストアドレスＢ２のメモリセルに
書き込むべきデータ（Ｂ２）が入力される。

【０２１１】このように入力される２アドレス分のデー
タ（Ｂ１、Ｂ２）は、入力バッファ回路９２２により増
幅された後、それぞれ対応して前記クロック信号ＣＫの
立上がりおよびその反転信号／ＣＫの立上がりに同期し
て第１の入力レジスタ９２３／第２の入力レジスタ９２
４に分かれて取り込まれる。この場合、バーストアドレ
スＢ１のメモリセルに書き込むべきデータは第１の入力
レジスタ９２３に取り込まれ、バーストアドレスＢ２の
メモリセルに書き込むべきデータは第２の入力レジスタ
９２４に取り込まれる。

【０２１２】次のサイクルでは、前記第１の入力レジス
タ９２３／第２の入力レジスタ９２４の２アドレス分の
データ（Ｂ１、Ｂ２）が、図１０（ｂ）に示すように転
送バスが入れ替えられる状態に制御された第２のデータ
バス制御回路２２を経由し、クロック信号ＣＫの立上が
りに同期して第４の入力レジスタ９２６／第３の入力レ
ジスタ９２５にそれぞれ対応して転送される。

【０２１３】この第３の入力レジスタ９２５／第４の入
力レジスタ９２６に取り込まれた２アドレス分のデータ
（Ｂ２、Ｂ１）は、それぞれ対応してデータ線アンプ９
２７、９２８により増幅された後、第１のデータバス８
１／第２のデータバス８２に転送され、バーストアドレ
スＢ２、Ｂ１のメモリセルに書き込まれる。

【０２１４】また、上記サイクルでは、２つのバースト
アドレスＢ３、Ｂ４のメモリセルに対応する２アドレス
分の書き込み入力データ（Ｂ３、Ｂ４）が、クロック信
号ＣＫの立上がり、立下がりに同期してチップ外部から
順次入力される。即ち、クロック信号ＣＫの立上がりに
同期してバーストアドレスＢ３のメモリセルに書き込む
べきデータ（Ｂ３）が入力され、クロック信号ＣＫの立
下がりに同期してバーストアドレスＢ４のメモリセルに
書き込むべきデータ（Ｂ４）が入力される。

【０２１５】このように入力される２アドレス分のデー
タ（Ｂ３、Ｂ４）は、入力バッファ回路９２２により増
幅された後、それぞれ対応して前記クロック信号ＣＫの
立上がりおよびその反転信号／ＣＫの立上がりに同期し
て第１の入力レジスタ９２３／第２の入力レジスタ９２
４に分かれて取り込まれる。この場合、バーストアドレ
スＢ３のメモリセルに書き込むべきデータは第１の入力
レジスタ９２３に取り込まれ、バーストアドレスＢ４の
メモリセルに書き込むべきデータは第２の入力レジスタ
９２４に取り込まれる。

【０２１６】次のサイクルでは、前記第１の入力レジス
タ９２３／第２の入力レジスタ９２４の２アドレス分の
データ（Ｂ３、Ｂ４）が、図１０（ｂ）に示すように転
送バスが入れ替えられる状態に制御された第２のデータ
バス制御回路２２を経由し、クロック信号ＣＫの立上が
りに同期して第４の入力レジスタ９２６／第３の入力レ
ジスタ９２５にそれぞれ対応して転送される。

【０２１７】この第３の入力レジスタ９２５／第４の入
力レジスタ９２６に取り込まれた２アドレス分のデータ
（Ｂ４、Ｂ３）は、それぞれ対応してデータ線アンプ９
２７、９２８により増幅された後、第１のデータバス８
１／第２のデータバス８２に転送され、バーストアドレ
スＢ４、Ｂ３のメモリセルに書き込まれる。

【０２１８】図１０（ｃ）は、図９中の第２のデータバ
ス制御回路２２がＳＤＲ方式の動作モードにおいてデー
タ転送経路を制御する態様を示している。

【０２１９】即ち、ＳＤＲ方式の動作モードでは、第１
の入力レジスタ９１３のデータが、第２のデータバス制
御回路２２の第１のスイッチ回路２２１および第３のス
イッチ回路２２３を対応して通過して第３の入力レジス
タ９２５／第４の入力レジスタ９２６にそれぞれ入力さ
れる、つまり、第１のデータバス８１のデータが第２の
データバス８２にも転送される。

【０２２０】図１２は、図１の同期型ＳＲＡＭにおける
ＳＤＲ方式の動作モードにおけるデータ書き込み動作の
タイミングを示している。

【０２２１】以下、図１０（ｃ）、図１１、図１２を参
照しながら、ＳＤＲ方式のデータ書き込み動作を説明す
る。

【０２２２】ＳＤＲ方式の動作モードにおいては、入力
データを、初段入力データレジスタである第１の入力レ
ジスタ９２３／第２の入力レジスタ９２４のうちの第１
の入力レジスタ９２３に外部クロック信号ＣＫの立上が
り同期して取り込めばよい。

【０２２３】まず、クロック信号ＣＫの立上がりに同期
してアドレスＡがアドレスレジスタ（図１中２）に取り
込まれる。

【０２２４】次のサイクルでは、バーストアドレスＡ１
のメモリセルが選択され、クロック信号ＣＫの立上がり
に同期してバーストアドレスＡ１のメモリセルに対応す
る書き込み入力データ（Ａ１）がチップ外部から入力端
子９２１を介して入力される。

【０２２５】このように入力されるデータ（Ａ１）は、
入力バッファ回路９２２により増幅された後、クロック
信号ＣＫの立上がりに同期して第１の入力レジスタ９２
３に取り込まれる。

【０２２６】次のサイクルでは、クロック信号ＣＫの立
上がりに同期してアドレスＢがアドレスレジスタ（図１
中２）に取り込まれるとともに、前記第１の入力レジス
タ９２３のデータ（Ａ１）が、図１０（ｃ）に示すよう
に第１のデータバス８１のデータを第２のデータバス８
２にも転送する状態に制御された第２のデータバス制御
回路２２を経由して次段入力データレジスタである第３
の入力レジスタ９２５／第４の入力レジスタ９２６にそ
れぞれ転送される。

【０２２７】この第３の入力レジスタ９２５／第４の入
力レジスタ９２６に取り込まれたデータ（Ａ１）は、デ
ータ線アンプ９２７、９２８により増幅された後、第１
のデータバス８１／第２のデータバス８２に転送され、
バーストアドレスＡ１のメモリセルに書き込まれる。

【０２２８】また、上記サイクルでは、バーストアドレ
スＡ２のメモリセルに対応する書き込み入力データ（Ａ
２）が、クロック信号ＣＫの立上がりに同期してチップ
外部から入力される。このように入力されるデータ（Ａ
２）は、入力バッファ回路９２２により増幅された後、
クロック信号ＣＫの立上がりに同期して第１の入力レジ
スタ９２３に取り込まれる。

【０２２９】次のサイクルでは、第１の入力レジスタ９
２３のデータ（Ａ２）が、第２のデータバス制御回路２
２を経由し、クロック信号ＣＫの立上がりに同期して第
３の入力レジスタ９２５／第４の入力レジスタ９２６に
それぞれ対応して転送される。

【０２３０】この第３の入力レジスタ９２５／第４の入
力レジスタ９２６に取り込まれたデータ（Ａ２）は、デ
ータ線アンプ９２７、９２８により増幅された後、第１
のデータバス８１／第２のデータバス８２に転送され、
バーストアドレスＡ２のメモリセルに書き込まれる。

【０２３１】また、上記サイクルでは、バーストアドレ
スＢ１のメモリセルに対応する書き込み入力データ（Ｂ
１）が、クロック信号ＣＫの立上がりに同期してチップ
外部から入力される。このように入力されるデータ（Ｂ
１）は、入力バッファ回路９２２により増幅された後、
クロック信号ＣＫの立上がりに同期して第１の入力レジ
スタ９２３に取り込まれる。

【０２３２】次のサイクルでは、第１の入力レジスタ９
２３のデータ（Ｂ１）が、第２のデータバス制御回路２
２を経由し、クロック信号ＣＫの立上がりに同期して第
３の入力レジスタ９２５／第４の入力レジスタ９２６に
それぞれ対応して転送される。

【０２３３】この第３の入力レジスタ９２５／第４の入
力レジスタ９２６に取り込まれた（Ｂ１）は、データ線
アンプ９２７、９２８により増幅された後、第１のデー
タバス８１／第２のデータバス８２に転送され、バース
トアドレスＢ１のメモリセルに書き込まれる。

【０２３４】また、上記サイクルでは、バーストアドレ
スＢ２のメモリセルに対応する書き込み入力データ（Ｂ
２）が、クロック信号ＣＫの立上がり、立下がりに同期
してチップ外部から入力される。このように入力される
データ（Ｂ２）は、入力バッファ回路９２２により増幅
された後、クロック信号ＣＫの立上がりに同期して第１
の入力レジスタ９２３に取り込まれる。

【０２３５】次のサイクルでは、第１の入力レジスタ９
２３のデータ（Ｂ２）が、第２のデータバス制御回路２
２を経由し、クロック信号ＣＫの立上がりに同期して第
３の入力レジスタ９２５／第４の入力レジスタ９２６に
それぞれ対応して転送される。

【０２３６】この第３の入力レジスタ９２５／第４の入
力レジスタ９２６に取り込まれたデータ（Ｂ２）は、デ
ータ線アンプ９２７、９２８により増幅された後、第１
のデータバス８１／第２のデータバス８２に転送され、
バーストアドレスＢ２のメモリセルに書き込まれる。

【０２３７】即ち、上記第１の実施の形態に係る同期型
ＳＲＡＭによれば、クロック信号ＣＫによるデータ出力
制御回路９１の複数の出力データレジスタに対する制御
タイミング、データ入力制御回路９２の複数の入力デー
タレジスタに対する制御タイミングを固定したままデー
タバスを切換制御することにより、ＤＤＲ方式／ＳＤＲ
方式の動作モードに対応できる。

【０２３８】この際、クロック信号ＣＫを利用すること
により、複数の出力データレジスタあるいは複数の入力
データレジスタを駆動するための特別な内部クロック信
号を生成する必要がないので、内部クロック信号の生成
に起因するデータ入出力タイミングの遅れが発生する余
地がない。

【０２３９】また、データ出力制御回路９１の複数の出
力データレジスタ、データ入力制御回路９２の複数の入
力データレジスタに対する制御タイミングは、常にクロ
ック信号ＣＫにより決まり、不変であるので、データ入
出力タイミングのばらつきが発生する余地がない。

【０２４０】従って、クロック信号ＣＫを高速化した場
合でもデータ入出力タイミングの遅れやばらつきが問題
になることはなく、メモリ動作の高速化が可能になる。

【０２４１】ところで、前述したように、外部からのク
ロック入力に同期して動作し、外部から取り込まれるア
ドレス信号に基づいてメモリチップ内部でバーストアド
レス信号を自己発生して読み出し／書き込みを行う動作
モードを有する同期型のＳＲＡＭにおいて、アドレス入
力の次のサイクルに書込みデータの取り込みを行い、さ
らに次のライトサイクルでメモリセルアレイへのデータ
の書込みを行うレイトライト方式を採用している。

【０２４２】このようなレイトライト方式を採用してい
る同期型のＳＲＡＭは、外部から見た時のデータのコヒ
ーレンシー（アドレス入力とデータとの整合性）を保持
するための対策を施すことが望ましく、以下、データの
コヒーレンシーを考慮した第２の実施の形態を説明す
る。

【０２４３】図１３に示す同期型ＳＲＡＭは、図１を参
照して前述した同期型ＳＲＡＭの構成と基本的に同様の
構成を有するものであるが、ＳＲＡＭ外部から見た時の
データのコヒーレンシー（アドレス入力とデータとの整
合性）を保持するための主要部を取り出して概略的に示
している。

【０２４４】図１３に示す同期型ＳＲＡＭにおいては、
１８ビットのアドレス信号のうちの上位１６ビットをプ
リデコードするプリデコーダを設けておき、前記アドレ
ス信号のうちの例えば９ビットのカラムアドレス信号の
うちバーストアドレス信号として割り当てられる下位２
ビットＡ１、Ａ０をバーストアドレスカウンタ２に入力
してそのスタートアドレスとし、前記プリデコーダの出
力が入力するアドレスレジスタの出力および前記バース
トアドレスカウンタ２の出力が入力するアドレスレジス
タの出力をアドレスデコーダ（図１中の３）に入力する
ようにしている。

【０２４５】前記バーストアドレスカウンタは、バース
ト動作のモードを指定するためのバーストオーダー信号
を受けて、ＤＤＲ方式の動作モードとＳＤＲ方式の動作
モードに選択的に対応するようにリニアモードあるいは
インターリーブモードのバーストアドレス信号を選択的
に発生可能なように構成されている。

【０２４６】この場合、バーストアドレスカウンタは、
前記１８ビットのアドレス信号のうちバーストアドレス
信号として割り当てられる下位２ビットＡ１、Ａ０が入
力し、この２ビットの入力信号Ａ１、Ａ０に基づいてバ
ーストアドレス信号を図１８乃至図２１に示すように動
作モードに応じて発生する。

【０２４７】ここで、バーストアドレスの発生の仕方に
ついて、図１８乃至図２１を参照して説明する。

【０２４８】（１）ＳＤＲ方式の動作モードにおけるリ
ニアモードの時には、外部アドレス入力をスタートアド
レスとして順番にインクリメントするようにバーストア
ドレスが進行する。

【０２４９】つまり、図１８に示すように、スタートア
ドレスが（０，０）の時には、（０，０）→（０，１）
→（１，０）→（１，１）とバーストアドレスが進行
し、スタートアドレスが（０，１）の時には、（０，
１）→（１，０）→（１，１）→（０，０）とバースト
アドレスが進行し、スタートアドレスが（１，０）の時
には、（１，０）→（１，１）→（０，０）→（０，
１）とバーストアドレスが進行し、スタートアドレスが
（１，１）の時には、（１，１）→（０，０）→（０，
１）→（１，０）とバーストアドレスが進行する。

【０２５０】（２）ＳＤＲ方式の動作モードにおけるイ
ンターリーブモードの時には、外部アドレス入力をスタ
ートアドレスとし、図１９に示すようにバーストアドレ
スが進行する。

【０２５１】（３）ＤＤＲ方式の動作モードにおけるリ
ニアモードの時には、前述したＳＤＲ方式の動作モード
におけるリニアモードのアドレスおよびその次のアドレ
ス、つまり、２つの連続するアドレス信号が対となっ
て、図２０に示すように、スタートアドレスから順番に
インクリメントするようにバーストアドレスが進行す
る。

【０２５２】（４）ＤＤＲ方式の動作モードにおけるイ
ンターリーブモードの時には、前述したＳＤＲ方式の動
作モードにおけるインターリーブモードのアドレスおよ
びその隣りのアドレス、つまり、２つの連続するアドレ
ス信号が対となって、図２１に示すように、スタートア
ドレスからバーストアドレスが進行する。

【０２５３】さらに、図１３において、５ａは図１中に
示したアドレスデコーダ３・行選択回路４・メモリセル
アレイ５・列選択回路６およびセンスアンプ・データ書
込み回路７などを含むＳＲＡＭコア部、８１および８２
は図９中に示した第１のデータバス８１と第２のデータ
バス８２に相当するライトバス、９２３および９２４は
図９中に示したデータ入力制御回路９２の前段側の第１
の入力レジスタ９２３および第２の入力レジスタ９２４
に相当するレジスタ、２２は図９中に示した第２のデー
タバス制御回路２２に相当するライトバスコントロー
ラ、９２５および９２６は図９中に示したデータ入力制
御回路９２の後段側の第３の入力レジスタ９２５および
第４の入力レジスタ９２６に相当するレジスタである。

【０２５４】なお、前記ライトバスコントローラ２２の
前段側のレジスタ９２３および９２４の前段側には図９
中に示したデータ入力バッファ９２２が設けられる。

【０２５５】２１は図３中に示した第１のデータバス制
御回路２１に相当する第１のリードバスコントローラで
ある。なお、前記第１のリードバスコントローラ２１の
後段側には、図３中に示した第１のデータ線センスアン
プ９１１、第１の出力データレジスタ９１３、第２のデ
ータ線センスアンプ９１２、第２の出力データレジスタ
９１４に相当する回路が設けられるが、これらの図示を
省略した。

【０２５６】３０は第１のアドレスレジスタ３１および
第２のアドレスレジスタ３２がシリアルに接続されてな
るライトアドレスレジスタである。３３はアドレスバス
に挿入されたアドレスレジスタであり、その出力側に前
記ライトアドレスレジスタ３０が挿入されている。

【０２５７】３４はリード（Ｒ）モード時に前記アドレ
スレジスタ３３の出力（リードアドレス）を選択し、ラ
イト（Ｗ）モード時に前記ライトアドレスレジスタ３０
の出力（ライトアドレス）を選択する機能を有する第１
のマルチプレクサである。

【０２５８】３５は最下位２ビットをデコードしたもの
およびバスートアドレスカウンタ２の出力を選択する機
能を有する第２のマルチプレクサである。

【０２５９】３６１ｅは前記アドレスレジスタ３３の出
力（リードアドレス）および前記第１のアドレスレジス
タ３１の出力（ライトアドレス）についてそれぞれの偶
数アドレスを比較し、一致／不一致を検出して“Ｈ”／
“Ｌ”になる第１の偶数アドレスのヒット／ミス信号ev
en1-hit/missを出力する第１の偶数アドレス比較回路で
ある。

【０２６０】３６１ｄは前記アドレスレジスタ３３の出
力（リードアドレス）および前記第１のアドレスレジス
タ３１の出力（ライトアドレス）についてそれぞれの奇
数アドレスを比較し、一致／不一致を検出して“Ｈ”／
“Ｌ”になる第１の奇数アドレスのヒット／ミス信号od
d1-hit/miss を出力する第１の奇数アドレス比較回路で
ある。

【０２６１】３６２ｅは前記アドレスレジスタ３３の出
力（リードアドレス）および前記第２のアドレスレジス
タ３２の出力（ライトアドレス）についてそれぞれの偶
数アドレスを比較し、一致／不一致を検出して“Ｈ”／
“Ｌ”になる第２の偶数アドレスのヒット／ミス信号ev
en2-hit/missを出力する第２の偶数アドレス比較回路で
ある。

【０２６２】３６２ｄは前記アドレスレジスタ３３の出
力（リードアドレス）および前記第２のアドレスレジス
タ３２の出力（ライトアドレス）についてそれぞれの奇
数アドレスを比較し、一致／不一致を検出して“Ｈ”／
“Ｌ”になる第２の奇数アドレスのヒット／ミス信号od
d2-hit/miss を出力する第２の奇数アドレス比較回路で
ある。

【０２６３】３７１は前記第１の偶数アドレスのヒット
／ミス信号even1-hit/missと第２の偶数アドレスのヒッ
ト／ミス信号even2-hit/missとの論理和をとって偶数ア
ドレスのヒット／ミスの検出結果に応じて“Ｈ”／
“Ｌ”になるヒット／ミス信号even-hit/miss を出力す
る第１の論理和回路である。

【０２６４】３７２は前記第１の奇数アドレスのヒット
／ミス信号odd1-hit/miss と第２の奇数アドレスのヒッ
ト／ミス信号odd2-hit/miss との論理和をとって奇数ア
ドレスのヒット／ミスの検出結果に応じて“Ｈ”／
“Ｌ”になるヒット／ミス信号odd-hit/missを出力する
第２の論理和回路である。

【０２６５】３８は前記ライトバスコントローラ２２の
出力データ（偶数アドレスに対応する１ビットのデータ
と奇数アドレスに対応する１ビットのデータからなる２
ビットデータ）および前記ライトバスコントローラ２０
の後段側のレジスタ９２５および９２６の出力データ
（１サイクル前にラッチされた偶数アドレスに対応する
１ビットのデータと奇数アドレスに対応する１ビットの
データからなる２ビットデータ）が入力し、制御信号入
力により選択制御される優先機能付きマルチプレクサで
ある。この制御信号入力として、前記第１の偶数アドレ
スのヒット／ミス信号even1-hit/miss、第１の奇数アド
レスのヒット／ミス信号odd1-hit/miss 、第２の偶数ア
ドレスのヒット／ミス信号even2-hit/miss、第２の奇数
アドレスのヒット／ミス信号odd2-hit/miss が入力す
る。

【０２６６】そして、上記優先機能付きマルチプレクサ
３８は、第１の偶数アドレスのヒット／ミス信号even1-
hit/missあるいは第１の奇数アドレスのヒット／ミス信
号odd1-hit/miss が入力した時は前記ライトバスコント
ローラ２２の出力データを選択し、第２の偶数アドレス
のヒット／ミス信号even2-hit/missあるいは第２の奇数
アドレスのヒット／ミス信号odd2-hit/miss が入力した
時は前記入力レジスタ９２５および９２６の出力データ
を選択する機能を有する。

【０２６７】また、前記優先機能付きマルチプレクサ３
８は、（第１の偶数アドレスのヒット／ミス信号even1-
hit/missあるいは第１の奇数アドレスのヒット／ミス信
号odd1-hit/miss ）および（第２の偶数アドレスのヒッ
ト／ミス信号even2-hit/missあるいは第２の奇数アドレ
スのヒット／ミス信号odd2-hit/miss ）が入力した時
は、新しい方のデータである前記ライトバスコントロー
ラ２２の出力データを選択する優先選択機能を有する。

【０２６８】２１２は前記優先機能付きマルチプレクサ
３８の出力データ（偶数アドレスに対応する１ビットの
データと奇数アドレスに対応する１ビットのデータから
なる２ビットデータ）が入力する第２のリードバスコン
トローラである。

【０２６９】この第２のリードバスコントローラ２１２
は、前記第１のリードバスコントローラ２１と同様の構
成を有するものであり、この第２のリードバスコントロ
ーラ２１２の後段側には、前記第１のリードバスコント
ローラ２１と同様に、図３中に示した第１のデータ線セ
ンスアンプ９１１、第１の出力データレジスタ９１３、
第２のデータ線センスアンプ９１２、第２の出力データ
レジスタ９１４に相当する回路が設けられるが、これら
の図示を省略した。

【０２７０】３９は前記第１のリードバスコントローラ
２１の出力データおよび第２のリードバスコントローラ
２１２の出力データが入力し、制御信号入力により選択
制御される第３のマルチプレクサである。この制御信号
入力として、前記第１の論理和回路３７１から偶数アド
レスのヒット／ミス信号even-hit/miss および第２の論
理和回路３７２から奇数アドレスのヒット／ミス信号od
d-hit/missで最下位アドレスＡ０が入力する。

【０２７１】そして、上記第３のマルチプレクサ３９
は、偶数アドレスのヒット／ミス信号even-hit/miss あ
るいは奇数アドレスのヒット／ミス信号odd-hit/missの
いずれかが“Ｈ”の時にはそれぞれ第２のリードバスコ
ントローラ２１２の偶数アドレス出力データあるいは奇
数アドレス出力データをアドレスの最下位ビットＡ０を
参照して選択し、偶数アドレスのヒット／ミス信号even
-hitを選択し、偶数アドレスのヒット／ミス信号even-h
it/miss および奇数アドレスのヒット／ミス信号odd-hi
t/missがそれぞれ“Ｌ”の時には第１のリードバスコン
トローラ２１の出力データ（２ビット）を選択する機能
を有する。

【０２７２】４０は前記第３のマルチプレクサ３９の出
力側のデータバス（図３中に示した第１のデータバス８
１および第２のデータバス８２に相当する）に挿入され
た第４のマルチプレクサであり、例えば図３中に示した
データ出力制御回路９１の第１のトランスファゲート９
１５および第２のトランスファゲート９１６と同様の一
対のトランスファゲートの各一端（出力端）が一括接続
されてなる。

【０２７３】上記第４のマルチプレクサ４０は、クロッ
ク信号ＣＫが“Ｈ”レベルの期間には前記第３のマルチ
プレクサ３９の出力側の一方のデータバスのデータを転
送し、クロック信号ＣＫの反転信号／ＣＫが“Ｈ”レベ
ルの期間（クロック信号ＣＫが“Ｌ”レベルの期間）に
は前記第３のマルチプレクサ３９の出力側の他方のデー
タバスのデータを転送するものである。なお、前記第４
のマルチプレクサ４０の出力側には、図３中に示した出
力バッファ９１７に相当する回路が設けられている（図
示を省略した）。

【０２７４】なお、前記優先機能付きマルチプレクサ３
８は、前記ライトバスコントローラ２２の出力側および
前記入力レジスタ９２５および９２６の出力側の近傍に
配置し、前記第３のマルチプレクサ３９は前記第１のリ
ードバスコントローラ２１の出力側および前記第２のリ
ードバスコントローラ２１２の出力側の近傍に配置する
ことが、信号配線の領域を削減することが可能になるの
で望ましい。

【０２７５】図１４は、図１３の同期型ＳＲＡＭにおけ
るＤＤＲ動作モードでの書込み動作（レイトライト方
式）の一例を示すタイミング波形図である。

【０２７６】図１４中、（Ａ０）はアドレス入力の内容
であるアドレス、（Ａ０＊）は（Ａ０）に連続するよう
にバーストアドレスカウンタにより生成されたアドレ
ス、（Ｄ０）および（Ｄ０＊）は連続して入力したデー
タの内容である。

【０２７７】次に、図１３に示す同期型のＳＲＡＭにお
いて、データのコヒーレンシーを保持する動作が可能で
あることを説明する。

【０２７８】図１３に示すＳＲＡＭのＤＤＲ動作では、
クロックの立ち上がりエッジと立ち下がりエッジの両方
を使用してデータをシリアルに入出力し、ＳＲＡＭ内部
ではデータをパラレルに処理する。

【０２７９】この時、アドレス入力はクロックの立ち上
がりエッジで行われ、クロックの立ち下がりエッジで入
出力されるデータのアドレスはＳＲＡＭ内部でバースト
アドレスカウンタ２によって生成される。したがって、
入出力されるデータのアドレスは必ず偶数アドレスと奇
数アドレスとの組み合わせになる。

【０２８０】そこで、ＳＲＡＭ内部でデータのシリアル
・パラレル変換あるいはパラレル・シリアル変換を行う
必要があり、この変換は、入力アドレスのパリティ、デ
ータレート（ＳＤＲあるいはＤＤＲ）、バーストオーダ
ーにより指定されるバースト動作のモードを考慮する必
要があり、しかも、上記変換を高速に行う必要がある。

【０２８１】このために、リードバスの適当な位置にデ
ータバスコントローラ（リードバスコントローラ２１）
を挿入するとともにライトバスの適当な位置にデータバ
スコントローラ（ライトバスコントローラ２２）を挿入
している。この場合、ライトバスコントローラ２２は、
その出力側の２つのデータバス８１、８２に対応して偶
数アドレスのデータ、奇数アドレスのデータを出力する
ように制御する。

【０２８２】また、レイトライト方式を採用した図１３
のＳＲＡＭでは、書込みデータの取り込みをアドレス入
力の次のサイクルに行うが、ＤＤＲ動作モードの時に
は、図１４に示すように、クロックの立ち上がりエッジ
と立ち下がりエッジにそれぞれ同期してデータの取り込
みが行われる。そして、データを取り込んだサイクルの
次のサイクル（ライトサイクル）でＳＲＡＭコア部５ａ
のデータの書込みが行われる。

【０２８３】このような動作を可能とするため、データ
の入力パスは二重化され、２個のライトデータレジスタ
（９２３、９２５）あるいは（９２４、９２６）がシリ
アルに接続されて挿入されており、ＳＲＡＭコア部５ａ
へ書き込む前のデータを前記ライトデータレジスタに保
持している。

【０２８４】また、アドレスパスは、書込み系について
は二重化され、ライトアドレスレジスタ３０として２個
のアドレスレジスタ３１、３２がシリアルに接続されて
挿入されており、前記２個のライトデータレジスタ（９
２３、９２５）あるいは（９２４、９２６）の保持デー
タに対応するライトアドレスデータを保持しているが、
読み出し系については二重化されていない。

【０２８５】そして、前記２個のアドレスレジスタ３
１、３２の保持データの偶数、奇数に応じてリードアド
レスと比較するために、４個のアドレス比較回路３６１
ｅ、３６１ｄ、３６２ｅ、３６２ｄが設けられている。

【０２８６】したがって、ライトモードからリードモー
ドに切り替わり、直前の書込みモードにおいてライトア
ドレスレジスタに保持されているライトアドレスに対す
る読み出し動作を実行する時、次のような動作が行われ
る。

【０２８７】即ち、アドレス入力（リードアドレス）と
ライトアドレスレジスタ３０に保持されているライトア
ドレスとをアドレス比較回路３６１ｅ、３６１ｄ、３６
２ｅ、３６２ｄで比較判定した結果に基づいて、上記ラ
イトアドレスに対応するライトデータを保持しているラ
イトデータレジスタからのデータを優先機能付きマルチ
プレクサ３８で選択する。

【０２８８】この場合、上記優先機能付きマルチプレク
サ３８は、第１の偶数アドレス比較回路３６１ｅからの
ヒット／ミス信号even1-hit/missが“Ｈ”のとき、ある
いは第１の奇数アドレス比較回路３６１ｄからのヒット
／ミス信号odd1-hit/miss が“Ｈ”のときは、それぞれ
ライトバスコントローラの出力８３あるいは８４を出力
する。また、第２の偶数アドレス比較回路３６２ｅから
のヒット／ミス信号even2-hit/missが“Ｈ”のとき、あ
るいは第２の奇数アドレス比較回路３６２ｄからのヒッ
ト／ミス信号odd2-hit/miss が“Ｈ”のときは、次段側
の入力レジスタ９２５あるいは９２６の出力データを選
択する。

【０２８９】また、前記優先機能付きマルチプレクサ３
８は、（第１の偶数アドレスのヒット／ミス信号even1-
hit/missの“Ｈ”信号あるいは第１の奇数アドレスのヒ
ット／ミス信号odd1-hit/miss ）および（第２の偶数ア
ドレスのヒット／ミス信号even2-hit/missの“Ｈ”信
号、第２の奇数アドレスのヒット／ミス信号odd2-hit/m
iss の“Ｈ”信号）が入力した時は、新しい方のデータ
である前記ライトバスコントローラ２２の出力データす
なわち８３あるいは８４を優先的に選択する。

【０２９０】そして、前記優先機能付きマルチプレクサ
３８の出力データは、第２のリードバスコントローラ２
１２で第１のリードバスコントローラ２１と同様に出力
バスが制御された後、第３のマルチプレクサ３９に入力
する。

【０２９１】上記第３のマルチプレクサ３９は、偶数ア
ドレスのヒット／ミス信号even-hit/miss あるいは奇数
アドレスのヒット／ミス信号odd-hit/missが“Ｈ”の時
にはそれぞれ前記第２のリードバスコントローラ２１２
の出力データ８３あるいは８４を選択し、偶数アドレス
のヒット／ミス信号even-hit/miss および奇数アドレス
のヒット／ミス信号odd-hit/missがそれぞれ“Ｌ”の時
には第１のリードバスコントローラ２１の出力データ
（２ビット）を選択する。

【０２９２】そして、上記第３のマルチプレクサ３９で
選択したデータを第４のマルチプレクサ４０でシリアル
・パラレル変換して読み出すことにより、ＳＲＡＭ外部
から見た時のデータのコヒーレンシーを保持することが
可能になる。

【０２９３】なお、書込みモードから読み出しモードに
切り替わり、直前の書込みモードにおいてライトアドレ
スレジスタに保持されているライトアドレス以外のアド
レス入力に対する読み出し動作が実行された時には、こ
のアドレス入力に対するＳＲＡＭコア部５ａからの読み
出しデータを第３のマルチプレクサ３９で選択し、この
選択出力データを第４のマルチプレクサ４０でシリアル
・パラレル変換して読み出す。

【０２９４】図１５は、図１３中の第１の偶数アドレス
比較回路３６１ｅ、第１の奇数アドレス比較回路３６１
ｄおよびバートカアドレスカウンタ２を取り出し、説明
の簡略のためにアドレス入力信号が２ビットの場合につ
いて一具体例を示す論理回路図である。

【０２９５】２ビットのアドレス信号入力Ａ０、Ａ１お
よびそれがインバータ回路ＩＶ０、ＩＶ１により反転さ
れた信号からなる２ビットの相補的なアドレス信号（Ａ
０、／Ａ０）、（Ａ１、／Ａ１）は、相異なる２ビット
の組み合わせに応じて４個のアドレスデコーダ回路（例
えば二入力のナンドゲート）ＮＡ０〜ＮＡ３によりデコ
ードされる。したがって、上記４個のアドレスデコーダ
回路ＮＡ０〜ＮＡ３は、各対応して偶数アドレス、奇数
アドレス、偶数アドレス、奇数アドレスをデコードする
ことになり、各デコード出力信号は択一的に活性状態
（“Ｈ”レベル）になる。

【０２９６】一方、バーストアドレスカウンタ２は、バ
ーストオーダー信号入力に基づいてＳＤＲ動作モード／
ＤＤＲ動作モードとリニアーモード／インターリーブモ
ードの組み合わせに対応して２ビットのバーストアドレ
ス信号を生成する。そして、２ビットの相補的なバース
トアドレス信号をデコードした４個のバーストアドレス
デコード信号（各対応して偶数アドレス、奇数アドレ
ス、偶数アドレス、奇数アドレスをデコードした信号で
あり、択一的に活性状態になる）を出力する。

【０２９７】前記４個のアドレスデコーダ回路ＮＡ０〜
ＮＡ３の各デコード出力信号および前記バーストアドレ
スカウンタ２の各デコード出力信号の対応する２ビット
の４組の信号は４個のマルチプレクサＭＰＸ０〜ＭＰＸ
３に入力する。

【０２９８】上記各マルチプレクサＭＰＸ０〜ＭＰＸ３
は、バーストアドレスカウンタ２が動作するバーストモ
ードの時には前記バーストアドレスカウンタ２の各デコ
ード出力信号を選択し、それ以外の時には前記４個のア
ドレスデコーダ回路ＮＡ０〜ＮＡ３の各デコード出力信
号を選択する。この場合、上記各マルチプレクサＭＰＸ
０〜ＭＰＸ３の選択出力は、対応して偶数アドレス、奇
数アドレス、偶数アドレス、奇数アドレスをデコードし
た信号である。

【０２９９】上記各マルチプレクサＭＰＸ０〜ＭＰＸ３
の選択出力は、クロック信号ＣＫに同期して４個のレジ
スタＲＥＧ０〜ＲＥＧ３に対応して格納される。

【０３００】上記各レジスタＲＥＧ０〜ＲＥＧ３の出力
は、それぞれ例えば排他的オアゲートを用いた４個の比
較回路ＣＰ０〜ＣＰ３の各一方の入力端に対応して入力
し、上記４個の比較回路ＣＰ０〜ＣＰ３の各他方の入力
端には、前記ライトアドレスレジスタ３０の第１のアド
レスレジスタ３１に保持されているライトアドレスデー
タをデコードした信号が入力する。

【０３０１】この場合、４個の比較回路ＣＰ０〜ＣＰ３
は、各対応して、マルチプレクサＭＰＸ０〜ＭＰＸ３の
選択出力と第１のアドレスレジスタ３１の保持データの
偶数アドレス、奇数アドレス、偶数アドレス、奇数アド
レスの一致／不一致状態を検出することになる。

【０３０２】この場合、偶数アドレスの一致／不一致状
態の検出結果は１つ得ればよいので、偶数アドレス用の
比較回路ＣＰ０、ＣＰ２の各出力を第１のノアゲートＮ
ＯＲ１により集約して前記第１の偶数アドレスのヒット
／ミス信号even1-hit/missを得るようにする。

【０３０３】同様に、奇数アドレスの一致／不一致状態
の検出結果は１つ得ればよいので、奇数アドレス用の比
較回路ＣＰ１、ＣＰ３の各出力を第２のノアゲートＮＯ
Ｒ２により集約して前記第１の奇数アドレスのヒット／
ミス信号odd1-hit/miss を得るようにしている。

【０３０４】なお、図１３中の第２の偶数アドレス比較
回路３６２ｅ、第２の奇数アドレス比較回路３６２ｄ
も、図１５中の第１の偶数アドレス比較回路３６１ｅ、
第１の奇数アドレス比較回路３６１ｄに準じて、アドレ
スデコーダ回路の出力信号またはバーストアドレスカウ
ンタの出力信号をマルチプレクサで選択した出力と、ラ
イトアドレスレジスタ３０の第２のアドレスレジスタ３
２に保持されているライトアドレスデータとについて、
偶数アドレス、奇数アドレス別に一致／不一致状態を検
出し、第２の偶数アドレスのヒット／ミス信号even2-hi
t/missおよび第２の奇数アドレスのヒット／ミス信号od
d2-hit/miss を得るようにしている。

【０３０５】なお、図１３の同期型ＳＲＡＭが、ＤＤＲ
動作としてインターリーブモードのみを行う場合には、
図２１から分かるように、連続する２つのバーストアド
レスは、（０，０）と（０，１）との組み合わせおよび
（１，０）と（１，１）との組み合わせの２通りだけで
あり、各サイクルにおけるバーストアドレスの２ビット
目Ａ１は、０のみ、または１のみである。

【０３０６】このことに着目し、アドレスレジスタ３
１、３２の保持データとリードアドレスと比較するため
に、アドレスの最下位ビットＡ０を除いてアドレスを比
較するようにすれば、図１５中に示した２個のアドレス
レジスタ３１、３２の保持データの偶数、奇数に応じて
リードアドレスと比較するための４個の比較回路ＣＰ０
〜ＣＰ３のうち、比較回路ＣＰ０、ＣＰ１を１個に集約
し、比較回路ＣＰ２、ＣＰ３を１個に集約し、それぞれ
の比較結果をノアゲートで集約してアドレスのヒット／
ミス信号odd1-hit/miss とすることが可能になる。

【０３０７】これにより、２個の比較回路ＣＰ０、ＣＰ
１のうちの１個、２個の比較回路ＣＰ２、ＣＰ３のうち
の１個および前記２個のノアゲートＮＯＧ１、ＮＯＧ２
のうちの１つをそれぞれ省略することが可能になり、論
理回路の構成を簡略化することが可能になる。

【０３０８】ところで、前記した図１３の同期型ＳＲＡ
Ｍにおいては、ＳＲＡＭコア部５ａの出力側に第１のリ
ードバスコントローラ２１を挿入し、優先機能付きのマ
ルチプレクサ３８の出力側に第２のリードバスコントロ
ーラ２１２を挿入しているので、第２のリードバスコン
トローラ２１２の付加に伴ってパターン面積（チップ上
のレイアウト面積）の増大をまねく。

【０３０９】このパターン面積の増大を抑制することが
望ましく、この点を考慮した第３の実施の形態を以下に
説明する。

【０３１０】図１６は、第３の実施の形態に係る同期型
ＳＲＡＭの主要部を概略的に示しており、図１３を参照
して前述した同期型ＳＲＡＭと比較して、ＳＲＡＭコア
部５ａの出力と優先機能付きのマルチプレクサ３８の出
力とを前記第３のマルチプレクサ３９により選択した後
に１個のリードバスコントローラ２１に入力し、その出
力を前記第４のマルチプレクサ４０によりシリアル・パ
ラレル変換して読み出すようにした点が異なり、その他
は同じである。

【０３１１】図１６の同期型ＳＲＡＭによれば、上記１
個のリードバスコントローラ２１を、ＳＲＡＭコア部５
ａからの読み出しデータに対するリードバスコントロー
ラと前記ライトバスコントローラ２２あるいはライトデ
ータレジスタ（９２５、９２６）からの読み出しデータ
に対するリードバスコントローラとして兼用することが
可能になり、リードバスコントローラのパターン面積の
増大を抑制することが可能になる。

【０３１２】この場合、前記優先機能付きマルチプレク
サ３８は、前記ライトバスコントローラ２２の出力側お
よび前記入力レジスタ９２５および９２６の出力側の近
傍に配置し、前記第３のマルチプレクサ３９は前記リー
ドバスコントローラ２１の出力側の近傍に配置すること
が、配線の領域を削減することが可能になるので望まし
い。

【０３１３】図１７は、第４の実施の形態に係る同期型
ＳＲＡＭの主要部を概略的に示しており、図１６を参照
して前述した同期型ＳＲＡＭと比較して、ＳＲＡＭコア
部５ａの出力と前記ライトバスコントローラ２２あるい
はライトデータレジスタ（９２５、９２６）からの読み
出しデータとを１個の優先機能付きのマルチプレクサ７
１に入力し、その出力を１個のリードバスコントローラ
２１に入力し、その出力を前記第４のマルチプレクサ４
０によりシリアル・パラレル変換して読み出すようにし
た点が異なり、その他は同じである。

【０３１４】前記第２の実施の形態乃至第４の実施の形
態に係る同期型ＳＲＡＭを要約すると、複数のメモリセ
ルが行列状に配置されたメモリセルアレイと、出力デー
タが伝搬する複数の出力データバスと、複数のアドレス
に対応する複数のメモリセルから複数のデータをほぼ同
時に読み出すように制御する読み出し制御回路と、前記
複数の読み出しデータを保持する複数の読み出しデータ
レジスタと、前記複数の出力データバスと複数の読み出
しデータレジスタとの接続関係を、読み出しアドレス、
バーストオーダー、データレートに応じて制御する第１
のコントロール回路と、前記メモリセルに書込むデータ
が伝搬する複数の書込みデータバスと、複数のアドレス
に対応する複数のメモリセルにほぼ同時に書込むように
制御する書込み制御回路と、複数の書込みデータを保持
する複数の書込みデータレジスタと、前記複数の書込み
データバスと複数の書込みデータレジスタとの接続関係
を、書込みアドレス、前記バーストオーダー、前記デー
タレートに応じて制御する第２のコントロール回路と、
書込みアドレスを保持する複数段の書込みアドレスレジ
スタと、読み出し時に、前記書込みアドレスレジスタに
保持されている書込みアドレスと読み出しアドレスとを
比較し、アドレスの一致／不一致に対応してヒット信号
／ミス信号を生成するアドレス比較回路と、前記アドレ
ス比較回路で生成されるヒット信号により前記書込みデ
ータレジスタからのデータを選択し、前記アドレス比較
回路で生成されるミス信号により前記メモリセルからの
読み出しデータを選択し、選択出力を前記出力データバ
スに出力するマルチプレクサとを具備することを特徴と
するものである。

【０３１５】ここで、第３の実施の形態においては、前
記マルチプレクサは、前記書込みデータレジスタから転
送される４つのデータが入力し、前記アドレス比較回路
で生成されるヒット信号により、前記４つのデータのう
ちの偶数アドレスのデータ１つおよび奇数アドレスのデ
ータ１つを選択して出力する第１のマルチプレクサと、
前記第１のマルチプレクサの出力と前記メモリセルから
の読み出しデータを選択が入力し、前記アドレス比較回
路で生成されるヒット信号／ミス信号により選択が制御
される第２のマルチプレクサとを具備することを特徴と
するものである。

【０３１６】また、第３の実施の形態においては、前記
書込みデータレジスタからみて前記第１のマルチプレク
サの方が前記第２のマルチプレクサよりも近くに配置さ
れ、前記アドレス比較回路からみて前記第２のマルチプ
レクサの方が前記第１のマルチプレクサよりも近くに配
置されていることを特徴とするものである。

【０３１７】また、第２の実施の形態乃至第４の実施の
形態において、前記バーストオーダーがインターリーブ
方式である場合には、前記アドレス比較回路は、アドレ
スの最下位ビットを除いてアドレスを比較し、前記マル
チプレクサは、前記アドレス比較回路で生成されるヒッ
ト信号／ミス信号に応じて、前記メモリセルからの読み
出しデータの組、前記書込みデータレジスタに含まれる
初段のデータレジスタに保持されているデータの組、前
記書込みデータレジスタに含まれる次段のデータレジス
タに保持されているデータの組を選択して前記出力デー
タバスに出力することが可能である。

【０３１８】なお、上記実施例はＤＤＲ方式／ＳＤＲ方
式の動作モードを選択的に指定し得るＳＲＡＭを説明し
たが、本発明はＤＤＲ方式の動作モードを備えたメモリ
に適用可能である。

【０３１９】

【発明の効果】上述したように本発明の半導体記憶装置
によれば、複数のデータバスを用いて複数のアドレスに
対するデータを並列に処理するＤＤＲ方式の動作モード
を採用する際、データ出力あるいはデータ入力のタイミ
ングの遅れやばらつきを抑制でき、動作の高速化を図る
ことができる。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態に係る同期型ＳＲＡ
Ｍの全体的な構成を概略的に示すブロック図。

【図２】図１中のメモリセルアレイの一部のセル部に対
応するカラムトランスファーゲート、データ線、センス
アンプ・データ書き込み回路、データバスの接続関係の
一例を概略的に示す図。

【図３】図１中の第１のデータバス切換回路およびデー
タ出力制御回路の一例を示す回路図。

【図４】図３中の第１のデータバス切換回路がＤＤＲ方
式の動作モードにおいてデータ転送経路を制御する２つ
の態様を示す回路図。

【図５】図１の同期型ＳＲＡＭにおけるＤＤＲ方式の動
作モードにおけるデータ読み出し動作のタイミングを示
す図。

【図６】図３中の第１のデータバス切換回路がＳＤＲ方
式の動作モードにおいてデータ転送経路を制御する２つ
の態様を示す回路図。

【図７】図１の同期型ＳＲＡＭにおけるＳＤＲ方式の動
作モードにおけるデータ読み出し動作のタイミングを示
す図。

【図８】図３中の２つのデータバスのうちの一方のデー
タバスに挿入されているデータ線センスアンプおよびそ
の入力側に接続されているスイッチ回路（第１のデータ
バス制御回路の一部）を代表的に取り出してその一例を
示す回路図。

【図９】図１中の第２のデータバス切換回路およびデー
タ入力制御回路の一例を示す回路図。

【図１０】図８中の第２のデータバス切換回路がＤＤＲ
方式の動作モードにおいてデータ転送経路を制御する２
つの態様およびＳＤＲ方式の動作モードにおいてデータ
転送経路を制御する態様を示す回路図。

【図１１】図１の同期型ＳＲＡＭにおけるＤＤＲ方式の
動作モードにおけるデータ書き込み動作のタイミングを
示す図。

【図１２】図１の同期型ＳＲＡＭにおけるＳＤＲ方式の
動作モードにおけるデータ書き込み動作のタイミングを
示す図。

【図１３】本発明の第２の実施の形態に係る同期型ＳＲ
ＡＭにおいて外部から見た時のデータのコヒーレンシー
を保持するための主要部を取り出して概略的に示すブロ
ック図。

【図１４】図１３の同期型ＳＲＡＭにおけるＤＤＲ動作
モードでの書込み動作（レイトライト方式）の一例を示
すタイミング波形図。

【図１５】図１３中の第１の偶数アドレス比較回路、第
１の奇数アドレス比較回路およびバートカアドレスカウ
ンタを取り出し、説明の簡略のためにアドレス入力信号
が２ビットの場合について一具体例を示す論理回路図。

【図１６】第３の実施の形態に係る同期型ＳＲＡＭの主
要部を概略的に示すブロック図。

【図１７】第４の実施の形態に係る同期型ＳＲＡＭの主
要部を概略的に示すブロック図。

【図１８】図１３中のバーストアドレスカウンタのＳＤ
Ｒ方式の動作モードにおけるリニアモードのバーストア
ドレス信号の進行規則を説明するために示す図。

【図１９】図１３中のバーストアドレスカウンタのＳＤ
Ｒ方式の動作モードにおけるインターリーブモードのバ
ーストアドレス信号の進行規則を説明するために示す
図。

【図２０】図１３中のバーストアドレスカウンタのＤＤ
Ｒ方式の動作モードにおけるリニアモードのバーストア
ドレス信号の進行規則を説明するために示す図。

【図２１】図１３中のバーストアドレスカウンタのＤＤ
Ｒ方式の動作モードにおけるインターリーブモードのバ
ーストアドレス信号の進行規則を説明するために示す
図。

【図２２】ＤＤＲ方式／ＳＤＲ方式の動作モードを選択
し得る同期型ＳＲＡＭの全体的構成の従来例を概略的に
示すブロック図。

【図２３】図２２中のデータ入出力回路に含まれるデー
タ出力制御回路の従来例を示す回路図。

【図２４】図２２の同期型ＳＲＡＭにおけるＤＤＲ方式
の動作モードにおける従来のデータ読み出し動作のタイ
ミングを示す図。

【図２５】図２３中の２つのデータ線トランスファーゲ
ートにクロック信号ＣＫ１、ＣＫ２を供給する回路の一
例を示す回路図。

【図２６】図２５の回路のＤＤＲ方式の動作モード時／
ＳＤＲ方式の動作モード時の信号波形の一例を示すタイ
ミング図。

【図２７】図２２中のデータ入出力回路１８に含まれる
データ入力制御回路の従来例を示す回路図。

【図２８】図２２の同期型ＳＲＡＭにおけるＤＤＲ方式
の動作モードの動作モードにおける従来のデータ書き込
み動作のタイミングを示す図。

【図２９】図２６中の２つの初段入力データレジスタ
（第１の入力レジスタ回路／第２の入力レジスタ回路）
にクロック信号ＣＫ３、ＣＫ４を供給する回路の一例を
示す回路図。

【図３０】図２６の回路のＤＤＲ方式の動作モード時／
ＳＤＲ方式の動作モード時の信号波形の一例を示すタイ
ミング図。

【符号の説明】

２１…第１のデータバス制御回路、 ８１…第１のデータバス、 ８２…第２のデータバス、 ９１１、９１２…データ線センスアンプ、 ９１３、９１４…入力レジスタ、 ９１５、９１６…トランスファゲート、 ９１７…出力バッファ。

Claims (19)

【特許請求の範囲】
1. 【請求項１】 複数のメモリセルが行列状に配置された
   メモリセルアレイと、 前記メモリセルに読み書きされるデータが伝搬する複数
   のデータバスと、 複数のアドレスに対応する複数のメモリセルから複数の
   データをほぼ同時に読み出すように制御する読み出し制
   御回路と、 前記複数のデータバスにそれぞれ対応して設けられた出
   力データレジスタと、 前記メモリセルから前記出力データレジスタまでの間で
   前記複数のデータバスの接続関係を制御することによ
   り、前記メモリセルと出力データレジスタとの接続関係
   を任意に選択する第１のデータバス制御回路とを具備す
   ることを特徴とする半導体記憶装置。
2. 【請求項２】 請求項１記載の半導体記憶装置におい
   て、 前記第１のデータバス制御回路は、前記出力データレジ
   スタが駆動されるタイミングとは独立に設定されるタイ
   ミングでデータバスの接続関係を制御することを特徴と
   する半導体記憶装置。
3. 【請求項３】 請求項１または２記載の半導体記憶装置
   において、 前記複数の出力データレジスタの前段側に挿入されるデ
   ータ線センスアンプをさらに具備し、 前記第１のデータバス制御回路は、前記データ線センス
   アンプの入力部の近傍に設けられることを特徴とする半
   導体記憶装置。
4. 【請求項４】 請求項１乃至３のいずれか１つに記載の
   半導体記憶装置において、 外部から取り込まれるアドレス信号に基づいてクロック
   信号に同期してチップ内部でバーストアドレスを自己発
   生し、外部クロック入力の立上がりと立下がりに同期し
   てデータの読み出しを行うダブルデータレート（ＤＤ
   Ｒ）方式の動作モードと、 外部クロック入力の立上がりに同期してデータの読み出
   しを行うシングルデータレート（ＳＤＲ）方式の動作モ
   ードとを選択的に指定可能であり、 前記第１のデータバス制御回路は、 前記ＤＤＲ方式の動作モードでは、第１のデータバスの
   データおよび第２のデータバスのデータを転送させる際
   に転送バスの入れ替え／非入れ替えを制御し、 前記ＳＤＲ方式の動作モードでは、第１のデータバスの
   データを転送させる際に第１のデータバス／第２のデー
   タバスの両方に転送するように制御し、第２のデータバ
   スのデータを転送させる際に第１のデータバス／第２の
   データバスの両方に転送するように制御することを特徴
   とする半導体記憶装置。
5. 【請求項５】 請求項３または４記載の半導体記憶装置
   において、 前記データ線センスアンプはラッチ型センスアンプであ
   ることを特徴とする半導体記憶装置。
6. 【請求項６】 複数のメモリセルが行列状に配置された
   メモリセルアレイと、 前記メモリセルに読み書きされるデータが伝搬する複数
   のデータバスと、 複数のアドレスに対応する複数のメモリセルに複数のデ
   ータをほぼ同時に書き込むように制御する書き込み制御
   回路と、 前記複数のデータバスにそれぞれ対応して設けられた入
   力データレジスタと、 前記入力データレジスから前記メモリセルまでの間で前
   記複数のデータバスの接続関係を制御することにより、
   入力データレジスタと前記メモリセルとの接続関係を任
   意に選択する第２のデータバス制御回路とを具備するこ
   とを特徴とする半導体記憶装置。
7. 【請求項７】 請求項６記載の半導体記憶装置におい
   て、 前記第２のデータバス制御回路は、前記入力データレジ
   スタが駆動されるタイミングとは独立に設定されるタイ
   ミングでデータバスの接続関係を制御することを特徴と
   する半導体記憶装置。
8. 【請求項８】 請求項６または７記載の半導体記憶装置
   において、 前記第２のデータバス制御回路は、前記入力データレジ
   スタの中間段に設けられることを特徴とする半導体記憶
   装置。
9. 【請求項９】 請求項６乃至８のいずれか１つに記載の
   半導体記憶装置において、 外部から取り込まれるアドレス信号に基づいてクロック
   信号に同期してチップ内部でバーストアドレスを自己発
   生し、外部クロック入力の立上がりと立下がりに同期し
   てデータの書き込みを行うダブルデータレート（ＤＤ
   Ｒ）方式の動作モードと、 外部クロック入力の立上がりに同期してデータの書き込
   みを行うシングルデータレート（ＳＤＲ）方式の動作モ
   ードとを選択的に指定可能であり、 前記第２のデータバス制御回路は、 前記ＤＤＲ方式の動作モードでは、第１のデータバスの
   データおよび第２のデータバスのデータを転送させる際
   に転送バスの入れ替え／非入れ替えを制御し、 前記ＳＤＲ方式の動作モードでは、第１のデータバスの
   データを第１のデータバス／第２のデータバスの両方に
   転送するように制御することを特徴とする半導体記憶装
   置。
10. 【請求項１０】 複数のメモリセルが行列状に配置され
    たメモリセルアレイと、 前記メモリセルに読み書きされるデータが伝搬する複数
    のデータバスと、 複数のアドレスに対応する複数のメモリセルに対して複
    数のデータをほぼ同時に読み出すあるいは書き込むよう
    に制御する読み出し／書き込み制御回路と、 前記メモリセルアレイの２つのアドレスのメモリセルに
    対してデータの読み出しあるいは書き込みを制御し、前
    記複数のデータバスとの間でデータを並列に処理する読
    み出し／書き込み制御回路と、 前記複数のデータバスにそれぞれ対応して設けられた複
    数の出力データレジスタと、 前記メモリセルから前記複数の出力データレジスタまで
    の間で前記複数のデータバスの接続関係を制御すること
    により、前記メモリセルと複数の出力データレジスタと
    の接続関係を任意に選択する第１のデータバス制御回路
    と、 前記複数のデータバスにそれぞれ対応して設けられた複
    数の入力データレジスタと、 前記複数の入力データレジスから前記メモリセルまでの
    間で前記複数のデータバスの接続関係を制御することに
    より、複数の入力データレジスタと前記メモリセルとの
    接続関係を任意に選択する第２のデータバス制御回路と
    を具備することを特徴とする半導体記憶装置。
11. 【請求項１１】 複数のワード線およびビット線の各交
    点に対応してメモリセルが２次元の行列状に配置された
    メモリセル群と、 外部から取り込まれたアドレス信号に基づいてクロック
    信号に同期してチップ内部でバーストアドレスを自己発
    生するバーストアドレス発生回路と、 前記バーストアドレスを一部に含むアドレス信号に応じ
    て前記メモリセル群のメモリセルを選択するメモリセル
    選択回路と、 前記バーストスタートアドレスとそれに連続する次のア
    ドレスで指定されるセルを同時に選択し、前記外部クロ
    ック信号の立上がりと立下がりに同期して前記メモリセ
    ルのデータの読み出しあるいは書き込みを行う読み出し
    ／書き込み制御回路と、 前記メモリセル選択回路に含まれ、前記メモリセル群の
    カラムを選択するためのカラムトランスファゲート群
    と、 前記アドレス信号のうちのカラムアドレスビットＹ０が
    “０”の時に選択される複数のメモリセルの読み出しデ
    ータが前記カラムトランスファゲート群を介して出力す
    る第１のデータ線と、 前記アドレス信号のうちのカラムアドレスビット信号Ｙ
    ０が“１”の時に選択される複数のメモリセルの読み出
    しデータが前記カラムトランスファゲート群を介して出
    力する第２のデータ線と、 前記第１のデータ線に接続され、前記カラムアドレスビ
    ット信号Ｙ０以外の所定のカラムアドレスビット信号に
    より活性化期間が制御され、前記メモリセルからの読み
    出しデータを増幅する第１のセンスアンプおよび前記メ
    モリセルにデータ書き込みを行う第１のデータ書き込み
    回路と、 前記第２のデータ線に接続され、前記カラムアドレスビ
    ット信号Ｙ０以外の所定のカラムアドレスビット信号に
    より活性化期間が制御され、前記メモリセルからの読み
    出しデータを増幅する第２のセンスアンプおよび前記メ
    モリセルにデータ書き込みを行う第２のデータ書き込み
    回路と、 前記活性化期間が異なる複数組の第１のセンスアンプお
    よび第１のデータ書き込み回路に共通に接続された第１
    のデータバスと、 前記活性化期間が異なる複数組の第２のセンスアンプお
    よび第２のデータ書き込み回路に共通に接続された第２
    のデータバスと、 前記第１のデータバスおよび第２のデータバスにそれぞ
    れ対応して設けられた第１の出力データレジスタおよび
    第２の出力データレジスタを含むデータ出力制御回路
    と、 前記第１のデータバスおよび第２のデータバスと前記第
    １の出力データレジスタおよび第２の出力データレジス
    タとの接続関係を任意に選択する第１のデータバス制御
    回路と、 前記第１のデータバスおよび第２のデータバスにそれぞ
    れ対応して設けられた第１の入力データレジスタおよび
    第２の入力データレジスタを含むデータ入力制御回路
    と、 前記第１の入力データレジスタおよび第２の入力データ
    レジスタと前記第１のデータバスおよび第２のデータバ
    スとの接続関係を任意に選択する第２のデータバス制御
    回路とを具備することを特徴とする半導体記憶装置。
12. 【請求項１２】 請求項１１記載の半導体記憶装置にお
    いて、 前記データ出力制御回路は、 前記第１のデータバスに接続された第１のデータ線セン
    スアンプと、 前記第１のデータ線センスアンプの後段に接続され、外
    部クロック信号の立上がりに同期してデータを取り込む
    前記第１の出力データレジスタと、 前記第１の出力データレジスタの後段に接続され、前記
    外部クロック信号の論理レベルが第１のレベルの期間に
    データを転送する第１のトランスファゲートと、 前記第２のデータバスに接続された第２のデータ線セン
    スアンプと、 前記第２のデータ線センスアンプの後段に接続され、外
    部クロック信号の立上がりに同期してデータを取り込む
    前記第２の出力データレジスタと、 前記第２の出力データレジスタの後段に接続され、前記
    外部クロック信号の論理レベルが第２のレベルの期間に
    データを転送する第２のトランスファゲートと、 前記第１のトランスファゲートおよび第２のトランスフ
    ァゲートの各出力端側に共通に接続された出力バッファ
    を具備し、 前記第１のデータバス制御回路は、 第１のデータバスに挿入された第１のスイッチ回路と、 前記第２のデータバスと第１のデータバスとの間に挿入
    された第２のスイッチ回路と、 前記第１のデータバスと第２のデータバスとの間に挿入
    された第３のスイッチ回路と、 前記第２のデータバスに挿入された第４のスイッチ回路
    とを具備することを特徴とする半導体記憶装置。
13. 【請求項１３】 請求項１１記載の半導体記憶装置にお
    いて、 前記データ入力制御回路は、 入力バッファ回路と、 前記入力バッファ回路の後段側にそれぞれ接続され、外
    部クロック信号の立上がりに同期してデータを取り込む
    前記第１の入力レジスタおよび外部クロック信号の反転
    信号の立上がりに同期してデータを取り込む前記第２の
    入力レジスタと、 前記第１の入力レジスタの後段側の第１のデータバスお
    よび第２の入力レジスタの後段側の第２のデータバスに
    それぞれ対応して接続され、それぞれ外部クロック信号
    の立上がりに同期してデータを取り込む第３の入力レジ
    スタおよび第４の入力レジスタと、 前記第３の入力レジスタの後段側および第４の入力レジ
    スタの後段側にそれぞれ対応して接続されたデータ線ア
    ンプを具備し、 前記第２のデータバス制御回路は、初段入力データレジ
    スタである前記第１の入力レジスタ・第２の入力レジス
    タと次段入力データレジスタである前記第３の入力レジ
    スタ・第４の入力レジスタとの間に挿入され、 前記第１のデータバスに挿入された第１のスイッチ回路
    と、 前記第２のデータバスと第１のデータバスとの間に挿入
    された第２のスイッチ回路と、 前記第１のデータバスと第２のデータバスとの間に挿入
    された第３のスイッチ回路と、 前記第２のデータバスに挿入された第４のスイッチ回路
    とを具備することを特徴とする半導体記憶装置。
14. 【請求項１４】 請求項１２または１３記載の半導体記
    憶装置において、 前記各スイッチ回路は、トランスファゲート用のＭＯＳ
    トランジスタであることを特徴とする半導体記憶装置。
15. 【請求項１５】 請求項１乃至１４のいずれか１項に記
    載の半導体記憶装置において、 前記メモリセル群のメモリセルは、一対の記憶ノードに
    相補的なデータを記憶し、データ線対との間でデータの
    授受を行うことを特徴とするスタティック型メモリセル
    であることを特徴とする半導体記憶装置。
16. 【請求項１６】 複数のメモリセルが行列状に配置され
    たメモリセルアレイと、 出力データが伝搬する複数の出力データバスと、 複数のアドレスに対応する複数のメモリセルから複数の
    データをほぼ同時に読み出すように制御する読み出し制
    御回路と、 前記複数の読み出しデータを保持する複数の読み出しデ
    ータレジスタと、 前記複数の出力データバスと複数の読み出しデータレジ
    スタとの接続関係を、読み出しアドレス、バーストオー
    ダー、データレートに応じて制御する第１のコントロー
    ル回路と、 前記メモリセルに書込むデータが伝搬する複数の書込み
    データバスと、 複数のアドレスに対応する複数のメモリセルにほぼ同時
    に書込むように制御する書込み制御回路と、 複数の書込みデータを保持する複数の書込みデータレジ
    スタと、 前記複数の書込みデータバスと複数の書込みデータレジ
    スタとの接続関係を、書込みアドレス、前記バーストオ
    ーダー、前記データレートに応じて制御する第２のコン
    トロール回路と、 書込みアドレスを保持する複数段の書込みアドレスレジ
    スタと、 読み出し時に、前記書込みアドレスレジスタに保持され
    ている書込みアドレスと読み出しアドレスとを比較し、
    アドレスの一致／不一致に対応してヒット信号／ミス信
    号を生成するアドレス比較回路と、 前記アドレス比較回路で生成されるヒット信号により前
    記書込みデータレジスタからのデータを選択し、前記ア
    ドレス比較回路で生成されるミス信号により前記メモリ
    セルからの読み出しデータを選択し、選択出力を前記出
    力データバスに出力するマルチプレクサとを具備するこ
    とを特徴とする半導体記憶装置。
17. 【請求項１７】 請求項１６記載の半導体記憶装置にお
    いて、 前記マルチプレクサは、 前記書込みデータレジスタから転送される４つのデータ
    が入力し、前記アドレス比較回路で生成されるヒット信
    号により、前記４つのデータのうちの偶数アドレスのデ
    ータ１つおよび奇数アドレスのデータ１つを選択して出
    力する第１のマルチプレクサと、 前記第１のマルチプレクサの出力と前記メモリセルから
    の読み出しデータが入力し、前記アドレス比較回路で生
    成されるヒット信号／ミス信号により選択が制御される
    第２のマルチプレクサとを具備することを特徴とする半
    導体記憶装置。
18. 【請求項１８】 請求項１６または１７記載の半導体記
    憶装置において、 前記書込みデータレジスタからみて前記第１のマルチプ
    レクサの方が前記第２のマルチプレクサよりも近くに配
    置され、前記アドレス比較回路からみて前記第２のマル
    チプレクサの方が前記第１のマルチプレクサよりも近く
    に配置されていることを特徴とする半導体記憶装置。
19. 【請求項１９】 請求項１６乃至１８のいずれか１項に
    記載の半導体記憶装置において、前記バーストオーダー
    がインターリーブ方式である場合に、 前記アドレス比較回路は、アドレスの最下位ビットを除
    いてアドレスを比較し、 前記マルチプレクサは、前記アドレス比較回路で生成さ
    れるヒット信号／ミス信号に応じて、前記メモリセルか
    らの読み出しデータの組、前記書込みデータレジスタに
    含まれる初段のデータレジスタに保持されているデータ
    の組、前記書込みデータレジスタに含まれる次段のデー
    タレジスタに保持されているデータの組を選択して前記
    出力データバスに出力することを特徴とする半導体記憶
    装置。