JP2016173866A - プログラム可能高速入出力インターフェース - Google Patents
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Abstract
Description
が非活動状態である。
い場合もある。例えば、CPUの代わりに1つまたは複数のPLD121がシステムの論理演算を制御することができる。一実施形態では、PLD121は、特定の計算タスクを処理するために必要に応じて再プログラミングすることができる再構成可能プロセッサとして動作する。別法として、プログラム可能論理デバイス121はプロセッサを含んでもよい。いくつかの実施形態では、処理ユニット101はコンピュータ・システムでもよい。メモリ105は、ランダム・アクセス・メモリ(RAM)、読取専用メモリ(ROM)、固定またはフレキシブル・ディスク媒体、PCカード・フラッシュ・ディスク・メモリ、テープまたはその他のどのような記憶取り出し手段でも、またはこれら記憶取り出し手段のいかなる組み合わせであってもよい。PLD121は、図1のシステム内で多くの様々な目的に応じることができる。PLD121は、処理ユニット101の論理構築ブロックでよく、その内部および外部での演算をサポートする。PLD121は、システム・オペレーションで特定の役割を達成するために必須の論理関数を実施するようにプログラミングされている。
能するFIFOとして構成することができる。AlteraのAPEX(登録商標)およびStratix(登録商標)製品ファミリーなど他のアーキテクチャについては、95134カリフォルニア州、サンホセ、イノベーション・ドライブ101番地のAltera社から入手可能な個々のデータ・シートに詳細に記載される。
1つの高速ディファレンシャル入力、
1つの中速または低速のディファレンシャル出力、
1つの中速または低速のディファレンシャル入力、
2つのシングルエンド入力、
2つのシングルエンド出力、または
1つのシングルエンド入力および1つのシングルエンド出力。
OUT1 670は、ライン612で出力パッドP1 610に出力信号を提供する。入力信号DO1は、この場合もコア回路または変換FIFOからライン674で受け取られる。グローバルまたはローカル・クロック630の1つから、低速または中速のクロック信号がライン672でパス・デバイス634によって受け取られる。出力ブロックOUT1は、出力イネーブル回路OE1 660によって使用可能または使用不可にすることができる。この特定の例では、出力イネーブル回路660と出力回路670は、同じクロック信号をライン672で受け取る。他の実施形態では、これらのブロックは別個のクロック信号を受け取ることができる。出力イネーブル・ブロックOE1 660は、集積回路のコアから出力イネーブル信号664を受け取り、ライン661でイネーブル信号を出力ブロックOUT1 670に提供する。同様の回路が出力ブロックOUT2 675と出力イネーブル・ブロックOE 665によって提供され、これらのブロックはパッドP2
620に結合される。
バッファ791は、例えばLVDS、LVPECL、ハイパーロランスポート、およびPCMLの1つまたは複数と互換性のある入力信号を受け取ることができる。
信号はFIFO725でシリアルに受け取られ記憶される。このデータは、2つの方式の1つにより、より低い周波数でFIFO725から出力することができる。第1に、FIFO725の読み出しポートはその書き込みポートよりも広くすることができる。この方式で、FIFO725は、高速の入力データをより低い周波数に変換するシリアルからパラレルへのデータ変換を行う。第2に、FIFO725の読み出しポートは、その書き込みポートよりも低い周波数でクロックされる。この方式により、高周波数でシリアルに書き込まれた高速データが、より低い周波数でシリアルに読み出される。この場合にはバッファのオーバーランを回避するように注意しなくてはならない。図7の回路を高速出力として構成する場合、コア論理アレイ・ブロックからのデータ信号はFIFO715でシリアルまたはパラレルに受け取ることができる。FIFO715でデータがパラレルに受け取られる場合は、それをシリアルに高速出力レジスタ770に読み出すことができる。この場合も、この結果、低速のコア論理アレイ・ブロックから高速の出力レジスタ770への周波数変換が行われる。あるいは、FIFO715でデータがシリアルに受け取られる場合は、より高い周波数でシリアルにクロックされ、出力レジスタ770にセットされることができる。この場合にはバッファのアンダーランを回避するように注意しなくてはならない。
822で並列に受け取ることができる。例えば、入力DIN1 821でFIFO825aによってデータの4ビットを受け取ることができ、入力DIN2 822でFIFO825bによって4ビットを受け取ることができる。各FIFOからの4ビットを、DIN1 821およびDIN2 822でのデータ転送のデータ・レートの4倍でフリップフロップ880aおよび880bにクロックされることができる。マルチプレクサ850を用いてフリップフロップ880aと880bの出力を多重化することによって、データ・レートが再び効果的に倍増され、DIN1 821およびDIN2 822に比べて、VOUTではデータ・レートが8倍に増大する。他の実施形態では、FIFOによって4ビットよりも多い、または少ないビットを並列に受け取ることができ、より高い、またはより低いデータ変換率をもたらす。
交互に選択し、データ・レートを倍増して、フリップフロップの出力からデータをインターリーブする。したがって、シーケンスA、E、B、F、C、G、D、およびHでの出力ビットを含むVout910aがパッドP1 810およびP2 820に提供される。見て分かるように、Vout910aのデータ・レートは、DIN1 921aおよびDIN2 922aを構成する4つの入力信号のデータ・レートの8倍である。この特定の例では、DIN1 921aおよびDIN2 922aが4ビット幅である。他の実施形態では、これらを4ビット幅よりも大きく、または小さくすることができる。
1025bは、データをバッファし、ラインDOUT1 1026およびDOUT2 1027でより低い周波数でデータをコア回路に提供する。
1161b、ラッチ出力Q3 1162b、ならびにFIFO出力DOUT1 1126bおよびDOUT2 1127bが含まれている。この例では、入力信号VIN1112bの一部分が、データ・ビット・シーケンスA、B、C、D、E、F、およびGを含む。クロック信号1143bは、立ち上がり端と立ち下がり端で交互に入力信号1112bを各フリップフロップ内にラッチし、波形Q1 1160bおよびQ2 1161bをもたらす。Q1 1160bは、ラッチ1090aによってクロック・サイクルの半分だけ遅延される。これらの信号Q2 1161bおよびQ3 1162bがバッファされ、FIFO1025aおよび1025bによって波形DOUT1 1126bおよびDOUT2 1127bとして、より低い周波数で出力される。ここでも、クロック信号1143bはしばしば、入力信号VIN1112bと直交(またはほぼ直交)する。別法として、入力フリップフロップのセットアップおよび保持時間に合うように入力信号のタイミングをとることができる。
スタ1250aおよび1250b、ならびにORゲート1295が含まれている。フリップフロップ1270aおよび1270bと、マルチプレクサ1260とが、ダブル・データ・レート出力レジスタを形成する。マルチプレクサまたはパス・ゲートをレジスタ・データまたはクロック入力経路内に挿入して、この出力経路を非活動化することができる。さらに、マルチプレクサを使用して、1つのレジスタまたはコア回路から出力バッファの一方または両方に出力経路を直接形成することができる。本発明に適合するこの回路に他の修正を施すことができることを当業者には理解されたい。
1、または本発明の他の実施形態での他の回路として使用することができる入力回路を示すより詳細なブロック図である。シングルエンド入力バッファ1351、ディファレンシャル出力バッファ1391、ラッチ1350a、フリップフロップ1350bおよび1350c、およびクロック・マルチプレクサ1353が含まれている。別法として、ラッチ1350aをフリップフロップにすることができる。レジスタ・データまたはクロック入力経路内にマルチプレクサを挿入して、このより低速の入力経路を非活動化することができる。本発明に適合するこの回路に他の修正を施すことができることを当業者は理解されよう。
1540、1550、1560、および1570、ならびに分周器1545、1555、および1565が含まれている。シングルエンドまたはディファレンシャル基準クロック入力信号がパッド1505および1510で受け取られ、入力バッファ1515をドライブする。VCO1525は、クロック信号を発生し、これが分周器1530によって分周され、位相が加算ノード1520でのバッファ基準クロック信号と比較される。信号間の位相差が、エラー信号または制御電圧を生じて、VCO周波数を調節する。
105 メモリ
111 I/O
121 プログラム可能論理デバイス
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