JPH11505047A - ソース同期クロック型データリンク - Google Patents

Abstract

(57)【要約】 ソース同期クロッキングスキームを用いてデータを通信リンク（またはセル）を介して転送する装置および方法である。ソース同期ドライバ（ＳＳＤ）が並列データのマイクロパケットを受け、このデータを直列にして通信リンクを介して転送する。直列データは、並列データがＳＳＤにより受けられる速さの４倍の速さで通信リンクに転送される。一対のソース同期クロックも直列データとともに通信リンクを横切って送られる。一対のクロックは相互に真の補数である。ソース同期受信器（ＳＳＲ）が直列データを受け、ソース同期クロックを用いてそれを第１のレジスタセットに保持する。その後で直列データは第２のレジスタセットに並列に保持される。第２のレジスタセットを「ピンポン」レジスタと呼ぶ。ピンポンレジスタは直列を解除されたデータを保存する。並列では、通信リンクの受信端でクロックに同期させられている、ハンドシェイク信号は、ＳＳＲにより受けられているｎ個の隣接するデータワードの流れが存在することを示す。ピンポンレジスタは、直列を解除されたデータを２クロックサイクルの間使用できる（有効である）ことを保証する。これにより、ハンドシェイク信号に対する同期器の不確実さの理由を説明する十分なウィンドウが与えられ、しかもそれにより導入される待ち時間は最短である。

Description

【発明の詳細な説明】 ソース同期クロック型データリンク 発明の背景 発明の分野 本発明は一対の処理ノードの間の通信リンクに関するものであり、更に詳しく 言えば、データリンクの両端での待ち時間が短い、高帯域幅のデータリンクのソ ース同期クロッキング・スキームに応じた設計および動作に関するものである。 関連技術 分散コンピュータシステムは、通常それぞれが、１つまたは複数のメモリと、 処理ノードのいずれによってもアクセスできる主記憶装置とを有する、物理的に 異なり、かつ物理的に分離された複数の処理ノードを含む。データはクロックの 立ち上がり縁部で処理ノード内で転送（ノード間転送）される。データは通信リ ンク（またはチャネル）を介して２つまたはそれ以上の異なる処理ノードの間で 転送（ノード間転送）される。データは第１のクロックサイクルの立ち上がり縁 部でドライバを介して転送され、次に続くクロックサイクルの立ち上がり縁部で 受信器を介して受けられる。不幸なことに、各処理ノードは異なるクロックを使 用している。データのノード間通信を成功させるために、ドライバは通信リンク の受信端部におけるクロックの位相関係を知らなければならない。すなわち、２ つの処理ノードの間でデータを転送するために、ドライブノードおよび受信ノー ドにおけるクロックの間の位相関係（またはスキュー）はできるだけ零度に近く （「同相」とも呼ばれる）なければならない。しかし、十分に小さいクロック間 スキューを維持することは、非常に高いクロック速度を使用する、より大きいシ ステムにおいては重大な問題である。 この問題を克服するために、ソース同期クロッキングの概念が開発された。ソ ース同期クロッキングを用いるコンピュータシステムはクロックをデータと共に 通信リンクを介して送る。データを通信リンクの受信端におけるレジスタに保持 するためにクロックを用いる。そのようなシステムの１つがＩＥＥＥ ＳＣＩ規 格である。ＩＥＥＥ ＳＣＩ規格はデータを通信リンクを介して送るためにソー ス同期クロッキングを用いる。しかし、ＩＥＥＥ ＳＣＩ規格は、直列ビット流 の中に釣り合いの取れた０と１の数が存在するように、データを符号化すること を要する。この符号化によりビット流の中に余分のビットが加えられ、そのため に複雑さが増し、待ち時間が長くなり、かつ帯域幅が広くなる。 したがって、必要なことは待ち時間が短く、データを符号化することを要しな いソース同期クロッキングを用いるシステムである。 発明の概要 本発明は待ち時間の短い高帯域幅データ相互接続の設計に関するものである。 本発明は狭いバス幅を含む環境において動作するのに良く適する。したがって、 本発明は、リンクの１つの端部からリンクの他の端部までの待ち時間を制限する 、データ伝送のための高周波データ分離を用いる。本発明は、待ち時間をできる だけ短くし、確実なデータ伝送を行うために、ソース同期クロッキング（ＳＳＣ ）と、独特のクロッキングおよびバッファ構成を用いる。 ソース同期クロッキング論理はソース同期ドライバ（ＳＳＤ）とソース同期受 信器（ＳＳＲ）を基にしている。ＳＳＤとＳＳＲは通信リンクを介して接続され る。正当な効率を達成するために、ＳＳＤとＳＳＲは相互にある小さい周波数差 （たとえば、１００〜２００ＰＰＭ）内にあるが、任意の位相関係をおのおの持 つことができるクロックを有すると仮定している。ＳＳＤはデータの４つの並列 ビットを一対の関連するクロック（すなわち、ソース同期クロック）で４ビット の順次流に直列化する。直列化されたデータと、クロックと、ハンドシェイク信 号とが通信リンクを通じて伝送させられる。好適な実施の形態においては、ＳＳ Ｄは２０回複製される。したがって、各クロックサイクルごとに８０個の並列ビ ットが入力され、一対のクロックおよびハンドシェイク信号とともに２０ビット が並列に送られる。 ＳＳＲは通信リンクからの直列化されたデータをレジスタセット内に保持する 。レジスタセットからの直列にされたデータは一対のレジスタに並列に保持され る。一対のレジスタ（ここでは「ピンポン」レジスタと呼ぶ）は２つの受信器ク ロックサイクルに対して直列でなくされたデータを保持する。並列では、ＳＳＲ の局部クロックに同期されているハンドシェイク信号はＳＳＲにより受けられて いるｎ（好適な実施の形態においては、ｎ＝２）個の隣接するデータワードが存 在することを示す。２つのピンポンレジスタは２受信器クロック周期に対して各 データワードが有効であることを保証する。これにより、ハンドシェイク信号に おける同期器の不確実さを無くし、しかも待ち時間を最短にするために十分なウ ィンドウが得られる。一定の基準でハンドシェイク信号を基にしてデータを再同 期することにより、ＳＳＲはそれの標本ウィンドウをデータの有効時間に調整す ることを保証する。 図面の簡単な説明 本発明の前記諸特徴および諸利点と、その他の諸特徴および諸利点は、添付図 面に示す本発明の好適な実施の形態の以下の詳細な説明から明らかであろう。 図１は分散メモリ・コンピュータシステム１０２のブロック図である。 図２はソース同期ドライバ（ＳＳＤ）とソース同期受信器（ＳＳＲ）の間の通 信リンクを示す本発明の簡単にしたブロック図である。 図３はＳＳＤの回路図である。 図４はハンドシェイク信号を通信チャネルを介して伝送するための回路を示す 。 図５はＳＳＤを制御するために必要なクロック信号および制御信号を発生する 回路を示す。 図６はＳＳＤの動作のタイミング図である。 図７はＳＳＤの平面図である。 図８はデータと共に通信チャネルを通じて転送される２つのクロック信号を発 生する回路を示す。 図９はＳＳＲの回路図である。 図１０はＤＡＴＡ＿ＲＥＡＤＹ＿ＩＮ＿Ｌ信号を基にして制御信号を発生する 回路を示す。 図１１はＳＳＲの動作のタイミング図である。 図１２Ａおよび図１２ＢはデータがＳＳＲから処理コアまでどのようにして転 送されるかを示すタイミング図である。 図１３はＳＳＲの平面図である。 発明の詳細な説明 以下に本発明の好適な実施の形態を詳細に説明する。特定の構成について説明 するが、これは説明のためにのみ行うものであることを理解すべきである。本発 明の要旨および範囲を逸脱することなしに、他の部品および他の構成を使用でき ることは当業者には明らかであろう。 図１は分散メモリコンピュータシステム１０２のブロック図である。このコン ピュータシステム１０２は複数の処理ノード１０４を含む。それらの処理ノード は相互に物理的に異なり、かつ物理的に分離されている。処理ノード１０４は、 バス、ローカルエリアネットワーク、広域ネットワーク等、またはそれらの任意 の組合わせなどの周知の任意の通信手段を表す、通信ネットワーク１２０を介し て相互に通信する。 各処理ノード１０４は１つまたは複数のコンピューティングノード１０６を含 む（各処理ノード１０４は２つのコンピューティングノード１０６を含むのが好 ましいが、各処理ノード１０４は他の数のコンピューティングノード１０６を含 むことができる）。各コンピューティングノード１０６はプロセッサ１０８とキ ャッシュ１１０を含む。各処理ノード１０４はメモリ制御器とネットワークイン タフェース１１２を含む。任意の特定の処理ノード１０４中のプロセッサ１０８ は、通信ネットワーク１２０に接続されている他の装置と、その処理ノード１０ ４に含まれているメモリ制御器およびネットワークインタフェース１１２を介し て通信する。 各処理ノード１０４は主メモリ１１４の一部も含む。全ての処理ノード１０４ 中の主メモリ１１４のそれらの部分は、コンピュータシステム１０２の主メモリ をまとめて表す。任意の処理ノード１０４中の任意のプロセッサ１０８は、他の 任意の処理ノード１０４中に含まれている主メモリ１１４のその部分に蓄積され ているデータをアクセスできる。任意の特定の処理ノード１０４の主メモリ１１ ４のその部分に含まれているデータのアクセスは、同じ処理ノード１０４に含ま れているメモリ制御器およびネットワークインタフェース１１２により制御され る。 本発明はソース同期相互接続を介して通信ネットワーク１２０を通じて通信す る。ソース同期相互接続は駆動ポートと、一方向点間相互接続と、受信器ポート とを含む。したがって、各処理ノードはドライバ（図示せず）と受信器（図示せ ず）を含む。データと、側波帯情報と、ハンドシェイク信号と、クロックとを一 緒に通信ネットワーク１２０を通じて送ることによりデータが通信される。 ドライバによりデータと共に送られたクロックは、データと、側波帯情報と、 ハンドシェイク信号とに関して９０度（中心に置かれる）移相されるように、ス キューさせられる。好適な実施の形態においては、これはそのクロック信号を運 ぶメディアにおける遅延を長くすることにより行われる。好適な実施の形態にお いては、プリント回路板（ＰＣＢ）に追加の経路が付加される。 ドライバおよび受信器技術は、（１）入力セルおよび出力セルと、（２）ドラ イバおよび受信器論理と、の２つの部分に分けることができる。入力セルおよび 出力セルはシステムレベル相互接続に接続される。すなわち、入力セルおよび出 力セルはドライバおよび受信器論理とプリント回路板相互接続との間のインタフ ェースとして作動する。入力セルおよび出力セルはこの技術において非常に良く 知られており、かつ説明を簡潔にするために、ここではそれの詳しい説明は行わ ない。ドライバおよび受信器論理については以下に詳しく説明する。 図２は本発明の全体的な原理を示す簡単にした概略ブロック図である。システ ムの全体的な原理の序論に続いて、詳細な説明の別々の部分でそれの主な要素に ついて詳しく説明することにする。 図２を参照して、第１の処理ノード（またはコア）２３０がソース同期ドライ バ（ＳＳＤ）２０５を収め、第２の処理ノード（またはコア）２４０がソース同 期受信器（ＳＳＲ）２１０を収める。ノードまたはコアという用語は広く解釈す べきで、任意の種類の用途に専用の論理を含む。第１の処理ノード２３０は関連 する局部クロック２２０を有し、第２の処理ノード２４０は関連する局部クロッ ク２２５を有する。局部クロック２２０、２２５はコアクロックとも呼ばれる。 ＳＳＤ２０５とＳＳＲ２１０は通信チャネルすなわちリンク２１５を介して接続 される。データはそれに伴うクロックと共にリンク２１５を横切って転送される 。これは一般にソース同期リンクと呼ばれる。好適な実施の形態においては、各 処理ノード２３０，２４０はＳＳＤ２０５とＳＳＲ２１０を有する。したがって 、各処理ノード２３０，２４０は他の処理ノードへデータをドライブすることと 、他の処理ノードからデータを受けることが同時にできる（すなわち、通信リン ク２１５は全二重である）。 好適な実施の形態においては、データはマイクロパケットでライン２１５を横 切って転送される。マイクロパケットは連続する８ビットのデータである。リン ク２１５を横切って転送されるデータはハンドシェイク信号とクロックにより符 号化される。データの初めの４ビットの伝送中は、ハンドシェイク信号がアクテ ィブであり、続く４ビットではハンドシェイク信号は非アクティブである。デー タのマイクロパケットは不動作サイクルを挿入することなしにリンク２１５を横 切って伝送できる。データとクロックはライン２１５を通じて同時に送られる。 また、データとクロックは同じ周波数で送られる。 図３は単一データスライスのためのＳＳＤ（ＳＳＤ２０５）の詳細な回路図で ある。ＳＳＤ２０５はデータの１／２マイクロパケット（すなわち、データの４ ビット）を転送する。すなわち、好適な実施の形態では、ＳＳＤ２０５は所与の 任意の時刻にデータの４ビットを取り扱う。各ＳＳＤ２０５は４つの入力フリッ プフロップ３１０〜３２５と、多重化回路３３０と、出力フリップフロップ３５ ０とを有する。好適な実施の形態では、ＳＳＤ２０５は２０回複製される。ＳＳ Ｄ２０５とＳＳＲ２１０の間のリンク２１５は２０のデータラインと、ハンドシ ェイク（ＤＡＴＡ＿ＲＥＡＤＹ＿Ｌ）信号と、２つのクロック信号とを含む。し かし、本発明は任意のシステムに合わせて規模を定めることができることに注目 されたい。たとえば、他の実施の形態では、ＳＳＤ２０５とＳＳＲ２１０を１０ 回または４０回複製することを意図するものである。それらの他の実施の形態を 実施するために必要とする小さな変更は、当業者であれば容易にわかるであろう 。 ＳＳＤ２０５への入力はデータと、側波帯情報と、ハンドシェイク信号（ＤＡ ＴＡ＿ＲＥＡＤＹ＿Ｌ）信号と、フル周波数クロックとを含む。好適な実施の形 態では、クロックの最高周波数は４００ＭＨｚ（ＣＬＫ＿４００）である。入力 クロックを参照符号３８０で示す。ＳＳＤ２０５の主な目的はデータの４つの並 列ビットをマスタ（処理コア）から受けて、このデータを受信器（スレーブ）へ 直列に送ることである。しかし、この直列伝送は、４つの並列ビットが入力フリ ップフロップ３１０〜３２５に保持される周波数の４倍の周波数で行われる。要 するに、リンクの目的はより少ないワイヤ（たとえば、データライン）を使用す るが、データが並列に送られたかのように同じ帯域幅を維持することである。 クロックは異ならせて送られる。すなわち、ドライバと受信器の間にはクロッ クのために２つのラインがある。各ラインは他のラインとは反転したクロック信 号を有する。実際には、クロックサイクルの両側でデータを受信器に保持するた めに２つのクロック信号が用いられる。 データ３０５〜３０８と、側波帯情報と、ハンドシェイク信号（図４に示す） とは、クロック周波数の１／４でフリップフロップ３１０〜３２５にクロック入 力される。側波帯情報は符号化／解読情報を含み、かつチャネルについてのある 情報も含む。好適な実施の形態では、データを複数の異なる仮想チャネルを介し て送ることができる。任意の時点ではそれらの仮想チャネルのうちただ１つをア クティブにできる。側波帯情報の周知の発生は本発明の範囲を超えており、簡潔 にするためにここでは詳細な説明は行わない。 好適な実施の形態では、入力クロック周波数は４００ＭＨｚであるから、フリ ップフロップ３１０〜３２５に対するクロックは１００ＭＨｚである。１００Ｍ Ｈｚクロック（ＣＬＫ＿１００＿ＬＯＣＡＬ）を参照３６０で示す。入力フリッ プフロップ３１０〜３２５からの出力が４：１マルチプレクサ（図示せず）に入 力される。好適な実施の形態では、タイミング目的のために３つの２：１マルチ プレクサ３３５〜３４５を４：１マルチプレクサの代わりに使用する。マルチプ レクサ３３５と３４０は入力クロック周波数（信号名ＭＵＸ＿ＨＩ＿ＳＥＬ）（ すなわち、２００ＭＨｚ）の１／２でクロックされる。マルチプレクサ３４５が 入力クロック周波数（信号名ＭＵＸ＿ＬＯ＿ＳＥＬ）（すなわち、１００ＭＨｚ ）の１／４でクロックされる。 マルチプレクサ３３５〜３４５は４つの並列入力データビットを４つの直列ビ ットに直列化する。マルチプレクサ３４５からの出力は出力フリップフロップ３ ５０に入力される。好適な実施の形態では、フリップフロップ３５０はＤフリッ プフロップである。フリップフロップ３５０は入力クロック周波数（ＣＬＫ＿４ ００）でクロックされる。各クロックサイクルごとに、データの単一ビットがリ ンク２１５に置かれる。全部で４つの入力ビットがリンク２１５に置かれる。入 力クロック３８０（ＣＬＫ＿４００＿ＬＯＣＡＬ）の各立ち上がり縁部ごとに１ つの入力ビットが置かれる。出力データを参照符号３９０で表す。 図４はハンドシェイク信号４９０（ＤＡＴＡ＿ＲＥＡＤＹ＿Ｌ）を送るための 回路４００を示す。ハンドシェイク信号４９０は、マイクロパケットが通信リン ク２１５を通じて送られていることをＳＳＲ２１０に信号する。回路４００は４ つの入力フリップフロップ４２０〜４３５と、３つのマルチプレクサ４４０〜４ ５０と、出力フリップフロップ４６０とを含む。回路４００は、ＤＡＴＡ＿ＲＥ ＡＤＹ＿ＩＮ＿Ｌ４１０（データとは異なって）を全部で４つの出力フリップフ ロップ４２０〜４２５への入力として使用する、という１つの例外を除き、回路 ３００と同じである。また、好適な実施の形態では２０回複製される回路３００ とは異なって、回路４００は１回だけ複製される。 回路４００はハンドシェイク出力信号４９０（ＤＡＴＡ＿ＲＥＡＤＹ＿Ｌ）を 生ずる。マイクロパケットの初めの半分（すなわち、初めの４ビット）に対して は、ハンドシェイク出力信号４９０は低くアサートされる。マイクロパケットの ２番目の半分に対しては、ハンドシェイク出力信号４９０は高くアサートされる 。（ハンドシェイク信号５１０の詳細なタイミング図については図６参照。）回 路４００はハンドシェイク信号４９０が出力データ３９０とともに確実に転送さ れるようにする。 図５は１／４スピードクロック（ＣＬＫ＿１００＿ＬＯＣＡＬ）３６０と、Ｍ ＵＸ＿ＨＩ＿ＳＥＬ３６５と、ＭＵＸ＿ＬＯ＿ＳＥＬ３７５と、ＣＬＫ＿４００ ＿ＬＯＣＡＬ３８０とを発生する回路５００を示す。それらのクロック信号は２ ビットカウンタ５１０を用いて発生される。リセット５１５がアサートされた後 でカウンタ５１０は既知の状態になる。カウンタ５１０はＣＬＫ＿１００＿ＬＯ ＣＡＬ３６０を低い状態にセットし、ＭＵＸ＿ＨＩ＿ＳＥＬ３６５とＭＵＸ＿Ｌ Ｏ＿ＳＥＬ３７５を高い状態にセットする。ＲＥＳＥＴ＿Ｌがアサートされた後 の最初のクロック、ＣＬＫ＿４００（ローカルクロック２２０とも呼ばれる）は カウンタ５１０を１つの２進ビットだけ増加する。本発明の場合には、マルチプ レクサ制御信号３６５、３７５が００に戻る。次のクロックがカウンタ５１０を １つの２進ビットだけ０１まで、その後で１０まで、最後に１１まで増加させる 。カウンタはこの処理を無限に続ける。ＣＬＫ＿１００＿ＬＯＣＡＬ３６０は単 にＭＵＸ＿ＨＩ＿ＳＥＬ３６５の反転である。 カウンタ５１０により入力クロック（ＣＬＫ＿４００）とともに発生された信 号はファンアウトおよび遅延ライン５５０〜５６５を通って進んで、ＳＳＤ２０ ５内の全ての負荷を駆動する。ＳＳＤ２０５がプロセス変化、電圧変動、温度変 化の全てにわたって正しく動作することを保証するために、入力クロックＣＬＫ ＿１００＿ＬＯＣＡＬに対するファンアウトおよび遅延ライン５５０〜５６５と 、マルチプレクサセレクタＭＵＸ＿ＨＩ＿ＳＥＬ３６５と、ＭＵＸ＿ＬＯ＿ＳＥ Ｌ３７５との遅延は平衡していなければならない。好適な実施の形態では、信号 の間の最大スキューは４００ｐｓより大きくてはならない。しかし、当業者には 明らかなように、他のスキューが考えられる。従うべき一般的な規則は、全速ク ロック３８０（ＣＬＫ＿４００＿ＬＯＣＡＬ）はＣＬＫ＿１００＿ＬＯＣＡＬ３ ６０より決して遅れない。しかし、当業者には明らかなように、他の位相関係も 考えられる。 図８は２つのクロック信号Ｃ＿Ｌ信号８４０とＣ＿Ｈ信号８５０を発生するた めの回路８００である。それらの信号はデータと共に通信チャネル２１５に沿っ て転送される。Ｃ＿Ｌ信号８４０はＣ＿Ｈ信号８５０の反転である。回路８００ は一対のマルチプレクサ８１０、８１５と、一対のフリップフロップ８３５，８ ４０を含む。両方のマルチプレクサ８１０、８１５の入力端子は高い信号８０５ と低い信号８０６に接続される。マルチプレクサ８１０および８１５から出力８ ２０と８３０をそれぞれ選択するためにＭＵＸ＿ＬＯ＿ＳＥＬ３６５を用いる。 ＣＬＫ＿４００＿ＬＯＣＡＬ３８０を用いて出力８２０と８３０を対応するフリ ップフロップ８３５，８４０に保持する。好適な実施の形態では、Ｃ＿Ｌ信号８ ４０とＣ＿Ｈ信号８５０は、相互に反転関係にあるが、データをＳＳＲ２１０に 保持するためにソース同期クロック信号を用いる。ＳＳＤ２０５からＳＳＲ２１ ０へ信号を送る時は、信号が劣化させられることがあり、僅かに早く、または僅 かに遅れてＳＳＲ２１０に達することがある。したがって、それら２つのクロッ クがデータに関して９０度（中心に置かれる）だけ移相させられるように、それ ら２つのクロックはスキューさせられる。これにより、各データビットの対応す るクロックが到達する前に、各データビットがＳＳＲ２１０に到達していること が保証され、それによりデータをＳＳＲ２１０に適切に保持できることが保証さ れる。 図６はＳＳＤ２０５の動作を示すタイミング図である。各クロックサイクルを １組の垂直破線で示す。全速システムクロック（ＣＬＫ＿４００）２２０を参照 符号６０５で示す。図５を参照して上で述べたように、ＣＬＫ＿４００＿２２０ を用いて他のクロック信号と制御信号を発生する。ＲＥＳＥＴ＿Ｌ４１０はアク ティブ低リセット信号である。したがって、クロックサイクルＴ１中はＲＥＳＥ Ｔ＿Ｌ信号は停止される。参照符号６１５で示すように、クロックＣＬＫ＿１０ ０＿ＬＯＣＡＬ３６０はＣＬＫ＿４００ ３８０のクロック速度の４分の１（１ ／４）である。ＭＵＸ＿ＳＥＬ＿ＨＩ３６５は、参照符号６２０に示すＣＬＫ＿ １００＿ＬＯＣＡＬ３６０とは反転関係である。上記のように、ＭＵＸ＿ＳＥＬ ＿ＨＩ３６５はマルチプレクサ３３５，３４０，４４０および４４５を制御する 。 マルチプレクサ３４５と４５０を制御するＭＵＸ＿ＳＥＬ＿ＬＯ３７５はＣＬＫ ＿４００ ３８０のクロック速度の２分の１（１／２）である。それはＭＵＸ＿ ＳＥＬ＿ＨＩ３６５の２倍と考えることもできる。これを参照符号６２５で示す 。ＣＬＫ＿４００＿ＬＯＣＡＬ４３０は出力フリップフロップ３５０から通信チ ャネル２１５へのデータの転送を制御する。 クロックサイクルＴ２中のＣＬＫ＿４００の立上がり縁部では、データの最初 の４ビットをＤＡＴＡ＿ＩＮライン３０５〜３０８で使用できる。クロックサイ クルＴ６中は、第２の４ビットセットが有効で、ＤＡＴＡ ＩＮライン３０５〜 ３０８で使用できる。ＤＡＴＡ＿ＩＮライン３０５〜３０８におけるデータは、 ＣＬＫ＿１００＿ＬＯＣＡＬ３６０の次の立上がり縁部（すなわち、サイクルＴ ２中）で、フリップフロップ３１０〜３２５に保持される。フリップフロップ３ １０〜３２５に保持されているデータを、ＣＬＫ＿４００＿ＬＯＣＡＬ３８０の 次の立上がり縁部で、通信チャネル２１５に出力するためにタイミングを計られ る。 ハンドシェイク信号（ＤＡＴＡ＿ＲＥＡＤＹ＿Ｌ）４９０（参照符号６４５で 示す）がＳＳＤ２０５により発生される。それはデータが有効であることの指示 である。たとえば、Ｔ３〜Ｔ７中はマイクロパケットの初めの４ビットが有効で あり、Ｔ７〜Ｔ１１中はマイクロパケットの第２の４ビットが有効である。上記 のように、Ｃ＿Ｌ信号４５５はＣ＿Ｈ信号４５０の反転である。Ｃ＿Ｈ信号４５ ０とＣ＿Ｌ信号４５５は、出力符号化３５０からのデータとともに、通信チャネ ル２１５を通じて転送され、通信チャネル２１５の受信端でデータの保持を制御 する。 図７はＳＳＤ２０５の全部で２０のスライスの平面図を示す線図である。各Ｓ ＳＤデータスライス（またはセル）がチップの最も外側の２つの点から始まって 配置されるように、ＳＳＤ２０５を配置すべきである。そのような２つのＳＳＤ データスライスに参照符号７０５と７１０を付ける。上記のように、全部で２０ のＳＳＤデータスライスがある。平面図の中央には、ハンドシェイク（ＤＡＴＡ ＿ＲＥＡＤＹ＿Ｉ）信号とクロックを配置するために領域７２０が形成される。 それらの信号のおのおのの間のスキューを最小にするために、それらの信号はチ ップの中央に置かれる。クロックはファンアウトおよびクロック分割回路が存在 する場所に配置される。容量結合に起因する漏話を最少にするために、クロック およびマルチプレクサ選択信号はデータと、側波帯信号と、ハンドシェイク信号 と、クロック信号とに直角に伝送させなければならない。 図９はＳＳＲ２１０データスライス（ＳＳＲ２１０）の回路図である。ＳＳＤ ２０５に類似して、ＳＳＲ２１０は２０回複製される。ＳＳＲ２１０は複数の遅 延およびファンアウトツリー９０５〜９０７と、４つの入力レジスタ９１０〜９ ２５と、２つの「ピンポン」レジスタ９３０、９４０とを含む。「ピンポン」レ ジスタ９３０、９４０は「偶」レジスタ９３０および「奇」レジスタ９４０と名 づけられる。ＳＳＲ２１０は入力クロック周波数の１／２でデータと側波帯ビッ トを、ハンドシェイク信号４９０（図９には示さず）とともに出力する。データ と側波帯信号は、同期回路（図１０に参照符号１０７５として示す）を通った時 にローカルコアクロック２２５に同期させられるハンドシェイク信号４９０を用 いて、処理コア２４０に保持される。ＳＳＲ２１０への入力はデータおよび側波 帯情報と、ハンドシェイク信号４９０と、２つの差動クロック（Ｃ＿Ｌ信号８４ ０とＣ＿Ｈ信号８５０）とである。それらの入力は全てＳＳＤ２０５により通信 チャネル２１５に置かれたものである。 入来クロック周波数はＳＳＲ２１０のデータ出力周波数の２倍である。すなわ ち、ＳＳＲ２１０はデータ出力を１０ｎｓごとに、すなわち１００ＭＨｚの周波 数で、データを駆動出力する。ＳＳＲ２１０へのデータおよびクロック入力は２ ００ＭＨｚであるが、クロックの両方の縁部をデータの保持のために使用するか ら、ＳＳＲ２１０には仮想４００ＭＨｚクロックが存在する。 ＳＳＲ２１５へのクロック入力２４０と２５０はＳＳＲ２１０内で再バッファ およびファンアウトされて最後の番号の負荷をドライブする。データと、側波帯 信号と、ハンドシェイク信号とはまた遅延させられ、ファンアウトされてそれの 最後の負荷を駆動する。それらの信号の遅延およびファンアウトは回路９０５〜 ９０７により行われる。各遅延およびファンアウトツリーは一対のＮＯＴゲート ９０８と９０９を含む。遅延およびファンアウトツリーの動作は周知であり、簡 潔にするためにここでは詳細には説明しない。 図１０はＤＡＴＡ＿ＲＥＡＤＹ＿Ｌ４９０を基にして制御信号を発生する回路 １０００を示す。回路１０００はＬＤ＿ＥＶＥＮ＿Ｌ９８０と、ＬＤ＿ＯＤＤ＿ Ｌ９８５と、Ｄ＿ＡＶＡＩＬ０＿Ｌ１０９５と、ＤＡＴＡ＿ＲＥＡＤＹ＿Ｌ４９ ０を表すが、遅延が付加された信号を基にして制御信号を発生する。回路１００ ０の主な目的は、ＳＳＲ２１０の種々の部分に入るデータが適切な時刻に保持さ れることを保証することである。回路１０００に示す各信号は図１１（これは下 で説明する）に示すタイミング図にも示す。 ＤＡＴＡ＿ＲＥＡＤＹ＿Ｌ４９０（上ではハンドシェイク信号４９０とも呼ん だ）は遅延およびファンアウトツリー（回路）１０１５に入力される。遅延およ びファンアウトツリー１０１５は、ＤＡＴＡ＿ＲＥＡＤＹ＿Ｌ４９０とソース同 期クロック（すなわち、Ｃ＿Ｌ信号８４０とＣ＿Ｈ信号８５０）との間の位相関 係が維持されることを保証するために用いる。遅延およびファンアウトツリー１ ０１５の出力はフリップフロップのセット１０３６〜１０３８に入力される。各 フリップフロップ１０３６〜１０３８はＤＡＴＡ＿ＲＥＡＤＹ＿Ｌ４９０を一層 遅延させる。フリップフロップ１０３５と１０３７はＣ＿Ｈ信号８５０を用いて クロックされ、フリップフロップ１０３６と１０３８はＣ＿Ｌ信号８４０を用い てクロックされる。フリップフロップ１０３５は出力ＤＲＡ１００５を発生し、 フリップフロップ１０３６は出力ＤＲＢ１０２５を発生し、フリップフロップ１ ０３７は出力ＤＲＣ１０３０とＤＲＣ＿Ｂ１０２０を発生し、フリップフロップ １０３８は出力ＤＲＤ１０９０を発生する。それらの信号は下記のようにして使 用する。 ＤＲＡ１００５とＤＲＣ＿Ｂ１０２０（これはＤＲＣ１０３０の反転である） はＮＡＮＤゲート１０４０に入力される。ＮＡＮＤゲート１０４０の出力はフリ ップフロップ１０４５に入力される。フリップフロップ１０４５はＣ＿Ｈ信号８ ５０を用いてクロックされる。フリップフロップ１０４５の出力は遅延およびフ ァンアウトツリー１０６０に入力される。そのツリーはＬＤ＿ＥＶＥＮ＿Ｌ９８ ０を出力する。フリップフロップ１０４５の出力を取って、それを一般にフリッ プフロップ１０５０と１０５５および遅延およびファンアウトツリー１０６５に 通すことにより、ＬＤ＿ＯＤＤ＿Ｌ９８５は発生される。一対のフリップフロッ プ１０５０と１０５５もＣ＿Ｈ信号８５０を用いてクロックされる。ＬＤ＿ＯＤ Ｄ＿Ｌ９８５はＬＤ＿ＥＶＥＮ＿Ｌ９８０を移相したものである。各フリップフ ロップ１０４５〜１０５５は追加のクロックサイクルを信号の遅延に付加する。 上記のように、ＬＤ＿ＥＶＥＮ＿Ｌ９８０とＬＤ＿ＯＤＤ＿Ｌ９８５は偶レジス タ９３０と奇レジスタ９４０へのデータの保持を制御する。ＬＤ＿ＥＶＥＮ＿Ｌ ９８０の１０ｎｓ後にアサートされるようにＬＤ＿ＯＤＤ＿Ｌ９８５はタイミン グを計られる。 ＤＲＢ１０２５とＤＲＤ１０９０はＮＯＲゲート１０７０に入力される。ＮＯ Ｒゲート１０７０の出力はＤ＿ＡＶＡＩＬ０＿Ｌ信号１０９５である。Ｄ＿ＡＶ ＡＩＬ０＿Ｌ信号１０９５は、ＤＲＢ１０２５がアサートされるとアサートされ 、ＤＲＤ１０９０がデアサートされるとデアサートされる。Ｄ＿ＡＶＡＩＬ０＿ Ｌ信号１０９５は、コアクロック２２５（Ｄ＿ＡＶＡＩＬ＿ＳＹＮＣ＿０として も知られている）にひとたび同期させられると、データを偶レジスタ９３０でデ ー タを利用できることをプロセッサコア２４０に信号する。その後で、コアクロッ ク２２５のひき続くサイクルではデータは奇レジスタ９４０で利用できる。追加 のフリップフロップ１０８０をＤ＿ＡＶＡＩＬ０＿Ｌ１０９５に接続して、遅延 を一層長く（すなわち、偶レジスタ９３０の内容および奇レジスタ９４０の内容 に同期させられているＤＡＴＡ＿ＡＶＡＩＬ０＿Ｌ信号を移相させる）できるこ とに注目されたい。この遅延を用いてＳＳＲ２１０の出力に対する最小サンプル 点と最大サンプル点を調整するためにこの遅延を使用できる。上記回路を特定の 用途に使用できるようにするために、種々の信号に関連する遅延を変更するよう に回路を変更できることが当業者は容易に理解できるはずである。 ＳＳＲ２１０内の全ての機能はソース同期クロック（Ｃ＿Ｌ信号８４０とＣ＿ Ｈ信号８５０）に従って動作する。しかし、ソース同期クロックは処理コア２４ ０のローカルコアクロック２２５とは通常位相が異なる。したがって、Ｄ＿ＡＶ ＡＩＬ０＿Ｌ信号１０９５をコアクロック２２５に同期させるために同期器１０ ７５が設けられる。同期器１０７５は一対のフリップフロップ１０７６，１０７ ７を含む。それらのフリップフロップはコアクロック２２５を用いてクロックさ れる。同期された信号はＤ＿ＡＶＡＩＬ＿ＳＹＮＣ＿０＿Ｌ１０８５である。Ｄ ＿ＡＶＡＩＬ０＿Ｌ１０９５を同期させるために使用できる種々の他の回路を当 業者は認識するであろう。 ＳＳＲ２１０は、ＳＳＲ２１０からコアクロック２２１５の領域までの非同期 境界をデータが横切ることを保証する特徴を有する。これはハンドシェイク信号 ４９０を用いて行われる。ＳＳＲ２１０はアサートされたハンドシェイク信号を それの公称幅の１．５倍までパルス伸長する。パルスをコアクロック２５の周期 より広い幅まで伸ばすことにより、伸ばされたハンドシェイク信号が同期器１０ ７５内に保持されることが保証される。パルスがコアクロック２２５の周期と同 じ幅であったとすると、ハンドシェイク信号４９０が全く失われるという有限の 機会が存在する。 周期的冗長性検査（ＣＲＣ）などの誤り検出検査コードを含むことは、通信リ ンクにおける誤りを確実に検出するための周知の技術である。そのような検査コ ードが、スライディング・ウィンドウ・プロトコル（Ｗ．Ｓｔａｌｌｉｎｇｓ著 「データおよびコンピュータ通信（Ｄａｔａ ａｎｄ Ｃｏｍｐｕｔｅｒ Ｃｏ ｍｍｕｎｉｃａｔｉｏｎｓ）」第２版、Ｍａｃｍｉｌｌａｎ Ｐｕｂｌｉｓｈｉ ｎｇ Ｃｏｍｐａｎｙ，１９８８年発行、１３７〜１４１ページ参照）などの、 周知の再試行機構に組合わされると、リンクはデータラインにおける過渡誤りか ら回復できる。ソース同期クロック８４０、８５０またはハンドシェイク信号４ ９０における過渡誤りから回復するためには、ＳＳＲ２１０がそれ自身で自動的 にクリヤできることが重要である。Ｄ＿ＡＶＡＩＬ０＿Ｌ１０９５に関連する論 理のパイプライン構造（すなわち、無帰還）により、Ｄ＿ＡＶＡＩＬ０＿Ｌ１０ ９５が非アクティブに維持されている間にクロックが過渡誤りから回復されるな らば、ＳＳＲ２１０が確実にクリヤされる。スライディング・ウィンドウ・プロ トコルは、データの肯定応答されていないパケット（誤りのために捨てられたも の）の再試行前にラインをアイドル状態にするから、そのようなアイドル時間が 保証される。対照的に、ＳＳＲ２１０が偶レジスタ９３０と奇レジスタ９４０を 制御するために公称有限状態マシンを用いたとすると、スイッチ２１０が過渡誤 りから回復されないかもしれないことがあり得る。 再試行の可能性は、ソース・インタフェースがラインが使用中である（すなわ ち、再試行を実行している）を指示する性能を持つことをも意味する。この同じ 機構を用いて、Ｎ個のクロックごとに、データラインがアイドルになることを保 証する。これは、ＳＳＤ２０５のローカルクロックとＳＳＲ２１０のローカルク ロックとの周波数が一致しない（とくに、送られるソース同期クロックがＳＳＲ ２１０のローカルクロックより速ければ）ことに起因するデータのオーバーラン を阻止するために用いられる。実効送信器データ速度が受信器の、クロック許容 誤差を与えられた最高受信器速度より低いようにＮが選択される。 上記のように、ピンポンレジスタ９３０，９４０は、蓄積されている直列でな くされたデータが２クロックサイクルにわたって有効であることを保証する。こ れによりハンドシェイク信号４９０についての同期器の不確実性の理由を説明す るために十分なウィンドウが得られ、しかもそれにより導入される待ち時間は非 常に短い。ハンドシェイク信号４９０は一定の基準でデータに対して再び同期さ れる。これにより、２サイクルウィンドウ中にピンポンレジスタ９３０，９４０ からデータを利用できることを保証する。 図１１はＳＳＲ２１０（回路１０００を含む）のためのタイミング図を示す。 ＳＳＲ２１０の動作をこのタイミング図を参照して説明する。Ｃ＿Ｈ信号８５０ とＣ＿Ｌ信号８４０を参照符号１１１０，１１１５でそれぞれ示す。データおよ び側波帯信号３９０が入力レジスタ９１０〜９２５により直列に受けられる。す なわち、ＳＳＲ２１０はクロックサイクルごとに１ビットを受ける。これを参照 符号１１２０に示す。レジスタ９１０と９２０はＣ＿Ｈ信号８５０を用いてクロ ックされ、レジスタ９１５と９２５はＣ＿Ｌ信号８４０を用いてクロックされる 。このようにして、データはクロックの両縁部で一方のレジスタまたは他方のレ ジスタに本質的にクロック入力される。 データを利用できるようになると、引き続く各クロックサイクル中にそれはレ ジスタ９１０と９１５に保持される。とくに、データの最初のビットがクロック サイクルＴ３中にレジスタ９１０に保持される。データの第２のビットがクロッ クサイクルＴ４中にレジスタ９１５に保持される。次に、クロックサイクルＴ５ に示すように、データの最初のビットがレジスタ９２０中に桁送りされ、データ の第３のビットがレジスタ９１０に保持される。その後で、クロックサイクルＴ ６に示すように、データの第２のビットがレジスタ９２５中に桁送りされ、デー タの第４のビットがレジスタ９１５に保持される。この点でマイクロパケットの 初めの半分がＳＳＲ２１０に保持されたことになる。 それら二対のレジスタ９１０，９２０と９１５，９２５からの出力は、次のク ロックサイクル（クロックサイクルＴ７）中に、偶レジスタ９３０と奇レジスタ ９４０に並列に桁送りされる。偶レジスタ９３０と奇レジスタ９４０は４つのフ リップフロップ９３２〜９３８と９４２〜９４８をそれぞれ含む。要するに、デ ータはＳＳＲ２１０に直列に転送されるが、偶レジスタ９３０と奇レジスタ９４ ０には並列に桁送りされる。 ＬＤ＿ＥＶＥＮ＿Ｌ９８０がアサートされた（低アサート状態）時に、偶レジ スタ９３０はＣ＿Ｈ信号８５０の立ち上がり縁部でロードされ、またはＬＤ＿Ｏ ＤＤ＿Ｌ９８５がアサートされた時に、奇レジスタ９４０はＣ＿Ｈ信号８５０の 立ち上がり縁部でロードされる。それらの信号はハンドシェイク信号４９０から 発生される。信号４９０は、最初の４つの直列ビットの伝送中は低く、次の４つ の直列ビットの伝送中は高い。負荷信号は、Ｃ＿Ｈ信号８５０の立ち上がり縁部 の前はアサートされ、Ｃ＿Ｈ信号８５０の続く縁部の前はデアサートされる。と くに、ＳＳＲ２１０により受けられる最初の４ビットは偶レジスタ９３０に桁送 りされ、ＳＳＲ２１０により受けられる第２の４ビットは奇レジスタ９４０に桁 送りされる。 Ｄ＿ＡＶＡＩＬ０＿Ｌはハンドシェイク信号４９０から発生され、かつＳＳＲ ２１０から処理コア２４０により受けられる非同期信号である。処理コア２４０ により受けられると、それは、データの最初の部分が偶レジスタ９３０内で有効 であることを指示する。その後で、偶レジスタ９３０内のデータは処理コア２３ ０にロードされ、それに続いて続くサイクル中に奇レジスタ９４０によって処理 コア２４０にロードされる。 「ピンポン」レジスタ９３０と９４０は、全てのデータビットが同期回路によ りコアクロック２２５の領域に同期させられるようになっている従来の解決技術 より明らかに有利である。従来の解決技術は断続的に障害を起こし、かつ待ち時 間が長い。さらに、「ピンポン」レジスタ９３０と９４０の出力は、データが単 一のレジスタに保持される場合よりも２倍長く有効に保持される。これの利点を 以下の説明で示すことができる。マイクロパケットの初めの半分が偶レジスタ９ ３０に保持され、ＳＳＲ２１０がマイクロパケットの第２の半分を受ける間保持 されている。その後でマイクロパケットの第２の半分が奇レジスタ９４０に保持 され、保持されたままである。偶レジスタ９３０のロードと奇レジスタ９４０の ロードとの間の間隔は１０ｎｓである。データのマイクロパケットの半分を偶レ ジスタ９３０に再びロードできる最も速い時点は、奇レジスタ９４０にロードさ れた１０ｎｓ後である。これは、偶レジスタ９３０または奇レジスタ９４０の出 力端子におけるデータが２０ｎｓコンスタントに保持されることを意味する。こ れは、ハンドシェイク信号４９０とともに、偶レジスタ９３０と奇レジスタ９４ ０とからのデータをコアクロック領域内に保持できることを保証する。 図１２Ａは、データが偶レジスタ９３０と奇レジスタ９４０とから処理コア２ ４０にどのようにして転送されるかを示すタイミング図である。ＣＯＲＥ＿ＣＬ Ｋはコアクロック２２５である。ＡＶＡＩＬ０＿Ｌは同期器１０７５によりＤ＿ ＡＶＡＩＬ＿ＳＹＮＣ＿０＿Ｌに同期させられる。ＣＯＲＥ＿ＣＬＫ２２５を処 理コア２４０により検出するにはＣＯＲＥ＿ＣＬＫ２２５の立上がり縁部を２つ 要する。ひとたび検出されると、偶レジスタ９３０からデータが転送される（Ｄ ＡＴＡ＿ＣＯＲＥ＿ＥＶＥＮにより示すように）。図１２Ａの場合には、コアク ロック２２５とＤ＿ＡＶＡＩＬ０＿ＬＩ０９５の間の関係は、可能な最短の待ち 時間を許すのに最適である。すなわち、Ｄ＿ＡＶＡＩＬ０＿Ｌ１０９５はコアク ロック２２５の立上がり縁部に非常に近い。 図１２Ｂは図１２Ａと全く同じであるが、この場合にはＤ＿ＡＶＡＩＬ０＿Ｌ １０９５は遅すぎてコアクロック２２５の立上がり縁部を捕らえることができな いので、それを逃がす。したがって、その後の立ち上がり縁部がコアクロック２ ２５の最初の立上がり縁部である。図１２Ｂは最長待ち時間の可能性の理由を説 明するものである。図１２Ａと図１２Ｂは、データのサンプル点がほぼ全コアク ロックサイクルにわたって利用されなかったという事実にもかかわらず、データ が偶レジスタ９３０と奇レジスタ９４０との出力端子においていぜんとして有効 であって、正確にサンプルされることを示す。同期器１０７５へ向かっているＤ ＡＴＡ ＡＶＡＩＬ０ Ｌ１０９５を遅延させることにより、ＳＳＲ２１０の最 小サンプル点と最大サンプル点を調整することができる。ＤＡＴＡ＿ＡＶＡＩＬ ０＿Ｌ１０９５がローカルクロック周期より以上に遅延させられない限り、偶レ ジスタ９３０と奇レジスタ９４０とから来るデータは、Ｄ＿ＡＶＡＩＬ＿ＳＹＮ Ｃ＿０＿Ｌ１０８５に対して有効である。 図１３はＳＳＲ２１０のチップ平面図を示す線図である。各ＳＳＲデータスラ イス（またはセル）がチップの最も外側の２つの点から始まって配置されるよう に、ＳＳＲ２１０の配置を行うべきである。２つのそのようなデータスライスに 参照符号１３０５と１３１０を付ける。上記のように、全部で２０のデータスラ イスがある。チップの中央部に、ハンドシェイク（ＤＡＴＡ＿ＲＥＡＤＹ＿Ｌ） 信号（参照符号１３３０で示す）と負荷、非同期およびファンアオウトセル（す なわち、クロックおよび制御信号＝ＬＤ＿ＯＤＤ＿Ｌ９８０およびＬＤ＿ＥＶＥ Ｎ＿Ｌ９８５）（参照符号１３４０に示す）を配置する領域１１２０が設けられ る。それらの信号のおのおのの間のスキューを最小にするために、＿それらの信 号はチップの中央部に置かれる。容量結合に起因する漏話を最少にするために、 クロック信号とマルチプレクサ選択信号とはデータと、側波帯情報と、ハンドシ ェイク信号と、クロック信号とに対して直角に流れるようにしなければならない 。 以上、本発明をそれの好適な実施の形態に関してとくに示し説明したが、本発 明の要旨および範囲を逸脱することなしに構成および詳細を種々変更できること を当業者は理解されるであろう。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 ガレス，マイケル ビー. アメリカ合衆国カリフォルニア州、ロスア ルトス、エス．スプリンガー、ロード、 1112 【要約の続き】 る）ことを保証する。これにより、ハンドシェイク信号 に対する同期器の不確実さの理由を説明する十分なウィ ンドウが与えられ、しかもそれにより導入される待ち時 間は最短である。

Claims (1)

1. 【特許請求の範囲】 １． 処理ノードの１つからデータを受け、そのデータを通信チャネルへ送り 出すように構成され、かつ一対のクロックとハンドシェイク信号とを通信チャネ ルを横切って伝送するように構成されたドライバと、 通信チャネルを介して前記ドライバに接続され、前記データと、前記一対のク ロックと、前記ハンドシェイク信号とを通信チャネルから受けるように構成され た受信器と を備え、前記受信器は、 通信チャネルから受けた前記データを保存する第１のレジスタセットと、 この第１のレジスタセットに接続され、前記データを前記第１のレジスタセッ トから受ける第２のレジスタセットと を有するものである、データを２つの処理ノードの間で通信チャネルを横切っ て転送するための装置。 ２． 請求項１記載の装置であって、前記ドライバは第１の処理ノードに接続 され、前記受信器は第２の処理ノードに接続され、その第２の処理ノードはロー カルクロックを有し、前記第２のレジスタセットに保存されている前記データを 前記第２の処理ノードに転送するために、前記ハンドシェイク信号が前記受信器 により前記ローカルクロックに同期させられる装置。 ３． 請求項２記載の装置であって、前記第１の処理ノードはアイドルサイク ルを前記データ中に挿入して、前記データがプログラム可能な数のサイクルの間 常に送られる場合、およびその場合に限り、前記受信器によるオーバーランを阻 止する装置。 ４． 請求項２記載の装置であって、前記第１の処理ノードは前記データを保 護する検査コードを計算する手段と、誤り検査モードに遭遇した前記データを再 び送ることにより、検出した誤りから回復する手段とを含む装置。 ５． 請求項１記載の装置であって、前記ドライバは、第１のクロックを用い てデータを入力フリップフロップのセットに並列に保持し、かつ、第２のクロッ クを用いて前記データを通信チャネルに出力し、前記第１のクロックは前記第２ のクロックの周波数の４分の１である装置。 ６． 請求項１記載の装置であって、前記ハンドシェイク信号を用いて、前記 第２のレジスタセットを制御する制御信号を発生する装置。 ７． 請求項１記載の装置であって、前記データは前記側波帯情報とともに通 信チャネルに転送される装置。 ８． 請求項１記載の装置であって、前記第２のレジスタセットに保存されて いる前記データは少なくとも２クロックサイクルの間有効である装置。 ９． 処理ノードの１つからデータを並列に受け、そのデータを通信チャネル へ直列に送り出すように構成され、かつ第１のクロックを通信チャネルを横切っ て伝送するように構成されたドライバと、 通信チャネルを介して前記ドライバに接続され、前記データと、前記クロック とを通信チャネルから直列に受けるように構成された受信器と を備え、前記受信器は、 通信チャネルから受けた前記データを直列に保存する第１のレジスタセットと 、 この第１のレジスタセットに接続され、前記データを前記第１のレジスタセ ットから並列に受ける第２のレジスタセットと を有するものである、データを２つの処理ノードの間で通信チャネルを横切っ て転送するための装置。 １０． 請求項９記載の装置であって、前記ドライバは第２のクロックを通信 チャネルへ送り、前記第２のクロックは前記第１のクロックの真の補数である装 置。 １１． 請求項９記載の装置であって、前記ドライバは第１のクロックを用い てデータを入力フリップフロップのセットに並列に保持し、かつ、第２のクロッ クを用いて前記データを通信チャネルに出力し、前記第１のクロックは前記第２ のクロックの周波数の４分の１である装置。 １２． 請求項９記載の装置であって、前記ドライバは第１の処理ノードに接 続され、前記受信器は第２の処理ノードに接続され、その第２の処理ノードはロ ーカルクロックを有し、前記ドライバはハンドシェイク信号を通信チャネルを横 切ってさらに送り、前記第２のレジスタセットに保存されている前記データを前 記第２の処理ノードに転送するために、前記ハンドシェイク信号が前記受信器に より前記ローカルクロックに同期させられる装置。 １３． 請求項１２記載の装置であって、前記第１の処理ノードはアイドルサ イクルを前記データ中に挿入して、前記データがプログラム可能な数のサイクル の間常に送られる場合、およびその場合に限り、前記受信器によるオーバーラン を阻止する装置。 １４． 請求項１２記載の装置であって、前記第１の処理ノードは前記データ を保護する検査コードを計算する手段と、誤り検査モードに遭遇した前記データ を再び送ることにより、検出した誤りから回復する手段とを含む装置。 １５． 請求項９記載の装置であって、前記データはハンドシェイク信号とと もに通信チャネルに転送され、前記ハンドシェイク信号を用いて、前記第２のレ ジスタセットを制御する制御信号を発生する装置。 １６． 請求項９記載の装置であって、前記データは側波帯情報とともに通信 チャネルへ転送される装置。 １７． 請求項９記載の装置であって、前記第２のレジスタセットに保存され ている前記データが少なくとも２クロックサイクルの間有効である装置。 １８． （１）複数のデータビットを一対のソース同期クロックおよびハンド シェイク信号とともに通信チャネルに直列に送る過程と、 （２）前記一対のソース同期クロックを用いて前記複数のデータビットを第１ のフリップフロップセットに保持する過程と、 （３）前記ハンドシェイク信号を基にして制御信号セットを発生する過程と、 （４）前記第１のフリップフロップセットに保存されている前記複数のデータ を、前記制御信号セットに応答して、第２のフリップフロップセットに並列に保 持する過程と、 （５）前記ハンドシェイク信号を第２の処理コアのローカルクロックに同期さ せる過程と、 （６）前記第２のフリップフロップセットに保存されている前記複数のデータ を、前記同期されたハンドシェイク信号を基にして、第２の処理コアに転送する 過程と を備える、第１の処理コアと第２の処理コアとの間で通信チャネルを横切って データを転送する方法。