JP2005510800A - ハイブリッド・パラレル/シリアル・バス・インタフェースを有するユーザ機器(ue) - Google Patents
ハイブリッド・パラレル/シリアル・バス・インタフェースを有するユーザ機器(ue) Download PDFInfo
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Abstract
Description
Claims (37)
- ユーザ機器(UE)のハイブリッド・パラレル/シリアル・バス・インタフェースであって、
データ・ブロックを受け取るように構成された入力を有し、前記データ・ブロックを、各々が複数のビットを有する複数のニブルに分離するデータ・ブロック分離装置と、
各々のニブルに対して、
該ニブルをシリアル・データに変換するパラレル・シリアル変換器と、
前記ニブルのシリアル・データを転送するラインと、
前記ニブルのシリアル・データを変換して前記ニブルを再生するシリアル・パラレル変換器と、
前記再生されたニブルを前記データ・ブロックに組み合わせるデータ・ブロック再構成装置と
を備えたことを特徴とするUEインタフェース。 - データ・ブロックにおけるビット数は、Nであり、前記ラインの数は、iでありかつ1<i<Nであることを特徴とする請求項1に記載のUEインタフェース。
- ニブルにおけるビット数は4であり、前記ラインの数は2であることを特徴とする請求項1に記載のUEインタフェース。
- データ・ブロックを受け取るように構成された入力を有し、前記データ・ブロックを、各々が複数のビットを有する複数のニブルに分離する手段と、
各々のニブルに対して、
該ニブルをシリアル・データに変換する手段と、
前記ニブルのシリアル・データを転送するラインと、
前記ニブルのシリアル・データを変換して前記ニブルを再生する手段と、
前記再生されたニブルを前記データ・ブロックに組み合わせる手段と
を備えたことを特徴とするUEインタフェース。 - データ・ブロックにおけるビット数は、Nであり、前記ラインの数は、iでありかつ1<i<Nであることを特徴とする請求項4に記載のUEインタフェース。
- ニブルにおけるビット数は4であり、前記ライン数は2であることを特徴とする請求項4に記載のUEインタフェース。
- 第1のノードから第2のノードへデータを転送するハイブリッド・パラレル/シリアル・バス・インタフェースを有するユーザ機器(UE)であって、前記インタフェースは、
前記第1のノードからのデータ・ブロックをnビットよりなるm組に分離し、前記m組の各々にスタート・ビットを加えるデータ・ブロック分離装置であって、前記m個のスタート・ビットは、集合的に実行されるべき特定の機能または宛先の1つを表すデータ・ブロック分離装置と、
前記m組の各々に対して、前記第1のノードから前記第2のノードへ前記m組を転送する個別のラインと、
前記m組を受信し、前記m組を前記データ・ブロックに組み合わせ、前記m個のスタート・ビットに従って前記m組を利用するデータ・ブロック再構成装置と
を備えたことを特徴とするUE。 - データを伝達しているときには、前記m個のスタート・ビットの少なくとも1つは、1の状態であり、前記インタフェースがデータを伝達していないときは、すべての前記個別のラインは、0の状態を維持することを特徴とする請求項7に記載のUE。
- 前記m個のスタート・ビットは、データ転送の開始を表すことを特徴とする請求項7に記載のUE。
- 前記m個のスタート・ビットは、集合的に、宛先ではなく、特定の数学的な機能を表すことを特徴とする請求項7に記載のUE。
- 前記m個のスタート・ビットが集合的に表す機能は、相対的増加、相対的減少および絶対値の機能を含むことを特徴とする請求項7に記載のUE。
- 前記m個のスタート・ビットは、集合的に、実行されるべき機能ではなく、特定の宛先を表すこと、を特徴とする請求項7に記載のUE。
- 前記m個のスタート・ビットが集合的に表す宛先は、RXおよびTXの利得制御器を含むことを特徴とする請求項12に記載のUE。
- 前記m個のスタート・ビットは、集合的に、実行されるべき特定の機能および特定の宛先の両方を表すことを特徴とする請求項7に記載のUE。
- 第1のノードから第2のノードへデータを転送するためのハイブリッド・パラレル/シリアル・バス・インタフェースを有するユーザ機器(UE)であって、前記インタフェースは、
データ・ブロックをnビットのm組に分離する手段と、
前記m組の各々にスタート・ビットを加える手段であって、前記m個のスタート・ビットは、集合的に実行されるべき特定の機能または宛先の1つを表す手段と、
前記第1のノードから前記m組の各々を個別のラインにより転送する手段と、
前記第2のノードにおいて前記転送されたm組の各々を受信する手段と、
前記受信されたm組を前記m個のスタート・ビットに従って利用する手段と
を備えたことを特徴とするUE。 - 前記加えるための手段は、前記m個のスタート・ビットの少なくとも1つを1の状態に設定し、前記インタフェースがデータを伝達していないときは、すべての前記個別のラインを0の状態に設定することを特徴とする請求項15に記載のUE。
- 前記m個のスタート・ビットの少なくとも1つは、データ転送の開始を表すことを特徴とする請求項15に記載のUE。
- 前記m個のスタート・ビットは、集合的に、宛先ではなく、実行されるべき特定の機能を表すことを特徴とする請求項15に記載のUE。
- 前記m個のスタート・ビットが集合的に表す機能は、相対的増加、相対的減少および絶対値の機能を含むことを特徴とする請求項15に記載のUE。
- 前記m個のスタート・ビットは、集合的に、実行されるべき機能ではなく、特定の宛先を表すことを特徴とする請求項15に記載のUE。
- 前記m個のスタート・ビットが集合的に表す宛先は、RXおよびTXの利得制御器を含むことを特徴とする請求項20に記載のUE。
- 前記m個のスタート・ビットは、集合的に、実行されるべき特定の機能および特定の宛先の両方を表すことを特徴とする請求項15に記載のUE。
- 同期化システムで使用するユーザ機器(UE)のハイブリッド・パラレル/シリアル・バス・インタフェースであって、前記同期化システムは、関連付けられたクロックを有し、
データ・ブロックを受け取るように構成された入力を有し、前記データ・ブロックを、各々が複数のビットを有する複数のニブルに分離するデータ・ブロック分離装置と、
偶数組および奇数組のパラレル・シリアル(P/S)変換器であって、各組のP/S変換器は、前記クロックのクロック・レートに同期化された前記ニブルを受信し、前記ニブルをシリアル・データに変換するP/S変換器と、
前記偶数組のP/S変換器のシリアル・データをi本のラインにより前記クロックの立ち上がりエッジで転送し、および前記奇数組のP/S変換器のシリアル・データをi本のラインにより前記クロックの立ち下がりエッジで転送するための第1組のi個の多重装置と、
前記偶数および奇数のシリアル・データを受信し、前記偶数の受信されたシリアル・データを偶数バッファに送り、および前記奇数のシリアル・データを奇数バッファに送る第2組のi個の分離装置と、
偶数組および奇数組のシリアル・パラレル(S/P)変換器であって、前記偶数組のS/P変換器は、前記偶数の受信されたシリアル・データを偶数のパラレル・データに変換し、前記クロックに同期化された前記偶数のパラレル・データを出力し、前記奇数組のS/P変換器は、前記奇数の受信されたシリアル・データを奇数のパラレル・データに変換し、前記クロックに同期化された前記奇数のパラレル・データを出力するS/P変換器と、
前記偶数および奇数のパラレル・データを前記データ・ブロックとして組み合わせるデータ・ブロック再構成装置と
を備えたことを特徴とするUEインタフェース。 - 各々のデータ・ブロックは、nビットを有し、および1<i<N/2であることを特徴とする請求項23に記載のUEインタフェース。
- 前記偶数および奇数バッファは、前記偶数組および奇数組のP/S変換器の出力をバッファして、前記偶数組および奇数組のS/P変換器は、前記クロックに同期化された前記偶数および奇数の受信されたシリアル・データを受信することを特徴とする請求項23に記載のUEインタフェース。
- ユーザ機器(UE)により使用される双方向のシリアル/パラレル・バス・インタフェースであって、
データ・ブロックを転送する複数のラインであって、各々のデータ・ブロックのビット数より少ない数のラインと、
第1のデータ・ブロックを第2ノードに前記複数のラインにより送る第1ノードであって、前記第1ノードは、前記データ・ブロックを複数の第1ニブルに分離し、前記複数の第1ニブルは、前記複数のラインと同一の数であり、各々の第1のニブルは、複数のビットを有する第1ノードと、
第2のデータ・ブロックを前記第1ノードに前記複数のラインにより送る前記第2ノードであって、前記第2ノードは、前記データ・ブロックを複数の第2ニブルに分離し、前記複数の第2ニブルは、前記複数のラインと同一の数であり、各々のニブルは、複数のビットを有する前記第2ノードと
を備えたことを特徴とするUEインタフェース。 - 前記第1ノードは、前記データ・ブロックを複数の第3ニブルに分離し、前記第3ニブルの数jは、ラインの数Nより少なく、前記第3のニブルをj本のラインにより転送することを特徴とする請求項26に記載のUEインタフェース。
- 前記第2ノードは、第4のデータ・ブロックをKビットに分離し、KはN−Jライン以下であり、前記第4のデータ・ブロックをK本のラインにより転送することを特徴とする請求項27に記載のUEインタフェース。
- 前記第1ノードのデータ・ブロックは、利得制御情報を含むことを特徴とする請求項26に記載のUEインタフェース。
- 前記第2ノードのデータ・ブロックは、前記利得制御情報の受信の確認を含むことを特徴とする請求項29に記載のUEインタフェース。
- 前記第2ノードのデータ・ブロックは、前記第2ノードに関連付けられた状態の情報を含むことを特徴とする請求項29に記載のUEインタフェース。
- 利得値を表すnビットを有するデータ・ブロックを生成する利得制御器(GC)の制御器と、
前記データ・ブロックを前記GC制御器からGCまで転送するi(1<i<n)本のラインと、
前記データ・ブロックを受信し、前記データ・ブロックの前記利得値を用いて前記GCの利得を調整する前記GCと
を備えたことを特徴とするUEGC。 - 前記データ・ブロックを複数のニブルに分離するデータ・ブロック分離装置であって、各々のニブルは、前記i本のラインの中の異なるラインにより転送されるデータ・ブロック分離装置と、
前記ニブルを前記データ・ブロックに組み合わせるデータ・ブロック再構成装置と
をさらに備えることを特徴とする請求項32に記載のUEGC。 - スタート・ビットが各々のニブルに付加されることを特徴とする請求項33に記載のUEGC。
- 前記スタート・ビットは、実行されるべき機能を示すことを特徴とする請求項34に記載のUEGC。
- 前記スタート・ビットにより示される機能は、相対的増加、相対的減少および絶対値の機能を含むことを特徴とする請求項35に記載のUEGC。
- 前記GCは、RXGCおよびTXGCを含み、前記スタート・ビットは、前記データ・ブロックが前記RXGCまたはTXGCのいずれに送られるかを示すことを特徴とする請求項34に記載のUEGC。
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