JP2005510800A - ハイブリッド・パラレル／シリアル・バス・インタフェースを有するユーザ機器（ｕｅ） - Google Patents

Abstract

ユーザ機器（ＵＥ）のハイブリッド・パラレル／シリアル・バス・インタフェースは、データ・ブロック分離装置（４０）を有する。データ・ブロック分離装置は、データ・ブロックを受信するように構成された入力を有し、そのデータ・ブロックを複数のニブルに分離する。各々のニブルについて、パラレル・シリアル変換器（４２_i）は、ニブルをシリアル・データに変換する。１本のラインが各々のニブルのシリアル・データを転送する。シリアル・パラレル変換器（４６_i）は、各々のニブルのシリアル・データを変換し、ニブルを再生する。データ・ブロック再構成装置（４８）は、再生されたニブルをデータ・ブロックに組み合わせる。

Description

本発明は、バス・データ転送に関する。特に、本発明は、バス・データを転送するためのライン数を削減することに関する。

データを転送するために用いられるバスの一例を、図１に示す。図１は、無線通信システムにおける使用のための受信および送信の利得制御器（ＧＣ）３０、３２、およびＧＣ制御器３８を例示する。基地局またはユーザ機器などの通信局は、信号を送信（ＴＸ）し、受信（ＲＸ）する。これら信号の利得を制御するために、他の受信／送信構成要素の動作範囲以内になるよう、ＧＣ３０、３２は、受信信号および送信信号の利得を調節する。

ＧＣ３０、３２に対して利得パラメータを制御するために、ＧＣ制御器３８が用いられる。図１に示したように、ＧＣ制御器３８は、１６本のラインのバス３４、３６などの電力制御バスを用いて、各々８本のラインのＴＸ３６およびＲＸ３４に対して利得値を送る。電力制御バス・ライン３４、３６は、高速データ転送を可能とするが、ＡＳＩＣ（Application Specific IC）などの集積回路（IC：Integrated Circuit）において、ＧＣ３０、３２およびＧＣ制御器３８に多くのピンを必要とするか、またはＧＣ３０、３２とＧＣ制御器３８との間に多くの接続を必要とする。ピン数を増大することは、追加の回路基板の面積および接続を必要とする。ＩＣの接続を増加させることは、貴重なＩＣのスペースを費やす。ピン数または接続数が大きいということは、その実装方法によってはバスのコストを増大させる可能性がある。

従って、データ転送の他の解決法を有することが望まれる。

ハイブリッド・パラレル／シリアル・バス・インタフェースは、データ・ブロック分離装置を有する。データ・ブロック分離装置は、データ・ブロックを受信するように構成された入力を有し、そのデータ・ブロックを複数のニブルに分離する。各々のニブルに対して、パラレル・シリアル変換器は、ニブルをシリアル・データに変換する。１本のラインは、各々のニブルのシリアル・データを転送する。シリアル・パラレル変換器は、各々のニブルのシリアル・データを変換し、ニブルを再生する。データ・ブロック再構成装置は、再生されたニブルをデータ・ブロックに組み合わせる。

図２は、ハイブリッド・パラレル／シリアル・バス・インタフェースのブロック図であり、図３は、ハイブリッド・パラレル／シリアル・バス・インタフェースのデータ転送のフローチャートである。データ・ブロックは、ノード１（５０）からノード２（５２）へ、インタフェース４４を通って転送される（ステップ５４）。データ・ブロック分離装置４０は、ブロックを受け取り、ブロックをｉ個のニブルに分離し、ｉ本のデータ転送ライン４４に乗せて転送する（ステップ５６）。ｉの値は、接続の数および転送速度の間のトレードオフに基づく。ｉを決定するための１つの解決法は、データ・ブロックを転送するために許容される最大待ち時間を最初に決定することである。許容される最大待ち時間に基づいて、ブロックを転送するために必要とされるラインの最小数が決定される。ラインの最小数を用いて、データを転送するために使用されるラインは、少なくともその最小数であるように選択される。ライン４４は、ピンであり、それらに関連する回路基板上の接続またはＩＣ上の接続である場合がある。ニブルに分離するための１つの解決法は、ブロックを最上位から最下位までのニブルに分割することである。図４に、２本のライン上での８ビットのブロック転送を示すように、ブロックは、４ビットの最上位ニブルおよび４ビットの最下位ニブルに分離される。

もう１つの解決法は、ｉ個のニブルにまたがってブロックをインターリーブすることである。ブロックの最初のｉビットは、各々のニブルの最初のビットになる。２番目のｉビットは、各々のニブルの２番目のビットになり、最後のｉビットまで同様である。図５に、２本の接続での８ビットのブロックを示すように、最初のビットは、第１のニブルの最初のビットにマップされる。第２のビットは、第２のニブルの最初のビットにマップされる。第３のビットは、第１のニブルの２番目のビットにマップされ、最後のビットが第２のニブルの最後のビットにマップされるまで続けられる。

各々のニブルは、ｉ個のパラレル・シリアル（Ｐ／Ｓ）変換器４２の対応する１つに送られ、パラレルビットからシリアルビットに変換され（ステップ５８）、そのラインを通してシリアルで転送される（ステップ６０）。各々のラインの相手側には、シリアル・パラレル（Ｓ／Ｐ）変換器４６がある。各々のＳ／Ｐ変換器４６は、伝達されたシリアル・データを元のニブルに変換する（ステップ６２）。ｉ個の再生されたニブルは、データ・ブロック再構成装置４８により処理され、元のデータ・ブロックを再構成する（ステップ６４）。

別の双方向による解決法において、図６に示すように、ｉ本の接続を用いてデータを両方向に転送する。情報データを両方向に転送することができ、または情報を一方向に送ることができ、および確認を他の方向に返送することができる。ノード１（５０）からノード２（５２）への転送するデータ・ブロックは、データ・ブロック分離再構成装置６６により受け取られる。分離再構成装置６６は、ブロックをｉ個のニブルに分離する。ｉ個のＰ／Ｓ変換器６８は、各々のニブルをシリアル・データに変換する。一組の多重分離装置ＤＭ（MUXs/DMUXs）７１は、各々のＰ／Ｓ変換器６８をｉ本のライン４４の対応する１本に接続する。ノード２（５２）において、もう一組のＤＭ７５が、ライン４４を一組のＳ／Ｐ変換器７２に接続する。Ｓ／Ｐ変換器７２は、受信された各々のニブルのシリアル・データを伝達された元のニブルに変換する。受信されたニブルは、データ・ブロック分離再構成装置７６により元のデータ・ブロックに再構成され、受信されたデータ・ブロックとして出力される。

ノード２（５２）からノード１（５０）へ転送されるブロックに対して、データ・ブロックは、データ・ブロック分離再構成装置７６により受け取られる。そのブロックは、ニブルに分離され、そのニブルは、一組のＰ／Ｓ変換器７４に送られる。Ｐ／Ｓ変換器７４は、各々のニブルをｉ本のライン４４を通して転送するためにシリアル・フォーマットに変換する。ノード２の一組のＤＭ７５は、Ｐ／Ｓ変換器７４をｉ本のライン４４に接続し、ノード１の一組のＤＭ７１の集合は、ライン４４をｉ個のＳ／Ｐ変換器７０に接続する。Ｓ／Ｐ変換器７０は、伝達されたデータを元のニブルに変換する。データ・ブロック分離再構成装置６６は、受信されたニブルからデータ・ブロックを再構成し、受信されたデータ・ブロックを出力する。データは、一度に一方向に送られるだけなので、この実施例は半二重モードで動作する。

図７は、双方向切替回路の一実施例の単純化された図である。ノード１のＰ／Ｓ変換器６８からのシリアル出力は、３状態のすなわちトライステート・バッファ７８の［制御端子］に入力される。バッファ７８は、ハイ状態を表わす電圧に接続されたもう１つの入力を有する。バッファ７８の出力は、シリアル・データであり、ライン８５によりノード２のトライステート・バッファ８４に送られる。抵抗器８６が、ライン８５と地気の間に接続される。ノード２のバッファ８４は、シリアル・データをノード２のＳ／Ｐ変換器７２に渡す。同様に、ノード２のＰ／Ｓ変換器７４からのシリアル出力は、トライステート・バッファ８２に入力される。バッファ８２は、同じくハイ状態の電圧に接続されたもう１つの入力を有する。バッファ８２のシリアル出力は、ライン８５によりノード１のトライステート・バッファ８０に送られる。ノード１のバッファ８０は、シリアル・データをノード１のＳ／Ｐ変換器７０に渡す。

もう１つの実施例において、ｉ本のライン４４の一部で、一方向にデータを転送し、ｉ本のライン４４の他のラインでもう一方にデータを転送する。ノード１（５０）において、データ・ブロックは、ノード２（５２）への送信するために受け取られる。ブロックに必要とされるデータ・スループット・レートおよび反対方向のトラフィック要求に基づいて、１〜ｉの間のｊ個の接続を、ブロックの転送に用いる。ブロックは、ｊ個のニブルに分解され、ｉ個のＰ／Ｓ変換器６８のうちのｊ個を用いてｊ組のシリアル・データに変換される。ｊ個のノード２のＳ／Ｐ変換器７２のうちの対応する数およびノード２のデータ・ブロック分離再構成装置７６は、データ・ブロックを再生する。反対方向においては、ｉ−ｊすなわちｋ本のラインを用いて、ブロック・データを転送する。

利得制御バスにおいて使用する双方向性バスの好適な一実施例においては、利得制御値は、一方向に送られ、確認信号が返送される。利得制御値が一方向に、利得制御装置の状態が他の方向に交互に送られる。

ハイブリッド・パラレル／シリアル・インタフェースの一実施例は、同期化システムにおいて行われ、図８に関連して記述される。同期化クロックを用いて、様々な構成要素のタイミングを同期化する。データ・ブロック転送の開始を示すために、スタート・ビットが送られる。図８に示したように、各々のラインは、通常ゼロレベルにいる。スタート・ビットが送られ、ブロック転送の開始が示される。この例において、スタート・ビットを１本のラインで送れば十分であるにもかかわらず、すべてのラインが、スタート・ビットを送る。もし、スタート・ビットが、１つの値として、任意のラインにより送られるならば、受信したノードは、ブロック・データ転送が開始されたことを認識する。各々のシリアル・ニブルは、対応するラインを通して送られる。ニブル転送の後に、ラインは、すべてロー状態などの通常の状態に戻る。

もう１つの実施例において、スタート・ビットを、実行される機能の指示として用いられる。このような一実施例を図９に示す。図１０に示したように、もし任意の接続の最初のビットが１であるなら、受信ノードは、ブロック・データが転送されつつあることを認識する。ＧＣ制御器の実施例として図１１の表に示したように、スタート・ビットの組み合わせとして「０１」、「１０」および「１１」の３つの組み合わせを用いる。「００」は、スタート・ビットが送られなかったことを示す。各々の組み合わせが機能を表す。この例において、「０１」は、データ・ブロック値を１だけ減少させるなど、相対的に減算機能を実行すべきであることを示す。「１０」は、データ・ブロック値を１だけ増加させるなど、相対的に加算機能を実行すべきであることを示す。「１１」は、絶対値機能を示し、ブロックは同一の値を維持する。利用可能な機能の数を増やすために、追加のビットが用いられる。例えば、１本のラインについて２つのスタート・ビットにより、７つの機能まで対応付けられ、またはｉ本のラインについてｎ個のスタート・ビットにより、ｉⁿ⁺¹−１の機能まで対応付けられる。処理装置８６は、スタート・ビットにより示されるとおりに、受信されたデータ・ブロックに対して、その機能を実行する。

図１２に示したもう１つの実施例において、スタート・ビットは、宛先装置を示す。２つの宛先装置／２本のラインの実施例について示す図１３において、スタート・ビットの組み合わせは、転送されるデータ・ブロックの宛先装置８８〜９２に関連する。「０１」は使用せず、「１０」は装置２を表し、「１１」は装置１を表す。データ・ブロック再構成装置４８がスタート・ビットを受信した後に、再構成されたブロックは、対応する装置８８〜９２に送られる。可能な宛先装置の数を増やすために、追加のスタート・ビットを用いることができる。ｉ本のラインのそれぞれについてｎ個のスタート・ビットにより、ｉⁿ⁺¹−１台までの装置を選択することができる。

図１４の表に示すように、スタート・ビットを使用して、機能および宛先装置の両方を表すことができる。図１４は、ＲＸＧＣおよびＴＸ・ＧＣなどの２つの装置を有する３本の接続システムを示す。各々のラインに対するスタート・ビットを用いて、２つの装置に対する３つの機能が示される。この例において、ライン３のスタート・ビットは、宛先装置を表し、装置１に対し「０」、および装置２に対し「１」である。ライン１および２のビットは、実行される機能を表す。「１１」は絶対値機能を表し、「１０」は相対的増加機能を表し、「０１」は相対的減少を表す。３つのすべてのスタート・ビットがゼロ、すなわち「０００」は、通常非データ転送の状態、「００１」は使用しない。追加のビットを用いて、より多くの機能または装置を加えることができる。ｉ本のラインのそれぞれについてｎ個のスタート・ビットにより、ｉⁿ⁺¹-１までの機能／装置の組み合わせが可能である。

図１５は、機能および宛先装置の両方を示すスタート・ビットを実現するシステムのブロック図である。再生されたニブルは、データ・ブロック再構成装置４８により受け取られる。受け取られたスタート・ビットに基づき、処理装置８６は、示された機能を実行し、処理されたブロックは、示された宛先装置８８〜９２に送られる。

図１６のフローチャートにおいて示したように、機能／宛先を示すスタート・ビットは、各々のニブルに加えられる（ステップ９４）。ニブルは、ｉ本のラインにより送られる（ステップ９６）。スタート・ビットを使用して、適切な機能を、データ・ブロックに対して実行し、データ・ブロックが適切な宛先に送られ、または両方が実行される（ステップ９８）。

同期化システムにおいてそのスループットを増大するために、クロックの立ち上がり（偶数）エッジおよび立ち下がり（奇数）エッジの両方を使用して、ブロック・データを転送する。一実施例を図１７に示す。データ・ブロックは、データ・ブロック分離装置１００により受け取られ、二組のｉ個のニブル（偶数および奇数）に分離される。ｉ個のニブルの各々の組は、一組のｉ個のＰ／Ｓ装置１０２、１０４のそれぞれに送られる。図１７に示したように、奇数組のＰ／Ｓ装置１０２は、ｉ個のＰ／Ｓ装置を有し、インバータ１１８により反転されたクロック信号を有する。結果として、反転されたクロック信号は、システム・クロックに対して半サイクルだけ遅延している。一組のｉ個のＭＵＸ１０６は、偶数組のＰ／Ｓ装置１０４と奇数組のＰ／Ｓ装置１０２との間で２倍のクロック・レートにおいて選択する。結果として各々の接続を経て転送されてデータは、２倍のクロック・レートである。各々の接続の相手側は、対応するＤＥＭＵＸ１０８である。ＤＥＭＵＸ１０８は、各々のライン４４を、２倍のクロック・レートで連続的に偶数バッファ１１２および奇数バッファ１１０に接続する。各々のバッファ１１２、１１０は、対応する偶数ビットおよび奇数ビットを受信し、その値を１クロック・サイクルの間保持する。偶数組および奇数組のＳ／Ｐ装置１１６、１１４は、偶数および奇数のニブルを再生する。データ・ブロック再構成装置１２２は、転送されたニブルからデータ・ブロックを再構成する。

図１８は、クロックの立ち上がりおよび立ち下がりエッジを用いるシステムのラインによるデータ転送を示す。ライン１により転送される偶数データおよび奇数データが示される。網掛け部分は、結合された信号において、立ち下がりクロック・データを示し、非網掛け部分は、立ち上がりクロック・データを示す。図示したように、データ転送レートは２倍に増大される。

図１９は、ＧＣ制御器３８とＧＣ１２４との間に用いられるハイブリッド・パラレル／シリアル・インタフェースの好適な実施例である。１６ビットのＧＣ制御データ（８ビットのＲＸおよび８ビットのＴＸ）を有するデータ・ブロックは、ＧＣ制御器３８からデータ・ブロック分離装置４０に送られる。データ・ブロックは、２つの８ビットのニブルなど、２つのニブルに分離される。ニブル毎に９ビットになるように、スタート・ビットを各々のニブルに加える。２つのニブルは、２つのＰ／Ｓ変換器４２を用いて２本のラインにより転送される。Ｓ／Ｐ変換器４６は、スタート・ビットを検出すると、受信されたニブルをパラレル・フォーマットに変換する。データ・ブロック再構成装置は、元の１６ビットを再構成し、ＧＣ１２４の利得を制御する。図１１に示したように、機能をスタート・ビットにより示す場合には、ＡＧＣ１２４は、利得の調節に先立って、受信されたブロックに対しその機能を実行する。

図２０は、ＧＣ制御器３８とＲＸＧＣ３０およびＴＸＧＣ３２との間に３本のラインを用いるハイブリッド・パラレル／シリアル・インタフェースの他の好適実施例である。ＧＣ制御器３８は、適切なＲＸ利得値とＴＸ利得値と、および図１４のスタート・ビットとともに、データ・ブロックをＧＣ３０、３２へ送る。図１４のスタート・ビットを用いる場合には、装置１は、ＲＸＧＣ３０であり、装置２は、ＴＸＧＣ３２である。データ・ブロック分離装置４０は、３本のラインにより転送するデータ・ブロックを３つのニブルに分離する。３つのＰ／Ｓ変換器４２および３つのＳ／Ｐ変換器４６を用いて、ニブルは、そのラインによりシリアルに転送され、元のニブルに変換される。データ・ブロック再構成装置４８は、元のデータ・ブロックを再構成し、相対的増加、相対的減少および絶対値などスタート・ビットにより示されるように機能を実行する。結果として生じるデータは、スタート・ビットにより示されるように、ＲＸまたはＴＸＧＣ３０、３２のどちらかに送られる。

ＲＸＧＣ、ＴＸＧＣおよびＧＣ制御器を示す図である。 ハイブリッド・パラレル／シリアル・バス・インタフェースのブロック図である。 ハイブリッド・パラレル／シリアル・バス・インタフェースを用いるデータ・ブロック転送のフローチャートである。 ブロックを最上位および最下位のニブルに分離することを示す図である。 データ・インターリーブを用いてブロックを分離することを示す図である。 双方向性のハイブリッド・パラレル／シリアル・バス・インタフェースのブロック図である。 １本の双方向性ラインの一実施例の図である。 スタート・ビットを示すタイミング図である。 機能制御の可能なハイブリッド・パラレル／シリアル・バス・インタフェースのブロック図である。 機能制御の可能なハイブリッド・パラレル／シリアル・バス・インタフェースについてのスタート・ビットのタイミング図である。 機能を示すスタート・ビットの一実施例のテーブルである。 宛先を制御するハイブリッド・パラレル／シリアル・バス・インタフェースのブロック図である。 宛先を示すスタート・ビットの一実施例のテーブルである。 宛先／機能を示すスタート・ビットの一実施例のテーブルである。 宛先／機能を制御するハイブリッド・パラレル／シリアル・バス・インタフェースのブロック図である。 宛先／機能を示すスタート・ビットのフローチャートである。 クロックの立ち上がりおよび立ち下がりエッジを用いるハイブリッド・パラレル／シリアル・バス・インタフェースのブロック図である。 クロックの立ち上がりおよび立ち下がりエッジを用いるハイブリッド・パラレル／シリアル・バス・インタフェースのタイミング図である。 ２本ラインのＧＣ／ＧＣ制御器バスのブロック図である。 ３本ラインのＧＣ／ＧＣ制御器バスのブロック図である。

Claims (37)

1. ユーザ機器（ＵＥ）のハイブリッド・パラレル／シリアル・バス・インタフェースであって、
   データ・ブロックを受け取るように構成された入力を有し、前記データ・ブロックを、各々が複数のビットを有する複数のニブルに分離するデータ・ブロック分離装置と、
   各々のニブルに対して、
   該ニブルをシリアル・データに変換するパラレル・シリアル変換器と、
   前記ニブルのシリアル・データを転送するラインと、
   前記ニブルのシリアル・データを変換して前記ニブルを再生するシリアル・パラレル変換器と、
   前記再生されたニブルを前記データ・ブロックに組み合わせるデータ・ブロック再構成装置と
   を備えたことを特徴とするＵＥインタフェース。
2. データ・ブロックにおけるビット数は、Ｎであり、前記ラインの数は、ｉでありかつ１＜ｉ＜Ｎであることを特徴とする請求項１に記載のＵＥインタフェース。
3. ニブルにおけるビット数は４であり、前記ラインの数は２であることを特徴とする請求項１に記載のＵＥインタフェース。
4. データ・ブロックを受け取るように構成された入力を有し、前記データ・ブロックを、各々が複数のビットを有する複数のニブルに分離する手段と、
   各々のニブルに対して、
   該ニブルをシリアル・データに変換する手段と、
   前記ニブルのシリアル・データを転送するラインと、
   前記ニブルのシリアル・データを変換して前記ニブルを再生する手段と、
   前記再生されたニブルを前記データ・ブロックに組み合わせる手段と
   を備えたことを特徴とするＵＥインタフェース。
5. データ・ブロックにおけるビット数は、Ｎであり、前記ラインの数は、ｉでありかつ１＜ｉ＜Ｎであることを特徴とする請求項４に記載のＵＥインタフェース。
6. ニブルにおけるビット数は４であり、前記ライン数は２であることを特徴とする請求項４に記載のＵＥインタフェース。
7. 第１のノードから第２のノードへデータを転送するハイブリッド・パラレル／シリアル・バス・インタフェースを有するユーザ機器（ＵＥ）であって、前記インタフェースは、
   前記第１のノードからのデータ・ブロックをｎビットよりなるｍ組に分離し、前記ｍ組の各々にスタート・ビットを加えるデータ・ブロック分離装置であって、前記ｍ個のスタート・ビットは、集合的に実行されるべき特定の機能または宛先の１つを表すデータ・ブロック分離装置と、
   前記ｍ組の各々に対して、前記第１のノードから前記第２のノードへ前記ｍ組を転送する個別のラインと、
   前記ｍ組を受信し、前記ｍ組を前記データ・ブロックに組み合わせ、前記ｍ個のスタート・ビットに従って前記ｍ組を利用するデータ・ブロック再構成装置と
   を備えたことを特徴とするＵＥ。
8. データを伝達しているときには、前記ｍ個のスタート・ビットの少なくとも１つは、１の状態であり、前記インタフェースがデータを伝達していないときは、すべての前記個別のラインは、０の状態を維持することを特徴とする請求項７に記載のＵＥ。
9. 前記ｍ個のスタート・ビットは、データ転送の開始を表すことを特徴とする請求項７に記載のＵＥ。
10. 前記ｍ個のスタート・ビットは、集合的に、宛先ではなく、特定の数学的な機能を表すことを特徴とする請求項７に記載のＵＥ。
11. 前記ｍ個のスタート・ビットが集合的に表す機能は、相対的増加、相対的減少および絶対値の機能を含むことを特徴とする請求項７に記載のＵＥ。
12. 前記ｍ個のスタート・ビットは、集合的に、実行されるべき機能ではなく、特定の宛先を表すこと、を特徴とする請求項７に記載のＵＥ。
13. 前記ｍ個のスタート・ビットが集合的に表す宛先は、ＲＸおよびＴＸの利得制御器を含むことを特徴とする請求項１２に記載のＵＥ。
14. 前記ｍ個のスタート・ビットは、集合的に、実行されるべき特定の機能および特定の宛先の両方を表すことを特徴とする請求項７に記載のＵＥ。
15. 第１のノードから第２のノードへデータを転送するためのハイブリッド・パラレル／シリアル・バス・インタフェースを有するユーザ機器（ＵＥ）であって、前記インタフェースは、
    データ・ブロックをｎビットのｍ組に分離する手段と、
    前記ｍ組の各々にスタート・ビットを加える手段であって、前記ｍ個のスタート・ビットは、集合的に実行されるべき特定の機能または宛先の１つを表す手段と、
    前記第１のノードから前記ｍ組の各々を個別のラインにより転送する手段と、
    前記第２のノードにおいて前記転送されたｍ組の各々を受信する手段と、
    前記受信されたｍ組を前記ｍ個のスタート・ビットに従って利用する手段と
    を備えたことを特徴とするＵＥ。
16. 前記加えるための手段は、前記ｍ個のスタート・ビットの少なくとも１つを１の状態に設定し、前記インタフェースがデータを伝達していないときは、すべての前記個別のラインを０の状態に設定することを特徴とする請求項１５に記載のＵＥ。
17. 前記ｍ個のスタート・ビットの少なくとも１つは、データ転送の開始を表すことを特徴とする請求項１５に記載のＵＥ。
18. 前記ｍ個のスタート・ビットは、集合的に、宛先ではなく、実行されるべき特定の機能を表すことを特徴とする請求項１５に記載のＵＥ。
19. 前記ｍ個のスタート・ビットが集合的に表す機能は、相対的増加、相対的減少および絶対値の機能を含むことを特徴とする請求項１５に記載のＵＥ。
20. 前記ｍ個のスタート・ビットは、集合的に、実行されるべき機能ではなく、特定の宛先を表すことを特徴とする請求項１５に記載のＵＥ。
21. 前記ｍ個のスタート・ビットが集合的に表す宛先は、ＲＸおよびＴＸの利得制御器を含むことを特徴とする請求項２０に記載のＵＥ。
22. 前記ｍ個のスタート・ビットは、集合的に、実行されるべき特定の機能および特定の宛先の両方を表すことを特徴とする請求項１５に記載のＵＥ。
23. 同期化システムで使用するユーザ機器（ＵＥ）のハイブリッド・パラレル／シリアル・バス・インタフェースであって、前記同期化システムは、関連付けられたクロックを有し、
    データ・ブロックを受け取るように構成された入力を有し、前記データ・ブロックを、各々が複数のビットを有する複数のニブルに分離するデータ・ブロック分離装置と、
    偶数組および奇数組のパラレル・シリアル（Ｐ／Ｓ）変換器であって、各組のＰ／Ｓ変換器は、前記クロックのクロック・レートに同期化された前記ニブルを受信し、前記ニブルをシリアル・データに変換するＰ／Ｓ変換器と、
    前記偶数組のＰ／Ｓ変換器のシリアル・データをｉ本のラインにより前記クロックの立ち上がりエッジで転送し、および前記奇数組のＰ／Ｓ変換器のシリアル・データをｉ本のラインにより前記クロックの立ち下がりエッジで転送するための第１組のｉ個の多重装置と、
    前記偶数および奇数のシリアル・データを受信し、前記偶数の受信されたシリアル・データを偶数バッファに送り、および前記奇数のシリアル・データを奇数バッファに送る第２組のｉ個の分離装置と、
    偶数組および奇数組のシリアル・パラレル（Ｓ／Ｐ）変換器であって、前記偶数組のＳ／Ｐ変換器は、前記偶数の受信されたシリアル・データを偶数のパラレル・データに変換し、前記クロックに同期化された前記偶数のパラレル・データを出力し、前記奇数組のＳ／Ｐ変換器は、前記奇数の受信されたシリアル・データを奇数のパラレル・データに変換し、前記クロックに同期化された前記奇数のパラレル・データを出力するＳ／Ｐ変換器と、
    前記偶数および奇数のパラレル・データを前記データ・ブロックとして組み合わせるデータ・ブロック再構成装置と
    を備えたことを特徴とするＵＥインタフェース。
24. 各々のデータ・ブロックは、ｎビットを有し、および１＜ｉ＜Ｎ／２であることを特徴とする請求項２３に記載のＵＥインタフェース。
25. 前記偶数および奇数バッファは、前記偶数組および奇数組のＰ／Ｓ変換器の出力をバッファして、前記偶数組および奇数組のＳ／Ｐ変換器は、前記クロックに同期化された前記偶数および奇数の受信されたシリアル・データを受信することを特徴とする請求項２３に記載のＵＥインタフェース。
26. ユーザ機器（ＵＥ）により使用される双方向のシリアル／パラレル・バス・インタフェースであって、
    データ・ブロックを転送する複数のラインであって、各々のデータ・ブロックのビット数より少ない数のラインと、
    第１のデータ・ブロックを第２ノードに前記複数のラインにより送る第１ノードであって、前記第１ノードは、前記データ・ブロックを複数の第１ニブルに分離し、前記複数の第１ニブルは、前記複数のラインと同一の数であり、各々の第１のニブルは、複数のビットを有する第１ノードと、
    第２のデータ・ブロックを前記第１ノードに前記複数のラインにより送る前記第２ノードであって、前記第２ノードは、前記データ・ブロックを複数の第２ニブルに分離し、前記複数の第２ニブルは、前記複数のラインと同一の数であり、各々のニブルは、複数のビットを有する前記第２ノードと
    を備えたことを特徴とするＵＥインタフェース。
27. 前記第１ノードは、前記データ・ブロックを複数の第３ニブルに分離し、前記第３ニブルの数ｊは、ラインの数Ｎより少なく、前記第３のニブルをｊ本のラインにより転送することを特徴とする請求項２６に記載のＵＥインタフェース。
28. 前記第２ノードは、第４のデータ・ブロックをＫビットに分離し、ＫはＮ−Ｊライン以下であり、前記第４のデータ・ブロックをＫ本のラインにより転送することを特徴とする請求項２７に記載のＵＥインタフェース。
29. 前記第１ノードのデータ・ブロックは、利得制御情報を含むことを特徴とする請求項２６に記載のＵＥインタフェース。
30. 前記第２ノードのデータ・ブロックは、前記利得制御情報の受信の確認を含むことを特徴とする請求項２９に記載のＵＥインタフェース。
31. 前記第２ノードのデータ・ブロックは、前記第２ノードに関連付けられた状態の情報を含むことを特徴とする請求項２９に記載のＵＥインタフェース。
32. 利得値を表すｎビットを有するデータ・ブロックを生成する利得制御器（ＧＣ）の制御器と、
    前記データ・ブロックを前記ＧＣ制御器からＧＣまで転送するｉ（１＜ｉ＜ｎ）本のラインと、
    前記データ・ブロックを受信し、前記データ・ブロックの前記利得値を用いて前記ＧＣの利得を調整する前記ＧＣと
    を備えたことを特徴とするＵＥＧＣ。
33. 前記データ・ブロックを複数のニブルに分離するデータ・ブロック分離装置であって、各々のニブルは、前記ｉ本のラインの中の異なるラインにより転送されるデータ・ブロック分離装置と、
    前記ニブルを前記データ・ブロックに組み合わせるデータ・ブロック再構成装置と
    をさらに備えることを特徴とする請求項３２に記載のＵＥＧＣ。
34. スタート・ビットが各々のニブルに付加されることを特徴とする請求項３３に記載のＵＥＧＣ。
35. 前記スタート・ビットは、実行されるべき機能を示すことを特徴とする請求項３４に記載のＵＥＧＣ。
36. 前記スタート・ビットにより示される機能は、相対的増加、相対的減少および絶対値の機能を含むことを特徴とする請求項３５に記載のＵＥＧＣ。
37. 前記ＧＣは、ＲＸＧＣおよびＴＸＧＣを含み、前記スタート・ビットは、前記データ・ブロックが前記ＲＸＧＣまたはＴＸＧＣのいずれに送られるかを示すことを特徴とする請求項３４に記載のＵＥＧＣ。

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