JPH096592A

JPH096592A - 半導体集積回路

Info

Publication number: JPH096592A
Application number: JP15619195A
Authority: JP
Inventors: Keiko Seki; 敬子関; Kenji Sakagami; 健二坂上; Manabu Sai; 学齋
Original assignee: Toshiba Corp; Toshiba Microelectronics Corp
Current assignee: Toshiba Corp; Toshiba Electronic Device Solutions Corp
Priority date: 1995-06-22
Filing date: 1995-06-22
Publication date: 1997-01-10

Abstract

(57)【要約】【目的】差動型のインターフェースとＳＥのインター
フェースをボードの変更なしで選択使用を可能とし、か
つ、周辺ＬＳＩの選択肢を広げることである。【構成】信号入力回路３に接続され、入力バッファ選
択信号によって信号入力回路３にて出力されたデータの
レベル変換を行う複数の入力バッファ回路５，７と、信
号入力回路３に入力されたデータの伝送形態により、い
ずれか一の前記入力バッファ回路を選択し、入力バッフ
ァ選択信号を出力する入力バッファ選択回路９と、入力
バッファ選択回路９にて選択された入力バッファ回路と
内部回路１７の仕様に応じて受信したデータのフォーマ
ット変換を行う入力データフォーマット変換回路１５
と、前記一の入力バッファ回路から出力されるデータを
選択して出力する入力データ選択回路１５とを備えてあ
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体集積回路に関
し、特に、外部とのインターフェースを行うＩ／Ｏ回路
を備えた半導体集積回路に関する。

【０００２】

【従来の技術】従来から半導体集積回路においては、外
部の周辺ＬＳＩ等と半導体集積回路内に備えられた所定
の処理を行うための回路（以下、内部回路と記す。）と
のインターフェースを行う回路であって、外部からのデ
ータを内部回路に適合するデータに変換等を行う回路
（以下、Ｉ／Ｏ回路と記す。）を備えているものが多
い。

【０００３】図５に内部回路とＩ／Ｏ回路を備えた半導
体集積回路のブロック図を示す。この半導体集積回路
は、外部の周辺ＬＳＩ等からのデータを入力する信号入
力回路３と、この信号入力回路３から入力されたデータ
のレベル変換等を行う入力バッファ回路５９と、この入
力バッファ回路５９の出力データを内部回路１７に適合
したデータに変換する入力データフォーマット変換回路
６１と、この入力データフォーマット変換回路６１の出
力を内部回路１７と、データフォーマット変換回路６３
と、出力バッファ回路５９と、信号出力回路３１と、を
備えている。また、外部クロックを入力し、この半導体
集積回路の内部で使用するクロックを生成するＰＬＬ(P
hase Locked Loop) １９を備えている。

【０００４】このＩ／Ｏ回路により外部からのデータを
内部回路で使用する所望のデータに変換し、また、内部
回路からのデータを所望のデータに変換することで外部
の周辺ＬＳＩ等と内部回路とのインターフェースの役割
を担っている。

【０００５】

【発明が解決しようとする課題】近年の半導体集積回路
においては、内部周波数の飛躍的向上により、Ｉ／Ｏ回
路においてもより高速性が要求されている。従って、伝
送路が１系統である信号伝送形態のシングルエンデッド
インターフェース（以下、ＳＥと記す。）が用いられて
いたが、このＳＥに比較してより小さい振幅で動作する
ため高速な処理が可能であり、伝送路が２系統である信
号伝送形態の差動型インターフェースが用いられるよう
になった。

【０００６】しかしながら、従来の半導体集積回路に
は、１種類の信号伝送形態のインターフェースしか備え
られていなかったので、限られたインターフェースを持
つ周辺回路としか接続ができなかった。このため、シス
テムを構築する際に接続可能な周辺ＬＳＩが限られてし
まうといった問題点があった。

【０００７】本発明は上記事情に鑑みて成されたもので
あり、その目的とするところは、差動型のインターフェ
ースとＳＥのインターフェースをボードの変更なしで選
択使用を可能とし、かつ、両インターフェース使用時に
同一のビット転送レートを実現することで、周辺ＬＳＩ
の選択肢を広げることができる半導体集積回路を提供す
ることを目的とする。

【０００８】

【課題を解決するための手段】上記の目的を達成するた
めに第１の発明の特徴は、外部から複数の伝送形態のデ
ータを入力する信号入力回路と、この信号入力回路に接
続され、入力バッファ選択信号によって前記信号入力回
路にて出力されたデータのレベル変換を行う複数の入力
バッファ回路と、前記信号入力回路に入力されたデータ
の伝送形態により、いずれか一の前記入力バッファ回路
を選択し、入力バッファ選択信号を出力する入力バッフ
ァ選択回路と、この入力バッファ選択回路にて選択され
た前記入力バッファ回路と内部回路の仕様に応じて受信
したデータのフォーマット変換を行う入力データフォー
マット変換回路と、前記一の入力バッファ回路から出力
されるデータを選択して出力する入力データ選択回路
と、この入力データ選択回路にて出力されたデータの所
定の処理を行う内部回路と、この出力先の外部の伝送路
及び信号出力回路より出力するデータ伝送形態により、
いずれか一の出力バッファ回路を選択し、出力バッファ
選択信号を出力する出力バッファ選択回路と、前記内部
回路から出力されたデータの伝送形態により、一の出力
データフォーマット変換回路に前記内部回路からのデー
タを出力するフォーマット変換回路選択回路と、この変
換回路選択回路からのデータを入力し、入力されたデー
タのフォーマット変換を行う複数の出力データフォーマ
ット変換回路と、この出力データフォーマット変換回路
により出力されたデータのレベル変換を行う複数の出力
バッファ回路と、前記出力バッファ選択回路にて選択さ
れた前記出力バッファ回路からのデータを出力する信号
出力回路と、を有するインターフェース回路を備えたこ
とである。

【０００９】また、第２の発明の特徴は、外部からの２
種類の伝送形態のデータを入力するパッドを有する信号
入力パッドと、この信号入力パッドに入力されたデータ
が差動型伝送形態、若しくはシングルエンディッド型
（以下、ＳＥ型と記す。）伝送形態かにより、所望の入
力バッファを選択するための入力バッファ選択信号を出
力する入力バッファ選択回路と、前記信号入力パッドに
入力されるデータが差動型伝送形態である場合に選択さ
れ、前記信号入力回路にて出力されたデータのレベル変
換を行う差動型入力バッファ回路と、前記信号入力パッ
ドに入力されるデータがＳＥ型伝送形態である場合に選
択され、前記信号入力回路にて出力されたデータのレベ
ル変換を行うＳＥ型入力バッファ回路と、前記差動型入
力バッファ回路及び内部回路の仕様に応じて前記差動型
入力バッファ回路から受信したデータのフォーマット変
換を行う第１入力データフォーマット変換回路と、前記
ＳＥ型入力バッファ回路及び内部回路の仕様に応じて前
記ＳＥ型入力バッファ回路から受信したデータのフォー
マット変換を行う第２入力データフォーマット変換回路
と、この半導体集積回路の所定の処理を行う内部回路
と、を有するインターフェース回路を備えたことであ
る。

【００１０】ここで、上記インターフェース回路に、前
記差動型入力バッファ回路からデータ、前記ＳＥ型入力
バッファ回路からデータ、及び入力バッファ選択信号を
入力し、この入力バッファ選択信号により前記差動型入
力バッファ回路からデータ若しくは前記ＳＥ型入力バッ
ファ回路からデータを選択して前記内部回路に出力する
マルチプレクサをさらに有することが好ましい。

【００１１】また、第３の発明の特徴は、半導体集積回
路の所定の処理を行う内部回路と、前記半導体集積回路
より出力するデータが差動型伝送形態、若しくはシング
ルエンディッド型（以下、ＳＥ型と記す。）伝送形態か
により、出力バッファ選択信号を出力する出力バッファ
選択回路と、前記出力バッファ選択信号により、いずれ
か一の出力フォーマット変換回路に前記内部回路からの
データを出力するフォーマット変換回路選択回路と、前
記内部回路の仕様に応じて前記フォーマット変換回路選
択回路から受信したデータのフォーマット変換を行う第
１入力データフォーマット変換回路及び第１入力データ
フォーマット変換回路と、前記第１出力データフォーマ
ット変換回路にて出力されたデータのレベル変換を行う
差動型入力バッファ回路と、前記第２出力データフォー
マット変換回路にて出力されたデータのレベル変換を行
うＳＥ型入力バッファ回路と、前記出力バッファ選択回
路にて選択された出力バッファのデータを出力する信号
出力回路と、を有するインターフェース回路を備えたこ
とである。

【００１２】ここで、前記第２、及び第３の発明におけ
る前記差動型入力バッファ回路若しくは前記差動型出力
バッファ回路（以下、ＳＥ型バッファ回路と記す。）
は、これら差動型バッファ回路の端子間に接続する抵抗
値が変更可能な第１の終端抵抗を備え、前記ＳＥ型入力
バッファ回路若しくは前記ＳＥ型出力バッファ回路（以
下、ＳＥ型バッファ回路と記す。）は、これらＳＥ型バ
ッファ回路とターミネーション電圧間に接続する抵抗値
が変更可能な第２の終端抵抗を備え、これら差動型バッ
ファ回路及びＳＥ型バッファ回路を使用しているか否か
により第１の終端抵抗及び第２の終端抵抗の値を所望の
値に設定する終端抵抗設定回路をさらに有するインター
フェース回路を備えることが好ましい。

【００１３】また、前記第２、及び第３の発明において
外部クロック、出力バッファ選択信号、及び入力バッフ
ァ選択信号を入力し、この入力バッファ選択信号によ
り、前記外部クロックを所定のクロックに変換して、前
記差動型入力バッファ回路、前記ＳＥ型入力バッファ回
路、及び内部回路に出力し、前記出力バッファ選択信号
により前記外部クロックを所定のクロックに変換して、
前記差動型出力バッファ回路、前記ＳＥ型出力バッファ
回路、及び内部回路に出力するＰＬＬをさらに有するイ
ンターフェース回路を備えることが好ましい。

【００１４】

【作用】第１の発明の構成によれば、データ転送速度を
保ったまま、多種類のインターフェースを周辺ＬＳＩに
合わせて選択的に使用することができる。従って、周辺
ＬＳＩには依存しないため、使用用途の幅の広い半導体
集積回路を提供することができるのである。

【００１５】また、第２の発明の構成では、信号入力パ
ッドにより外部からデータが入力される。このデータの
伝送形態が差動型伝送形態であれば、例えば、図４のＩ
Ｎ，ＩＮＢの如く１クロックで１つの入力データとその
反転データが入力され、また、ＳＥ型伝送形態であれ
ば、例えば、図４のＧＴＬＩ１，ＧＴＬＩ２の如く２ク
ロックで２つの入力データが入力される。この入力され
たデータが差動型伝送形態、若しくはＳＥ型伝送形態か
により入力バッファ回路を選択して、所望のデータに変
換して内部回路に出力するようにしてある。従って、第
２の発明の構成によれば、外部から入力されるデータの
形態が差動型伝送形態若しくはＳＥ型伝送形態のいずれ
であっても、データ転送速度を保ったまま、選択的に使
用することができる。これにより、周辺ＬＳＩには依存
しないため、使用用途の幅の広い半導体集積回路を提供
することができるのである。

【００１６】また、第３の発明の構成では、出力する外
部のデータの伝送形態が差動型伝送形態であれば上述第
２の発明の構成の如く入力データとその反転データが入
力され、また、ＳＥ型伝送形態であれば同様に、例えば
図４のＧＴＬＯ１，ＧＴＬＯ２の如く２クロックで２つ
のデータが出力される。この出力されるデータが差動型
伝送形態、若しくはＳＥ型伝送形態かにより出力バッフ
ァ回路を選択して、所望のデータに変換して外部に出力
するようにしてある。従って、第３の発明の構成によれ
ば、外部へ出力されるデータの形態が差動型伝送形態若
しくはＳＥ型伝送形態のいずれであっても、データ転送
速度を保ったまま、選択的に使用することができる。こ
れにより、周辺ＬＳＩには依存しないため、使用用途の
幅の広い半導体集積回路を提供することができるのであ
る。

【００１７】また、前記第１の終端抵抗及び第２の終端
抵抗を備え、差動型バッファ回路及びＳＥ型バッファ回
路を使用しているか否かにより第１の終端抵抗及び第２
の終端抵抗の値を所望の値に設定する終端抵抗設定回路
を備えることで、転送されるデータのデータフォーマッ
トの変換形式を、使用する差動型バッファ回路若しくは
ＳＥ差動型バッファ回路に応じて自由に設定することが
できるのである。

【００１８】また、マルチプレクサを更に設けること
で、入力バッファ選択信号により前記差動型入力バッフ
ァ回路からのデータ若しくは前記ＳＥ型入力バッファ回
路からのデータを選択して前記内部回路に出力するの
で、内部回路に無駄なデータを出力しないため、消費電
力をさらに低減することができるのである。

【００１９】また、ＰＬＬを設けて、入力バッファ選択
信号により前記外部クロックを所定のクロックに変換し
て、前記差動型入力バッファ回路、前記ＳＥ型入力バッ
ファ回路、及び内部回路に出力し、また、前記出力バッ
ファ選択信号により前記外部クロックを所定のクロック
に変換して、前記差動型出力バッファ回路、前記ＳＥ型
出力バッファ回路、及び内部回路に出力するようにする
ことで複数の種類のバッファ回路に対応することができ
るのである。

【００２０】

【実施例】以下、本発明に係る半導体集積回路の実施例
を図面を参照しながら説明することにする。

【００２１】図１は本発明に係る半導体集積回路１のブ
ロック図を示したものである。この半導体集積回路１
は、外部から複数の伝送形態のデータを入力する信号入
力回路４３と、この信号入力回路３に接続され、信号入
力回路３にて出力されたデータのレベル変換を行う第１
入力バッファ回路５及び第２入力バッファ回路７と、信
号入力回路３に入力されたデータの伝送形態により、い
ずれか一の入力バッファ回路を選択する入力バッファ選
択回路９と、入力バッファ選択回路９にて選択された前
記入力バッファ回路と内部回路１７の仕様に応じて受信
したデータのフォーマット変換を行う第１入力データフ
ォーマット変換回路１１及び第２入力データフォーマッ
ト変換回路１３と、前記一の入力バッファ回路から出力
されるデータを選択して出力する入力データ選択回路１
５と、この入力データ選択回路１５にて出力されたデー
タの所定の処理を行う内部回路１７と、信号出力回路よ
り出力されるデータの伝送形態により、一の出力データ
フォーマット変換回路に前記内部回路１７からのデータ
を出力するフォーマット変換回路選択回路２１と、この
変換回路選択回路２１からのデータを入力し、入力され
たデータのフォーマット変換を行う第１出力データフォ
ーマット変換回路２３及び第２出力データフォーマット
変換回路２５と、第１出力データフォーマット変換回路
２３により出力されたデータのレベル変換を行う出力バ
ッファ回路２７と、第２出力データフォーマット変換回
路２５により出力されたデータのレベル変換を行う出力
バッファ回路２７と、第１出力バッファ回路２３若しく
は第２出力バッファ回路２５のうちいずれか一の出力を
行う出力バッファ選択回路３１と、この出力データ選択
回路で選択された出力バッファ回路のデータを出力する
信号出力回路３３とを備える。また、この半導体集積回
路１は、外部クロックを入力し、この半導体集積回路１
の内部で使用するクロックを生成するＰＬＬ(Phase Loc
ked Loop) １９を備えている。

【００２２】次に、図２及び図３を用いて本実施例に係
る半導体集積回路の各構成を詳細に説明する。この半導
体集積回路１では信号入力回路３として信号入力パッド
３５ａ及び３５ｂを用いている。本実施例ではこの２つ
の端子から入力がされるものとする。ここで入力される
データは以降の説明の便宜のため、信号入力パッド３５
ａから入力されるデータをＩＮと記すことにし、また、
信号入力パッド３５ｂから入力されるＩＮの反転データ
をＩＮＢと記すことにする。

【００２３】まず、入力側（レシーバ側）の各構成につ
いて説明する。第１入力バッファ回路５としてＬＶＤＳ
Ｉ(Low-Voltage Differrential Signaling )を用いる。
このＬＶＤＳＩは上述した差動型のインタフェースであ
って、２００[MHz] で動作するものとする。また、この
ＬＶＤＳＩの信号入力パッド間に接続する可変終端抵抗
３７を１００ [Ω] に設定する。この可変終端抵抗３７
は状況に応じた抵抗値に設定することができるものとす
る。ここで、差動バッファを使用しているか否かにより
可変終端抵抗３５の抵抗値を所望の値に設定する終端抵
抗設定回路を備えるようにしてもよい。

【００２４】第２入力バッファ回路７としてＧＴＬＩ１
及びＧＴＬＩ２(Gunning Transceiver Logic) を用い
る。このＧＴＬＩ１及びＧＴＬＩ２は上述したＳＥ型の
インタフェースであり、１００[MHz] で動作するものと
する。また、このＧＴＬＩ１及びＧＴＬＩ２の信号入力
パッドとＶtt間に接続する可変終端抵抗３７、３９を、
これらバッファ回路を使用していない場合に誤作動しな
いように高インピーダンス状態（以下、ＨｉＺと記す）
にしておく。この可変終端抵抗３９についても状況に応
じた抵抗値に設定することができる。ここで、ＳＥ型バ
ッファを使用しているか否かにより可変終端抵抗３７、
３９の抵抗値を所望の値に設定する終端抵抗設定回路を
備えるようにしてもよい。

【００２５】次に、入力バッファ選択回路９は信号入力
回路３から入力される信号の種類によって、これらの第
１入力バッファ回路５と第２入力バッファ回路５のいず
れかを選択するものである。この入力バッファ選択回路
９は、外部に端子を備え、その端子からの情報によりこ
れら２つの入力バッファ回路へ選択信号を出力する。本
実施例では、図２に示すように信号線４１が設けてられ
ており、この信号線４１の一端を外部端子に接続し、他
端をＬＶＤＳＩ、ＧＴＬＩ１、ＧＴＬＩ２、ＬＶＤＳ用
入力データフォーマット変換回路４３（矢印の指示は簡
略のため省略してある）、ＧＴＬ用入力データフォーマ
ット変換回路４５、入力データ選択回路４７、及びＰＬ
Ｌ１９に接続してある。ここで、この信号線４１にて送
信される入力バッファ選択信号（図中はＭＯＤＥ＿Ｉと
記してある）がＬＶＤＳＩに、また、ＧＴＬＩ１及びＧ
ＴＬＩ２へはＭＯＤＥ＿Ｉの反転信号が入力されるよう
にしてある。このように接続することで、これらの入力
バッファ回路を選択的に使用することができる。すなわ
ち、ＭＯＤＥ＿Ｉ＝１の場合にはＬＶＤＳが選択され、
また、ＭＯＤＥ＿Ｉ＝０の場合にはＧＴＬＩ１及びＧＴ
ＬＩ２が選択される。このように、入力バッファ選択回
路９を設けることで、使用しないバッファ側の入力デー
タフォーマット変換回路の動作を停止させることができ
るので、消費電力の低減を図ることができる。

【００２６】次に、第１入力データフォーマット変換回
路１１及び第２入力データフォーマット変換回路１３
は、第１入力バッファ回路５若しくは第２入力バッファ
回路７から出力された信号をそれぞれ入力し、特に、外
部からのシリアルデータをパラレルデータに変換するた
めのものである。本実施例においては、図３に第１入力
データフォーマット変換回路１１としてＬＶＤＳ用入力
データフォーマット変換回路４３を、また、第２入力デ
ータフォーマット変換回路１３としてＧＴＬ用入力デー
タフォーマット変換回路４５を示してある。これら入力
データフォーマット変換回路の概念図を図３に示した。
まず、ＬＶＤＳ用入力データフォーマット変換回路４３
は、８ビットのデータを保持するデータ保持手段（図中
は四角を連ねて示してある）を有し、動作周波数２００
[MHz] で入力されたシリアルデータを８ビットパラレル
データに変換して出力する。また、ＧＴＬ用入力データ
フォーマット変換回路４５については、４ビットのデー
タを保持するデータ保持手段（図中は四角を連ねて示し
てある）を２組有し、これら各データ保持手段は動作周
波数１００[MHz] で入力されたシリアルデータを４ビッ
トパラレルデータに変換し、両データ保持手段の出力を
合わせて８ビットパラレルデータとして出力する。

【００２７】次に、入力データ選択回路１５は、第１入
力データフォーマット変換回路１１、及び第２入力デー
タフォーマット変換回路１３の出力を選択して内部回路
に出力するためものである。ここで、本実施例において
は、マルチプレクサ４７ａと、データ保持回路４７ｂと
を備えている。ここでマルチプレクサ４７ａは、上述し
た入力バッファ選択信号（ＭＯＤＥ＿Ｉ）を入力し、Ｍ
ＯＤＥ＿Ｉ＝１の場合にはＬＶＤＳ用入力データフォー
マット変換回路４３の出力を選択し、また、ＭＯＤＥ＿
Ｉ＝０の場合にはＧＴＬ用入力データフォーマット変換
回路４５の出力を選択する。また、データ保持回路４７
ｂは、内部回路１７に出力するデータを保持するための
ものである。ここで、このデータ保持回路４７ｂには出
力許可信号（ＳＰＬＥ）が書き込み可能（ＷＥ）となっ
た場合のみ内部回路に出力が可能とするようにしてもよ
い。この様にすることにより内部回路１７への書き込み
のタイミングを図ることができる。

【００２８】次に、内部回路１７は半導体集積回路内に
備えられた所定の処理を行うための回路である。この所
定の処理としては、例えば通信用の半導体集積回路であ
れば、通信のための処理、また、キャッシュメモリであ
れば記憶するための処理の如くである。この所定の処理
の種類によらず実施することができる。すなわち、本発
明は少なくとも外部からの信号を内部回路に適合する信
号に変換を行う回路であるＩ／Ｏ回路を備える全ての半
導体集積回路に適用することができる。

【００２９】次に、出力側（ドライバ側）の各構成につ
いて説明する。フォーマット変換回路選択回路２１は、
外部へ出力するデータの伝送形態により内部回路からの
出力を第１出力データフォーマット変換回路または第２
出力データフォーマット変換回路変換のいずれかに出力
を行う。この出力の判断は、出力バッファ選択回路３１
が出力する出力バッファ選択信号（ＭＯＤＥ＿Ｏ）によ
り行う。

【００３０】次に、第１出力データフォーマット変換回
路２３及び第２出力データフォーマット変換回路２５
は、フォーマット変換回路選択回路２１から出力された
信号をそれぞれ入力し、特に、内部回路１７が出力する
パラレルデータをシリアルデータに変換するためのもの
である。本実施例においては、図３に第１出力データフ
ォーマット変換回路２３としてＬＶＤＳ用出力データフ
ォーマット変換回路４９及び第２出力データフォーマッ
ト変換回路２５としてＧＴＬ用出力データフォーマット
変換回路５１を示してある。これら出力データフォーマ
ット変換回路の概念図を図３に示した。まず、ＬＶＤＳ
用出力データフォーマット変換回路４９は、８ビットの
データを保持するデータ保持手段（図中は四角を連ねて
示してある）を有し、動作周波数２００[MHz] で入力さ
れた８ビットパラレルデータをシリアルデータに変換し
て出力する。また、ＧＴＬ用入力データフォーマット変
換回路４５については、４ビットのデータを保持するデ
ータ保持手段（図中は四角を連ねて示してある）を２組
有し、これら各データ保持手段は動作周波数１００[MH
z] で入力された４ビットパラレルデータをシリアルデ
ータに変換し、各々のデータ保持手段毎にシリアルデー
タとして出力する。なお、内部回路１７から出力される
データを保持するための出力データ保持回路５７を設け
てもよい。

【００３１】また、本実施例では、図２に示すように信
号線５３が設けてられており、この信号線５３の一端を
外部端子に接続し、他端をＧＴＬ用出力データフォーマ
ット変換回路５１、ＬＶＤＳ用出力データフォーマット
変換回路４９（図中は簡略のため省略してある）、ＰＬ
Ｌ１９、ＬＶＤＳＯ、ＧＴＬＯ１、及びＧＴＬＯ２に接
続してある。この信号線４１にて送信される出力バッフ
ァ選択信号（図中はＭＯＤＥ＿Ｏと記してある）がＬＶ
ＤＳＯに、また、ＧＴＬＯ１及びＧＴＬＯ２へはＭＯＤ
Ｅ＿Ｏの反転信号が入力されるようにしてある。このよ
うに接続することで、これらの入力バッファ回路を選択
的に使用することができる。すなわち、ＭＯＤＥ＿Ｏ＝
１の場合にはＬＶＤＳＯが選択され、また、ＭＯＤＥ＿
Ｏ＝０の場合にはＧＴＬＯ１及びＧＴＬＯ２が選択され
る。

【００３２】次に、信号出力回路３３として信号出力パ
ッド５５ａ及び５５ｂを用いている。本実施例ではこの
２つの端子から入力がされるものとする。ここで入力さ
れるデータは以降の説明の便宜のため、入力端子５５ａ
から入力されるデータをＩＮと記すことにし、また、入
力端子５５ｂから入力されるデータをＩＮＢと記すこと
にする。

【００３３】次に、ＰＬＬ１９は、外部クロックを入力
し、この半導体集積回路の内部で使用するクロックを変
換するものである。ここで変換されたクロックは、第１
入力データフォーマット変換回路１１（矢印の指示は簡
略のため省略してある）、第２入力データフォーマット
変換回路１３、入力データ選択回路１５、内部回路１
７、フォーマット変換回路選択回路２１、第１出力デー
タフォーマット変換回路２３（矢印の指示は簡略のため
省略してある）、及び第２出力データフォーマット変換
回路２５へ出力される。また、ＭＯＤＥ＿Ｉ及びＭＯＤ
Ｅ＿Ｏを入力することにより、入力側及び出力側のクロ
ック周波数を切り替えることができる。本実施例におい
ては、１００[MHz] と２００[MHz] とを切り替えること
ができるものとする。

【００３４】次に、本実施例に係る半導体集積回路の動
作について図２、図３及び図４を用いて説明する。ま
ず、入力側（レシーバ側）の動作について説明する。こ
こで、予め入力端子３５ａ，３５ｂに接続された周辺Ｌ
ＳＩにより入力バッファ選択信号ＭＯＤＥ＿Ｉは固定し
てもよく、また、接続される周辺ＬＳＩが動的に変化す
る等の場合にはこのＭＯＤＥ＿Ｉを変化させるようにし
てもよい。

【００３５】まず、周辺ＬＳＩ等に電気的に接続された
入力端子３５ａ，３５ｂからＩＮ，ＩＮＢが入力され
る。ここで、この信号が差動型であり２００[MHz] の周
波数を有するものである場合には、ＭＯＤＥ＿Ｉ＝１が
信号線４１から各入力バッファ回路に入力され、ＬＶＤ
Ｓのみが使用可能となる。図４の入力側のＣＫＩ２００
は２００[MHz] の周波数を有するクロックを示してい
る。ＩＮ，ＩＮＢが１クロック毎にｉ０乃至ｉ７が入力
されるのに８クロックを要している。一方、入力信号Ｉ
Ｎ，ＩＮＢがＳＥのであり１００[MHz] の周波数を有す
るものである場合には、ＭＯＤＥ＿Ｉ＝０が信号線４１
から各入力バッファ回路に入力され、ＧＴＬＩ１とＧＴ
ＬＩ２が使用可能となる。ここで、図４の入力側のＣＫ
Ｉ１００は１００[MHz] の周波数を有するクロックを示
している。ＩＮ，ＩＮＢが１クロックにｉ０とｉ１の如
く２つのデータが入力されているので４クロックでｉ０
乃至ｉ７入力が終了する。すなわち、差動型とＳＥでは
異なる周波数であるが同量のデータを処理していること
になる。

【００３６】次に、ＬＶＤＳＩから出力されたデータは
ＬＶＤＳ用入力データフォーマット変換回路４３に入力
される。ここで入力されたデータは、動作周波数２００
[MHz] で８ビットのパラレルデータに変換される。ま
た、ＧＴＬＩ１及びＧＴＬＩ２から出力されたデータは
ＧＴＬ用入力データフォーマット変換回路４５に入力さ
れる。ここで入力された２つのデータは、動作周波数１
００[MHz] で各々４ビットのパラレルデータに変換さ
れ、これら４ビットパラレルデータを合わせて８ビット
のパラレルデータに変換される。

【００３７】次に、マルチプレクサ４７ａはＬＶＤＳ用
入力データフォーマット変換回路４３若しくはＧＴＬ用
入力データフォーマット変換回路４５からのデータをＭ
ＯＤＥ＿Ｉ信号により選択された一方のデータを入力デ
ータ保持回路４７ｂに出力する。入力データ保持回路４
７ｂはＳＰＬＥ＝１となった場合に内部回路１７へデー
タを出力する。このように、２つの種類のインターフェ
ースを設け、さらに低速度のインターフェースを複数設
けることにより、データ転送速度を保ったまま、多種類
のインターフェースを周辺ＬＳＩに合わせて選択的に使
用することができる。

【００３８】次に、出力側（ドライバ側）の動作につい
て説明する。予め信号出力パッド５５ａ，５５ｂに接続
された周辺ＬＳＩにより出力バッファ選択信号ＭＯＤＥ
＿Ｏは固定されていてもよいし、接続される周辺ＬＳＩ
が動的に変化する等の場合にはこのＭＯＤＥ＿Ｏを変化
させるようにしてもよい。この出力側の動作も入力側と
処理と同様に考えることができ、内部回路１７から出力
されたデータはＬＶＤＳ用出力データフォーマット変換
回路４９に入力される。ここで入力されたデータは、動
作周波数２００[MHz] で８ビットのパラレルデータをシ
リアルデータに変換されＬＶＤＳＯに出力される。同様
に内部回路１７から出力されたデータはＧＴＬ用出力デ
ータフォーマット変換回路５１に入力される。ここで入
力されたデータは、動作周波数１００[MHz] で８ビット
のパラレルデータを２組の４ビットデータに変換され、
さらに各々これら４ビットパラレルデータをシリアルデ
ータに変換されＧＴＬＯ１及びＧＴＬＯ２に出力され
る。

【００３９】ここで、ＭＯＤＥ＿Ｏ＝１の場合にはＬＶ
ＤＳのみが使用可能となり、また、ＭＯＤＥ＿Ｉ＝０の
場合にはＧＴＬＩ１とＧＴＬＩ２が使用可能となる。い
ずれか使用可能な出力バッファから信号出力パッド５５
ａ、５５ｂに出力される。

【００４０】以上のように、本実施例では、入力バッフ
ァ選択信号を切り替えることにより、周辺ＬＳＩが差動
型のインターフェース、及びＳＥ型のインターフェース
の両インターフェースにて使用することができる。ま
た、入力側と出力側のインターフェースが独立に設定可
能でバッファ選択信号に応じてアクティブにバッファ、
終端抵抗、駆動クロック周波数等を設定することができ
る。

【００４１】

【発明の効果】以上説明したように本発明によれば、デ
ータ転送速度を保ったまま、多種類のインターフェース
を周辺ＬＳＩに合わせて選択的に使用することができ
る。従って、周辺ＬＳＩには依存しないため、使用用途
の幅の広い半導体集積回路を提供することができる。

【図面の簡単な説明】

【図１】本発明に係る半導体集積回路のブロック図を示
したものである。

【図２】本発明の実施例に係る半導体集積回路を示した
図である。

【図３】本発明の実施例に係る半導体集積回路の動作を
説明するための図である。

【図４】本発明の実施例に係る半導体集積回路のタイミ
ングチャートを示した図である。

【図５】従来の半導体集積回路のブロック図を示した図
である。

【符号の説明】

１半導体集積回路３信号入力回路５第１入力バッファ回路７第２入力バッファ回路９入力バッファ選択回路１１第１入力データフォーマット変換回路１３第２入力データフォーマット変換回路１５入力データ選択回路１７内部回路１９ＰＬＬ２１フォーマット変換回路選択回路２３第１出力データフォーマット変換回路２５第２出力データフォーマット変換回路２７第１出力バッファ回路２９第２出力バッファ回路３１出力データ選択回路３３信号出力回路３５ａ，３５ｂ信号入力パッド３７，３９可変抵抗４１入力バッファ選択信号線４３ＬＶＤＳ用入力データフォーマット変換回路４５ＧＴＬ用入力データフォーマット変換回路４７入力データ選択回路４７ａマルチプレクサ４７ｂ入力データ保持回路４９ＬＶＤＳ用出力データフォーマット変換回路５１ＧＴＬ用出力データフォーマット変換回路５３出力バッファ選択信号線５５ａ，５５ｂ信号出力パッド５７出力データ保持回路５９入力バッファ回路６１入力データフォーマット変換回路６３出力データフォーマット変換回路６５出力バッファ回路

───────────────────────────────────────────────────── フロントページの続き (72)発明者齋学神奈川県川崎市川崎区駅前本町25番地１東芝マイクロエレクトロニクス株式会社内

Claims

【特許請求の範囲】

【請求項１】外部から複数の伝送形態のデータを入力
する信号入力回路と、この信号入力回路に接続され、入力バッファ選択信号に
よって前記信号入力回路にて出力されたデータのレベル
変換を行う複数の入力バッファ回路と、前記信号入力回路に入力されたデータの伝送形態によ
り、いずれか一の前記入力バッファ回路を選択し、入力
バッファ選択信号を出力する入力バッファ選択回路と、この入力バッファ選択回路にて選択された前記入力バッ
ファ回路と内部回路の仕様に応じて受信したデータのフ
ォーマット変換を行う入力データフォーマット変換回路
と、前記一の入力バッファ回路から出力されるデータを選択
して出力する入力データ選択回路と、この入力データ選択回路にて出力されたデータの所定の
処理を行う内部回路と、この出力先の外部の伝送路及び信号出力回路より出力す
るデータ伝送形態により、いずれか一の出力バッファ回
路を選択し、出力バッファ選択信号を出力する出力バッ
ファ選択回路と、前記内部回路から出力されたデータの伝送形態により、
一の出力データフォーマット変換回路に前記内部回路か
らのデータを出力するフォーマット変換回路選択回路
と、この変換回路選択回路からのデータを入力し、入力され
たデータのフォーマット変換を行う複数の出力データフ
ォーマット変換回路と、この出力データフォーマット変換回路により出力された
データのレベル変換を行う複数の出力バッファ回路と、前記出力バッファ選択回路にて選択された前記出力バッ
ファ回路からのデータを出力する信号出力回路と、を有するインターフェース回路を備えたことを特徴とす
る半導体集積回路。
【請求項２】外部からの２種類の伝送形態のデータを
入力するパッドを有する信号入力パッドと、この信号入力パッドに入力されたデータが差動型伝送形
態、若しくはシングルエンディッド型（以下、ＳＥ型と
記す。）伝送形態かにより、所望の入力バッファを選択
するための入力バッファ選択信号を出力する入力バッフ
ァ選択回路と、前記信号入力パッドに入力されるデータが差動型伝送形
態である場合に選択され、前記信号入力回路にて出力さ
れたデータのレベル変換を行う差動型入力バッファ回路
と、前記信号入力パッドに入力されるデータがＳＥ型伝送形
態である場合に選択され、前記信号入力回路にて出力さ
れたデータのレベル変換を行うＳＥ型入力バッファ回路
と、前記差動型入力バッファ回路及び内部回路の仕様に応じ
て前記差動型入力バッファ回路から受信したデータのフ
ォーマット変換を行う第１入力データフォーマット変換
回路と、前記ＳＥ型入力バッファ回路及び内部回路の仕様に応じ
て前記ＳＥ型入力バッファ回路から受信したデータのフ
ォーマット変換を行う第２入力データフォーマット変換
回路と、この半導体集積回路の所定の処理を行う内部回路と、を有するインターフェース回路を備えたことを特徴とす
る半導体集積回路。
【請求項３】前記差動型入力バッファ回路からデー
タ、前記ＳＥ型入力バッファ回路からデータ、及び入力
バッファ選択信号を入力し、この入力バッファ選択信号により前記差動型入力バッフ
ァ回路からデータ若しくは前記ＳＥ型入力バッファ回路
からデータを選択して前記内部回路に出力するマルチプ
レクサをさらに有するインターフェース回路を備えたこ
とを特徴とする請求項２記載の半導体集積回路。
【請求項４】半導体集積回路の所定の処理を行う内部
回路と、前記半導体集積回路より出力するデータが差動型伝送形
態、若しくはシングルエンディッド型（以下、ＳＥ型と
記す。）伝送形態かにより、出力バッファ選択信号を出
力する出力バッファ選択回路と、前記出力バッファ選択信号により、いずれか一の出力フ
ォーマット変換回路に前記内部回路からのデータを出力
するフォーマット変換回路選択回路と、前記内部回路の仕様に応じて前記フォーマット変換回路
選択回路から受信したデータのフォーマット変換を行う
第１入力データフォーマット変換回路及び第１入力デー
タフォーマット変換回路と、前記第１出力データフォーマット変換回路にて出力され
たデータのレベル変換を行う差動型入力バッファ回路
と、前記第２出力データフォーマット変換回路にて出力され
たデータのレベル変換を行うＳＥ型入力バッファ回路
と、前記出力バッファ選択回路にて選択された出力バッファ
のデータを出力する信号出力回路と、を有するインターフェース回路を備えたことを特徴とす
る半導体集積回路。
【請求項５】前記差動型入力バッファ回路若しくは前
記差動型出力バッファ回路（以下、差動型バッファ回路
と記す。）は、これら差動型バッファ回路の端子間に接
続する抵抗値が変更可能な第１の終端抵抗を備え、前記ＳＥ型入力バッファ回路若しくは前記ＳＥ型出力バ
ッファ回路（以下、ＳＥ型バッファ回路と記す。）は、
これらＳＥ型バッファ回路とターミネーション電圧間に
接続する抵抗値が変更可能な第２の終端抵抗を備え、これら差動型バッファ回路及びＳＥ型バッファ回路を使
用しているか否かにより第１の終端抵抗及び第２の終端
抵抗の値を所望の値に設定する終端抵抗設定回路をさら
に有するインターフェース回路を備えたことを特徴とす
る請求項２又は請求項３記載の半導体集積回路。
【請求項６】外部クロック、出力バッファ選択信号、
及び入力バッファ選択信号を入力し、この入力バッファ選択信号により、前記外部クロックを
所定のクロックに変換して、前記差動型入力バッファ回
路、前記ＳＥ型入力バッファ回路、及び内部回路に出力
し、前記出力バッファ選択信号により前記外部クロックを所
定のクロックに変換して、前記差動型出力バッファ回
路、前記ＳＥ型出力バッファ回路、及び内部回路に出力
するＰＬＬをさらに有するインターフェース回路を備え
たことを特徴とする請求項２又は請求項３記載の半導体
集積回路。