JPH04502378A - コンピユータグラフイツクス用のバスインターフエイス制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 コンピュータグラフィックス用のバスインターフェイス制御装置 発明の背景 ■９発明の分野 本発明は全体としてデジタル情報処理の分野に関するものであシ、更に詳しくい えば、コンピュータグラフィックス装置に使用するノ（スインターフェイス制御 装置に関するものである。

■、従来技術の説明 多くのグラフィックス応用、通信応用およびＤＳＰ応用は大量の情報処理を必要 とする。それらの情報のほとんどはある種の高速記憶装置を通される。そのよう な記憶装置の製造者は、過去数年の間に速度と密度の領域において劇的な改良を 行った。そのような高密度および高速の記憶装置製品をアクセスする多重バスを 必要とする用途においては、プリント回路板上で利用できる表面積の大きな部分 と、典型的なシステムの利用可能な帯域幅とが、そのような記憶装置とインター フェイスする半導体装置に占められる割合がしだいに高くなってきている。本発 明は、多くの用途で必要とされる部品の数を減少し、かつ多くの用途に自在に応 用できる、記憶装置として使用するための構成を提供するものである。

知られている記憶装置インターフェイステップのいくつかの例は３７３／３７４ ラツチまたは２４４／２４５バツフア／トランシーバを含む。テキサスｅインス ツルメンツ社（Ｔｅｘａｓ　Ｉｎｓｔｒｕｍｅｎｔｓ　、　Ｉｎｃ、　）は、１ ６個の４ビツト群に配置された６４本のＩｌｏ　ビンヲ含むクロスバ−スイッチ 型番号７４ＡＳ８８４０を製造している。４本のビンを含む各群は４ビツトマル チプレクサからの出力端子への双方向入力として機能する。また、ニーエムディ ー・カンパニー　（ＡＭＤ　Ｃｏｍｐａｎｙ　）のＡｍ２９Ｃ９８型のような装 置も利用できる。この装置は９ピツ）Ｘ４ボートの多重バス交換装置である。そ れらの装置の典型的なポート間遅延時間は９〜１０ナノ秒の範囲である。それら の装置は、本発明のインターフェイス装置に関連して、ユーザーが供給する大量 の外部制御論理も必要とする。グラフィック表示装置のような、高速処理を必要 とする現在の多くの用途に対しては、９〜１０ナノ秒の範囲の速さは遅すぎる。

出力構成制御線を介してユーザーが構成可能である内部ラッチング・バッファリ ング中アーキテクチャを含む従来技術の知られている装置よシも本発明は有利で ある。

この設計の製造のためにガリウムひ素（ＧａＡｓ　）技術を用いることによシ、 本発明はＴＴＬ／ＣＭＯ８に適合する入力と出力に必要な速度を提供するもので ある。

発明の概要 システムクロックを有するデジタル情報装置に使用するバスインターフェイス制 御装置を開示する。

このバスインタ・フェイス制御装置はチャネル当シ１０ビット以上のデータチャ ネルを５つ以上有する。

任意のチャネルから残シの任意のチャネルまたは残りの全てのチャネルへデータ を送るように、データチャネルを双方向に多重化するための装置へデータチャネ ルは供給する。

本発明の１つの目的は、従来技術の装置において生じてい次プリント回路板の面 積の問題と装置の帯域幅の問題を軽減する、双方向Ｉ１０ポートを有するバスイ ンターフェイス制御装置を得ることである。

本発明の別の目的は、高速グラフィックス表示装置のような、多くのデジタル装 置における多くの構成に自在に適応できる記憶装置インターフェイスを得ること である。

本発明の別の目的は、ガリウムひ素のような半導体物質中に埋込むことができる 装置を得ることである。

本発明の別の目的は、装置内の伝播遅延が４ナノ秒よシ短い、双方向バスを有す る記憶装置インターフェイスを得ることである。

本発明の別の目的は、ＴＴＬ／ＣＭＯ３に適合する入力と出力を有する記憶装置 インターフェイス装置を得ることである。

本発明の更に別の目的は、多重化可能なバスを有する記憶装置インターフェイス 装置を得ることである。

本発明のそれらの目的および別の目的、諸利点ならびに諸特徴は、類似の数字が 類似の要素を指すこの中の図面と、請求の範囲、およびここに含まれている好適 な実施例の説明とにより明らかになるであろう。

図面の簡単な説明 第１図は、クロック線と、８本の出力クロック線（Ｏｕｔ　−Ｃｕｔ　）と、８ 本の出力可能化線（ＯＥ）と、２４本のマルチプレクサ制御線（Ｍｕｘ　−Ｃｕ ｔ　）と、８つの１６ビントデータチヤネｋ　Ｃｈａｎ　Ｏ−Ｃｈａｎ７とを有 する本発明のバスインターフェイス制御装置の例示的な例のブロック図を示し、 第２図は本発明のバスインターフェイス制御器チップの例示的実施例の詳細な構 成を示す。

好適な実施例の説明 第１図は本発明のバスインターフェイス制御装置１００の例示的な例のブロック 図を示す。この装置１００は、チャネＡ／　Ｃｈａｎ　Ｏ〜Ｃｈａｎ　７を含む 複数の入力／出力（Ｉｌｏ）ポートを有する。装置の一例においては、それらの チャネルは１６ビツトの双方向バス線である。クロック入力端子（ＣＬＫ）と、 出力可能化入力端子（ＯＥ）と、出力制御入力端子（ＯＵｔ−Ｃｎｔ　）と、マ ルチプレクサ制御入力端子（ＭＵＸ−ＣＮＴ）とを含むユーザー構成可能な制御 入力端子も含まれる。典型的には、入力端子ＣＬＫはチップ全体に張りめぐらさ れてクロック信号を伝える１本の線である。バスインターフェイス制御装置１０ ０には同一に複製された８個の回路も含まれる。この例においては８つのチャネ ルごとにその回路が１つ設けられる。

これよシ多くの、またはこれよシ少いチャネルが用いられるものとすると、同一 の回路はそれに応じて変化する。それらの回路については後で第２図を参照して 詳しく説明する。

ＯＥ線とＯｕｔ　−Ｃｎｔ線はおのおの８ビツト幅であって、バスインターフェ イス制御装置内の８つの同一の回路のおのおのを制御するために用いられる。

ＭＵＸ−ＣＮＴ線は有利なことに２４ビツトの広さである。複製された回路ＡＯ −Ａ７内に含まれている各８つのマルチプレクサ回路を制御するために３ビツト を用いる。

第２図は本発明の例示的な実施例の機能ブロック図を示す。本発明は多くの別の 態様で行えること、および第２図に示す実施例は本発明を説明するための例とし て機能するものであって、図示の実施例に本発明を限定することを意味するもの ではないことを当業者は認めることであろう。上で示したように、本発明のバス インターフェイス制御装置は、各チャネルごとに同一の回路ＡＯ−Ａ７に複製さ れた第２図に示す回路を有する。第２図に示す例はＣｈａｎ　７のための回路ブ ロックであって、マルチプレクサ２０のチャネル７の入力端子へ帰還するＣｈａ ｎ　７用のＩｌｏ　ボート１０を含む。残シの各チャネルＯ〜６のためにバスイ ンターフェイス制御器テップ内に類似の回路が存在する。したがって、たとえば 、チャネル６のための回路ブロックＡ６は、Ａ６マルテプレクサのためのＣｈａ ｎ　６入力端子へ帰還されるＣｈａｎ６用のＩ１０ポートを有し、他のチャネル はそれらのチャネルの指定されているマルチプレクサ入力端子を介してＣｈａｎ 　６へ交差帰還される。同様に、第２図に示すように、本発明のバスインターフ ェイス制御装置によシ用いられる各チャネルに対応する回路がある。この場合に は変数だけがＩ１０ボートのためのチャネル指定である。第２図に示す実施例に は８つのチャネルＣｈａｎ　Ｏ−Ｃｈａｎ　７がある。チャネルの数は変えるこ とができることが当業者にはわかるであろう。

第２図に示す実施例をなお説明して、第１のラッチすなわち第１のフリップフロ ップ３０がクロック入力端子と、マルチプレクサ２０の出力端子へ接続されてい るＤ入力端子とを有することが示されている。フリップフロップ３０はＱ出力端 子を有する。

マルチプレクサ２０の出力端子とフリップフロップ３０のＤ入力端子へはバッフ ァ４ｏも接続される。

第２のフリップフロップ５０もクロック入力端子と、出力制御入力端子（Ｏｕｔ 　−Ｃｕｔ　）と、Ｑ出力端子とを有する。本発明の装置は第２のマルチプレク サ７０も有する。この第２のマルチプレクサは第１の入力端子と、第２の入力端 子と、出力端子と、制御入力端子とを有する。第１の入力端子７２はフリップフ ロップ３０のＱ出力端子へ接続される。第２の入力端子７４はバッファ４０の出 力端子へ接続される。

第２のラッチ５０の出力端子がマルチプレクサ７０の制御入力端子７６へ接続さ れる。マルチプレクサ７０の出力端子がバッファ８０の入力端子へ接続される。

バッファ８０の制御入力端子がラッチ６０の出力端子へ接続される。最後に、バ ッファ８０の出力端子がチャネル７の入力端子へ接続される。入力端子１０から は第１のマルチプレクサ２０の入力端子へ更に帰還される。マルチプレクサ２０ は制御入力端子ＭＵＸ　−ＣＮＴ　を有する。その制御入力端子は、例示であっ て限定するものではない第２図に示す１６ビツトの８チヤネル装置用に３ビツト の制御線であることが好ましい。

また、例として、および限定するものではないが、本発明の構成は、ガリウムひ 素で構成することが好ましい半導体物質中に埋込むことができる。本発明の一実 施例においては、８つの１６ピツト双方向バスで構成されているバスインターフ ェイス制御装置の電力消費量は５００ミリワツトより少い。この装置は２６ＭＨ ｚおよびそれよυ上で、かつ４ナノ秒よシ短い伝播遅延で動作する。その装置の 出力ドライブは６〜８ミリアンペアの範囲が好ましい。入力と出力はＴＴＬ／Ｃ ＭＯ８に適合し、３状態出力である。ラッチ／バッファアーキテクチャはユーザ ーが構成可能である。

以上、本発明の物理的な実施例を詳しく説明したが、次に、第２図に示す本発明 の一実施例の動作を説明するための例にとシかかることにする。

動作時には、第２図に示す入力端子１０のようなＩｌｏ　ボートを介してデータ をチャネル（Ｊａｎ　Ｏ〜Ｃｈａｎ　７　へ入れることができる。各チャネルの ためのマルチプレクサ２０が出力させるデータを、線ＭＵＸ　−ＣＮＴ上の３ビ ット制御信号に従って選択する。たとえば、制御サイクル中にＭＵＸ−ＣＮＴ上 に現われるビットがｒｏｏＢ　を読出すとすると、チャネル１はマルチプレクサ ２０の出力端子へ切換えられる。

ラッチ３０，５０．６０はマルチプレクサ７０とともに、データがどの向き、入 力または出力、に流れるかを決定する。ラッテ６０が出力可能化信号を受け念と すると、その信号は次の制御クロックサイクルにおいて送られて、データがバッ ファ８０を通って流れることができるようにする。フリップフロップ６０の動作 によりバッファ８０が動作不能状態にされたとすると、ユーザー入力端子のよう な、デジタル装置内のどこか他の場所からデータはチャネル、この場合にはチャ ネル７、へ流れこむことができる。同様に、マルチプレクサ７０はラッテ５０に よシ制御され、データがマルチプレクサ２０から、ラッチ３０またはバッファ４ ０のいずれを通って工１０ボート１０へ流れこむかを決定する。各チャネルは同 様に動作する。

以上、特許法令に適合させるため、および新規な原理の応用と請求められるよう な特殊な部品を製造および使用するために必要な情報を当業者へ提供するために 、ここで本発明をかなシ詳しく説明した。

しかし、特に異なる機器および装置によシ本発明を実施できること、および、機 器の装置と動作手顆の両方について、本発明自体の範囲を逸脱するとと々しに種 々の変更を加えることができることを理解すべきである。

ＦＩＧ、　／ ＦＩＧ、　２ 国際調査報告 国際調査報告　ＰＣＴ／ｕｓ　８９１０４９７゜

Claims (20)

【特許請求の範囲】
1. １．デジタルの流れを制御する手段と、おのおの１０ビット以上の５つ以上のデ ータチャネルと、 任意のチャネルから残りの任意のチャネルまたは全てのチヤネルヘの交差スイッ チングを行うようにデータチャネルを双方向に多重化する手段と、を備えるシス テムクロックを有するデータ情報装置に使用するバスインターフェイス制御装置 。
2. ２．請求項１記載の装置において、多重化手段は各チャネルのための回路を備え 、この回路は、出力端子と、テヤネルの数に少くとも等しい複数のチャネル入力 端子とを有する第１のマルチプレクサと、 マルチプレクサの出力端子の第１のノードへ接続される入力端子と、出力端子を 有する第１のラッチと、 第１のノードへ接続される入力端子と、出力端子とを有する第１のバッフアと、 出力端子制御入力端子と出力端子を有する第２のラッチと、 第１のバッフアの出力端子へ接続される第１の入力端子と、第１のラッチの出力 端子へ接続され第２の入力端子と、出力端子とを有する第２のマルチプレクサと 、 出力可能化入力端子と出力端子を有する第３のラッチと、 第２のマルチプレクサの出力端子へ接続される入力端子と、第３のラッチの出力 端子へ接続される制御入力端子と、１／０ポートと第１のマルチプレクサの対応 するチヤネル入力端子へ接続される出力端子とを有する第２のパッフアと、 を備える装置。
3. ３．請求項２記載の装置において、第１のマルチプレクサは８対１の符号器であ る装置。
4. ４．請求項３記載の装置において、第２のマルチプレクサは２対１の符号器であ る装置。
5. ５．請求項２記載の装置にわいて、ラッテはＤ形フリツプフロツプを備える装置 。
6. ６．請求項１記載の装置にわいて、装置は半導体物質中に埋込まれる装置。
7. ７．請求項６記載の装置において、半導体物質はガリウム・ひ素を含む装置。
8. ８．請求項７記載の装置においで、伝播遅延は４ナノ秒より短い装置。
9. ９．請求項８記載の装置にかいて、電力消費量は５００ミリワットより少い装置 。
10. １０．請求項９記載の装置において、データチャネルは３状態出力を含む装置。
11. １１．請求項１記載の装置において、データチヤネルは３状態出力を含む装置。
12. １２．請求項１記載の装置において、システムクロックの周波数は少くとも２５ メガヘルッである装置。
13. １３．請求項１記載の装置において、６〜８ミリアンペアの出力ドライブを有す る装置。
14. １４．請求項１記載の装置において、ＴＴＬ／ＣＭＯＳコンパチブルである入力 ／出力線を有する装置。
15. １５．請求項１記載の装置において、制御手段は、システムクロック線と、 複数の出力可能化線と、 複数の出力制御線と、 複数のマルチプレクサ制御線と、 を備える装置。
16. １６．データの流れを制御する手段と、おのおの１０ビット以上の５つ以上のデ ータチヤネルと、 任意のチャネルから残りの任意のチャネルまたは全てのチヤネルヘの交差スイッ チングを行うようにデータチャネルを双方向に多重化する手段と、を備え、多重 化手段は各チャネルのための回路を備え、この回路は、出力端子と、チャネルの 数に少くとも等しい複数のチャネル入力端子と、マルチプレクサの出力端子の第 １のノードへ接続される入力端子と、出力端子を有する第１のラッチと、第１の ノードへ接続される入力端子と、出力端子とを有する第１のバッフアと、出力端 子制御入力端子と出力端子を有する第２のラッチと、第１のバッフアの出力端子 へ接続される第１の入力端子と、第１のラッチの出力端子へ接続される第２の入 力端子と、出力端子とを有する第２のマルチプレクサと、出力可能化入力端子と 出力端子を有する第３のラッチと、第２のマルチプレクサの出力端子へ接続され る入力端子と、第３のラッチの出力端子へ接続される制御入力端子と、１／０ボ ートと第１のマルチプレクサの対応するチヤネル入力端子へ接続される出力端子 とを有する第２のバッフアとを備えるシステムクロックを有するデジタル情報装 置に使用するバスインターフエイス制御装置。
17. １７．請求項１６記載の装置において、第１のマルチプレクサは８対１の符号器 である装置。
18. １８．請求項１６記載の装置において、制御手段は、システムクロック線と、 複数の出力可能化線と、 複数の出力制御線と、 複数のマルチプレクサ制御線と、 を備える装置。
19. １９．請求項１８記載の装置において、半導体物質はガリウム・ひ素を含む装置 。
20. ２０．システムクロック線と、 少くとも８本の出力可能化線と、 少くとも８本の出力制御線と、 おのおの少くとも１６ビットの少くとも８本の双方向チャネルと、 任意の１つのチャネルから他のチャネルのいずれかまたは全てヘデータを送るこ とを行うために双方向データチャネルを多重化する手段と、を備えるシステムク ロックを有するグラフィックス表示装置に使用するバスインターフエイス制御装 置。