KR100471145B1 - 카운터 - Google Patents
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Abstract
본 발명에 따른 카운터는 외부 클럭 신호에 의해 제어되는 제 1 카운터와 상기 제 1 카운터의 최상위 출력 신호의 반전 신호에 의해 제어되는 제 2 카운터를 포함한다. 상기 제 1 및 제 2 카운터들은 상기 쉬프트 레지스터의 원리를 이용하여 구현하였으며, 플립플롭의 수를 감소시키기 위하여 상기 제 2 카운터는상기 제 1 카운터의 최상위 출력 신호를 클럭 신호로 받아들이는 비동기식 구조를 사용하였다. 이러한 구조는 높은 비트의 카운터일수록 카운터가 차지하는 면적을 줄일 수 있고 그리고 카운터에서 리플되어 발생하는 지연 시간을 감소시켜 카운팅 속도를 향상시킬 수 있다.
Description
본 발명은 반도체 장치(semiconductor device)에 관한 것으로서, 구체적으로는 쉬프트 레지스터(shift register)와 멀티플렉서(multiplexer)를 이용한 카운터에 관한 것이다.
현재 시스템(system)의 설계는 고집적화와 고속화의 추세이다. 이러한 추세에 맞추어 고집적화와 고속의 관건을 해결하려는 노력은 설계적인 측면과 공정적인 측면에서 동시에 이루어지고 있다. 설계적인 측면으로 보면, 기존의 기본 셀(primitive)이나 코아 셀(core cell)의 기본적인 구조는 그대로 유지하면서 시스템의 전반적인 구조를 고려하여 고속의 회로들을 구현하려는 노력이 계속되고 있다.
도 1은 종래의 카운터의 상세 회로도이다..
도 1을 참조하면, 카운터는 가산 회로(100)와 저장 회로(200)로 구성된다. 상기 가산 회로(100)는 8 개의 반 가산기들(110, 120, ..., 160, 170)과 반전기(180)로 구성된다. 상기 반 가산기(110)의 제 1 및 제 2 입력 단자들은 레지스터(210)의 출력 단자에 연결되고, 그것의 제 1 출력 단자는 상기 레지스터(210)의 제 1 입력 단자에 연결되고 그리고 그것의 제 2 출력 단자는 상기 반 가산기(120)의 제 2 입력 단자에 연결된다. 상기 반 가산기들(120, 130, 140, 150, 160)의 제 1 입력 단자들은 상기 저장 회로(200)의 대응하는 레지스터들(220, 230, 240, 250, 260)의 출력 단자에 각각 연결되고, 그것들의 제 2 입력 단자들은 대응하는 상기 반 가산기들(110, 120, 130, 140, 150)의 제 2 출력 단자들에 각각 연결되고, 그것들의 제 1 출력 단자들은 상기 저장 회로(200)의 대응하는 상기 레지스터들(220, 230, 240, 250, 260)의 제 1 입력 단자들에 각각 연결되고 그리고 그것들의 제 2 출력 단자들은 대응하는 상기 반 가산기들(130, 140, 150, 160, 170)의 제 2 입력 단자들에 각각 연결된다.
상기 반 가산기(170)의 제 1 입력 단자는 레지스터(270)의 출력 단자에 연결되고, 그것의 제 2 입력 단자는 상기 반 가산기(160)의 상기 제 2 출력 단자에 연결되고 그리고 그것의 출력 단자는 상기 레지스터(270)의 제 1 입력 단자에 연결된다. 상기 반전기(180)의 입력 단자는 상기 반 가산기(110)의 제 2 입력 단자에 연결되고, 그것의 출력 단자는 레지스터(280)의 제 1 입력 단자에 연결된다. 상기 저장 회로(200)는 8 개의 레지스터들(210, 220, ..., 270, 280)로 구성된다. 상기 레지스터들(210, 220, ..., 270, 280)의 제 1 입력 단자들은 대응하는 상기 반 가산기들(110, 120, ... 160, 170)의 제 1 출력 단자들에 각각 연결되고, 그것들의 제 2 입력 단자들은 클럭 단자에 연결되고, 그것들의 제 3 입력 단자들은 리셋 단자에 연결되고 그리고 그것들의 출력 단자들은 대응하는 상기 반 가산기들(110, 120, ... 160, 170)의 제 1 및 제 2 입력 단자들에 각각 연결된다.
다시 도 1을 참조하면, 종래의 기술에 따른 카운터는 상기 레지스터들(210, 220, ..., 270, 280)을 통해 공급되는 클럭 신호(CLK)를 상기 가산 회로(100)에서 카운트하여 대응하는 상기 레지스터들(210, 220, ..., 270, 280)을 통해 출력한다. 상기 가산 회로(100)의 상기 반 가산기들(110, 120, ..., 160, 170)은 상기 레지스터들(210, 220, ..., 270, 280)로부터 공급되는 상기 클럭 신호(CLK)를 순차적으로 가산하여 한다. 예컨데, 상기 반 가산기(110)의 제 1 및 제 2 입력 단자들로 입력 신호들(A, B)이 입력되면, 상기 반 가산기(110)는 상기 제 1 출력 단자(OUT1)로 출력 신호(A+B)를 출력하고, 상기 반 가산기(120)의 제 2 입력 단자로 출력 신호(AB)를 공급한다.
상기 반 가산기(120)는 상기 입력 신호(A)와 상기 출력 신호(AB)를 입력받아 상기 제 1 출력 단자(OUT2)로 출력 신호 (A+AB)를 출력하고, 출력 신호 A(AB)를 상기 반 가산기(130)의 제 2 입력 단자로 공급한다. 이런 방식으로 상기 반 가산기들(110, 120, ... 150, 160)의 제 2 출력 단자들로 출력된 출력 신호들이 상기 반 가산기들(120, 130, ..., 160, 170)의 제 2 입력 신호들이 된다. 상기 반전기(180)는 입력되는 상기 입력 신호(A)를 반전시켜 상기 저장 회로(200)로 공급한다. 상기 저장 회로(200)의 상기 레지스터들(210, 220, ..., 270, 280) 각각은 상기 리셋 신호(RST)의 제어에 의해 초기화되고 그리고 상기 가산 회로(100)로부터 대응하는 상기 출력 신호들을 상기 클럭 신호(CLK)의 제어에 의해 순차적으로 출력한다.
도 2a 내지 도 2h를 참조하면, 종래의 기술에 따른 카운터는 도 2a부터 도 2d까지는 상기 카운트 동작을 수행한다. 그러나 도 2e 내지 도 2h를 살펴보면, 종래의 기술에 따른 카운터는 상기 입력 신호들이 상기 가산 회로(100)의 상기 반 가산기들(110, 120, ..., 160, 170)에 의해 지연되어 카운팅 속도가 저하되고 그리고 상기 입력 신호들이 지연되어 상기 클럭 신호와 일치되지 않아 카운터가 오동작을 일으키는 문제점이 발생한다.
따라서 본 발명의 목적은 카운팅 속도가 향상되고 그리고 오동작을 방지할 수 있는 카운터를 제공하는 것이다.
(구성)
상술한 바와같은 목적을 달성하기 위한 본 발명의 일특징에 의하면, 본 발명의 k(여기서, k=m+n) 비트 카운터는, 외부 클럭 신호에 응답해서 n 비트의 출력 신호를 출력하는 제 1 카운터 및; 상기 제 1 카운터는, 상기 외부 클럭 신호에 응답해서 1 비트의 제 1 출력 신호를 출력하는 제 1 래치 회로와; 상기 외부 클럭 신호와 상기 제 1 출력 신호에 응답해서 상기 제 1 출력 신호를 2 분주한 제 1 분주 신호를 출력하는 제 1 분주 회로와; 상기 외부 클럭 신호와 상기 제 1 분주 신호에 응답해서 상기 제 1 분주 신호를 2 분주한 제 2 분주 신호를 출력하는 제 2 분주 회로와; 상기 외부 클럭 신호와 상기 제 2 분주 신호에 응답해서 상기 제 2 분주 신호를 2 분주한 제 3 분주 신호를 출력하는 제 3 분주 회로로 구성되고; 상기 제 1 카운터의 출력 신호들 중 최상위 비트 출력 신호의 반전 신호에 응답해서 m 비트의 출력 신호를 출력하는 제 2 카운터를 포함하되; 상기 제 2 카운터는, 상기 제 1 카운터의 상기 제 3 분주 신호의 반전 신호에 응답해서 제 2 출력 신호를 출력하는 제 2 래치 회로와; 상기 반전 신호와 상기 제 2 출력 신호에 응답해서 상기 제 2 출력 신호를 2 분주한 제 4 분주 신호를 출력하는 제 4 분주 회로와; 상기 반전 신호와 상기 제 4 분주 신호에 응답해서 상기 제 4 분주 신호를 2 분주한 제 5 분주 신호를 출력하는 제 5 분주 회로와; 상기 반전 신호와 상기 제 5 분주 신호에 응답해서 상기 제 5 분주 신호를 분주한 제 6 분주 신호를 출력하는 제 6 분주 회로를 포함한다.
이 실시예에 있어서, 상기 제 1 래치 회로는, 상기 외부 클럭 신호에 응답해서 온/오프 동작을 반복적으로 수행하는 토글 플립플롭을 포함한다.
이 실시예에 있어서, 상기 제 1 분주 회로는, 입력 신호를 받아들이고, 상기 외부 클럭 신호에 응답해서 상기 입력 신호를 래치하고 그리고 상기 제 1 분주 신호와 상기 제 1 분주 신호의 상보 신호를 출력하는 제 1 플립플롭과; 상기 제 1 출력 신호에 응답해서 상기 입력 신호로써 상기 제 1 분주 신호와 상기 상보 신호 중 하나의 신호를 선택하는 멀티플렉서를 포함한다.
이 실시예에 있어서, 상기 제 2 분주 회로는, 입력 신호를 받아들이고, 상기 외부 클럭 신호에 응답해서 상기 입력 신호를 래치하고 그리고 상기 입력 신호를 출력하는 제 1 플립플롭과; 상기 제 1 플립플롭으로부터 출력되는 상기 입력 신호를 받아들이고, 상기 외부 클럭 신호에 응답해서 상기 입력 신호를 래치하고 그리고 상기 제 2 분주 신호와 상기 제 2 분주 신호의 상보 신호를 출력하는 제 2 플립플롭과; 상기 제 1 분주 신호에 응답해서 상기 입력 신호로써 상기 제 2 분주 신호와 상기 상보 신호 중 하나의 신호를 선택하는 멀티플렉서를 포함한다.
이 실시예에 있어서, 상기 제 3 분주 회로는, 입력 신호를 받아들이고, 상기 외부 클럭 신호에 응답해서 상기 입력 신호를 래치하고 그리고 상기 입력 신호를 출력하는 제 1 플립플롭과; 상기 제 1 플립플롭으로부터 출력되는 상기 입력 신호를 받아들이고, 상기 외부 클럭 신호에 응답해서 상기 입력 신호를 래치하고 그리고 상기 입력 신호를 출력하는 제 2 플립플롭과; 상기 제 2 플립플롭으로부터 출력되는 상기 입력 신호를 받아들이고, 상기 외부 클럭 신호에 응답해서 상기 입력 신호를 래치하고 그리고 상기 입력 신호를 출력하는 제 3 플립플롭과; 상기 제 3 플립플롭으로부터 출력되는 상기 입력 신호를 받아들이고, 상기 외부 클럭 신호에 응답해서 상기 입력 신호를 래치하고 그리고 상기 제 3 분주 신호와 상기 제 3 분주 신호의 상보 신호를 출력하는 제 4 플립플롭과; 상기 제 2 분주 신호에 응답해서 상기 입력 신호로써 상기 제 3 분주 신호와 상기 상보 신호 중 하나의 신호를 선택하는 멀티플렉서를 포함한다.
이 실시예에 있어서, 상기 제 2 래치 회로는, 상기 반전 신호에 응답해서 온/오프 동작을 반복적으로 수행하는 토글 플립플롭을 포함한다.
이 실시예에 있어서, 상기 제 4 분주 회로는, 입력 신호를 받아들이고, 상기 반전 신호에 응답해서 상기 입력 신호를 래치하고 그리고 상기 제 4 분주 신호와 상기 제 4 분주 신호의 상보 신호를 출력하는 제 1 플립플롭과; 상기 제 2 출력 신호에 응답해서 상기 입력 신호로써 상기 제 4 분주 신호와 상기 상보 신호 중 하나의 신호를 선택하는 멀티플렉서를 포함한다.
이 실시예에 있어서, 상기 제 5 분주 회로는, 입력 신호를 받아들이고, 상기 반전 신호에 응답해서 상기 입력 신호를 래치하고 그리고 상기 입력 신호를 출력하는 제 1 플립플롭과; 상기 제 1 플립플롭으로부터 출력되는 상기 입력 신호를 받아들이고, 상기 외부 클럭 신호에 응답해서 상기 입력 신호를 래치하고 그리고 상기 제 5 분주 신호와 상기 입력 신호의 상보 신호를 출력하는 제 2 플립플롭과; 상기 제 4 분주 신호에 응답해서 상기 입력 신호로써 상기 제 5 분주 신호와 상기 상보 신호 중 하나의 신호를 선택하는 멀티플렉서를 포함한다.
이 실시예에 있어서, 상기 제 6 분주 회로는, 입력 신호를 받아들이고, 상기 반전 신호에 응답해서 상기 입력 신호를 래치하고 그리고 상기 입력 신호를 출력하는 제 1 플립플롭과; 상기 제 1 플립플롭으로부터 출력되는 상기 입력 신호를 받아들이고, 상기 외부 클럭 신호에 응답해서 상기 입력 신호를 래치하고 그리고 상기 입력 신호를 출력하는 제 2 플립플롭과; 상기 제 2 플립플롭으로부터 출력되는 상기 입력 신호를 받아들이고, 상기 외부 클럭 신호에 응답해서 상기 입력 신호를 래치하고 그리고 상기 입력 신호를 출력하는 제 3 플립플롭과; 상기 제 3 플립플롭으로부터 출력되는 상기 입력 신호를 받아들이고, 상기 외부 클럭 신호에 응답해서 상기 입력 신호를 래치하고 그리고 상기 제 6 분주 신호와 상기 제 6 분주 신호의 상보 신호를 출력하는 제 4 플립플롭과; 상기 제 5 분주 신호에 응답해서 상기 입력 신호로써 상기 입력 신호와 상기 상보 신호 중 하나의 신호를 선택하는 멀티플렉서를 포함한다.
(작용)
이와같은 장치에 의해서, 카운트 동작에 의한 지연 시간을 감소시킴으로써, 카운팅 속도를 향상시키고 그리고 카운터의 오동작을 방지할 수 있다.
(실시예)
이하 본 발명이 참조도면 3 및 도 4에 의거하여 상세히 설명된다.
도 3은 본 발명의 카운터의 상세 회로도이다.
도 3을 참조하면, 본 발명의 카운터는 제 1 카운터(300)와 제 2 카운터(400)를 포함한다. 상기 제 1 카운터(300)는 제 1 래치 회로(310)와 제 1, 제 2 및 제 3 분주 회로들(320, 330, 340)을 포함한다. 상기 제 1 래치 회로(310)는 클럭 단자에 연결된 제 2 입력 단자와 리셋 단자에 연결된 제 3 입력 단자를 갖는 플립플롭(311)을 포함한다. 상기 플립플롭(311)의 제 1 입력 단자와 제 2 출력 단자는 상호 접속되고, 그것의 제 1 출력 단자는 상기 제 1 래치 회로(310)의 출력 단자로 구성된다.
상기 제 1 분주 회로(320)는 상기 클럭 단자에 연결된 제 2 입력 단자와 상기 리셋 단자에 연결된 제 3 입력 단자를 갖는 플립플롭(321)과 멀티플렉서(322)를 포함한다. 상기 플립플롭(321)의 제 1 입력 단자는 상기 멀티플렉서(322)의 출력 단자와 연결되고, 그것의 제 1 출력 단자는 상기 제 1 분주 회로(320)의 출력 단자로 구성되고 그리고 그것의 제 2 출력 단자는 상기 멀티플렉서(322)의 제 2 입력 단자에 연결된다. 상기 멀티플렉서(322)의 제어 신호 입력 단자는 상기 제 1 래치 회로(310)의 상기 출력 단자에 연결된다.
상기 제 2 분주 회로(330)는 상기 클럭 단자에 연결된 제 2 입력 단자와 상기 리셋 단자에 연결된 제 3 입력 단자를 갖는 플립플롭들(331, 332) 및 멀티플렉서(333)를 포함한다. 상기 플립플롭(331)의 제 1 입력 단자는 상기 멀티플렉서(333)의 출력 단자에 연결되고, 그것의 제 1 출력 단자는 상기 플립플롭(332)의 제 1 입력 단자에 연결된다. 상기 플립플롭(332)의 제 1 입력 단자는 상기 플립플롭(332)의 제 1 출력 단자에 연결되고, 그것의 제 1 출력 단자는 상기 제 2 분주 회로(330)의 출력 단자로 구성되고, 그리고 그것의 제 2 출력 단자는 상기 멀티플렉서(333)의 제 2 입력 단자에 연결된다. 상기 멀티플렉서(333)의 제어 신호 입력 단자는 상기 제 1 분주 회로(320)의 상기 출력 단자에 연결된다.
상기 제 3 분주 회로(340)는 상기 클럭 단자에 연결된 제 2 입력 단자와 상기 리셋 단자에 연결된 제 3 입력 단자를 갖는 플립플롭들(341, 342, 343, 344)과 멀티플렉서(345)를 포함한다. 상기 플립플롭(341)의 제 1 입력 단자는 상기 멀티플렉서(345)의 출력 단자에 연결되고, 그것의 제 1 출력 단자는 상기 플립플롭(342)의 제 1 입력 단자에 연결된다. 상기 플립플롭(342)의 제 1 입력 단자는 상기 플립플롭(341)의 상기 제 1 출력 단자에 연결되고, 그것의 제 1 출력 단자는 상기 플립플롭(343)의 제 1 입력 단자에 연결된다. 상기 플립플롭(343)의 제 1 입력 단자는 상기 플립플롭(342)의 상기 제 1 출력 단자에 연결되고, 그것의 제 1 출력 단자는 상기 플립플롭(344)의 제 1 입력 단자에 연결된다.
상기 플립플롭(344)의 제 1 입력 단자는 상기 플립플롭(343)의 상기 제 1 출력 단자에 연결되고, 그것의 제 1 출력 단자는 상기 제 3 분주 회로(340)의 출력 단자로 구성되고 그리고 그것의 제 2 출력 단자는 상기 멀티플렉서(345)의 제 2 입력 단자에 연결된다. 상기 멀티플렉서(345)의 제어 신호 입력 단자는 상기 제 2 분주 회로(330)의 상기 출력 단자에 연결된다. 상기 반전기(350)의 입력 단자는 상기 제 3 분주 회로(340)의 상기 출력 단자와 상기 제 2 카운터(400)의 상기 래치 회로들(410, 420, 430, 440)의 대응하는 입력 단자들의 사이에 연결된다.
상기 제 2 카운터(400)는 제 2 래치 회로(410)와 제 4, 제 5 및 제 6 분주 회로들(420, 430, 440)을 포함한다. 상기 제 2 래치 회로(410)는 상기 반전기(350)의 출력 단자에 연결된 제 2 입력 단자와 상기 리셋 단자와 연결된 제 3 입력 단자를 갖는 플립플롭(411)을 포함한다. 상기 플립플롭(411)의 제 1 입력 단자와 제 2 출력 단자는 상호 접속되고, 그것의 제 1 출력 단자는 상기 제 2 래치 회로(410)의 출력 단자로 구성된다.
상기 제 4 분주 회로(420)는 상기 반전기(350)의 출력 단자에 연결된 제 2 입력 단자와 상기 리셋 단자와 연결된 제 3 입력 단자를 갖는 플립플롭(421)과 멀티플렉서(422)를 포함한다. 상기 플립플롭(421)의 제 1 입력 단자는 상기 멀티플렉서(422)의 출력 단자와 연결되고, 그것의 제 1 출력 단자는 상기 래치 회로(420)의 출력 단자로 구성되고 그리고 그것의 제 2 출력 단자는 상기 멀티플렉서(422)의 제 2 입력 단자에 연결된다. 상기 멀티플렉서(422)의 제어 신호 입력 단자는 상기 제 2 래치 회로(410)의 상기 출력 단자에 연결된다.
상기 제 5 분주 회로(430)는 상기 반전기(350)의 상기 출력 단자에 연결된 제 2 입력 단자 및 상기 리셋(RST) 신호 공급 단자와 연결된 제 3 입력 단자들을 갖는 플립플롭들(431, 432)과 멀티플렉서(433)를 포함한다. 상기 플립플롭(431)의 제 1 입력 단자는 상기 멀티플렉서(433)의 출력 단자에 연결되고, 그것의 제 1 출력 단자는 상기 플립플롭(432)의 제 1 입력 단자에 연결된다. 상기 플립플롭(432)의 제 1 출력 단자는 상기 제 5 분주 회로(430)의 출력 단자로 구성되고, 그것의 제 2 출력 단자는 상기 멀티플렉서(433)의 제 2 입력 단자에 연결된다. 상기 멀티플렉서(433)의 제어 신호 입력 단자는 상기 제 4 분주 회로(420)의 상기 출력 단자에 연결된다.
상기 제 6 분주 회로(440)는 상기 반전기(350)의 상기 출력 단자에 연결된 제 2 입력 단자와 상기 리셋 단자와 연결된 제 3 입력 단자를 갖는 플립플롭들(441, 442, 443, 444)과 멀티플렉서(445)를 포함한다. 상기 플립플롭(441)의 제 1 입력 단자는 상기 멀티플렉서(445)의 출력 단자에 연결되고, 그것의 제 1 출력 단자는 상기 플립플롭(442)의 제 1 입력 단자에 연결된다. 상기 플립플롭(442)의 제 1 입력 단자는 상기 플립플롭(441)의 상기 제 1 출력 단자에 연결되고, 그것의 제 1 출력 단자는 상기 플립플롭(443)의 제 1 입력 단자에 연결된다. 상기 플립플롭(443)의 제 1 입력 단자는 상기 플립플롭(442)의 상기 제 1 출력 단자에 연결되고, 그것의 제 1 출력 단자는 상기 플립플롭(444)의 제 1 입력 단자에 연결된다. 상기 플립플롭(444)의 제 1 입력 단자는 상기 플립플롭(443)의 상기 제 1 출력 단자에 연결되고, 그것의 제 1 출력 단자는 상기 제 6 분주 회로(440)의 출력 단자로 구성되고 그리고 그것의 제 2 출력 단자는 상기 멀티플렉서(445)의 제 2 입력 단자에 연결된다. 상기 멀티플렉서(445)의 제어 신호 입력 단자는 상기 제 5 분주 회로(430)의 상기 출력 단자에 연결된다.
도 4는 본 발명의 카운터의 동작을 설명하기 위한 타이밍도이다.
이하 도 3 및 도 4를 참조하여 본 발명의 카운터의 동작이 설명된다.
다시 도 3을 참조하면, 상기 제 1 카운터(300)는 상기 리셋 신호(RST)의 제어에 의해 초기화되고, 상기 외부 클럭 신호의 제어에 의해 카운트 동작을 수행한다. 상기 제 1 래치 회로(310)는 상기 클럭 신호(CLK)의 제어에 따라 온(ON) 동작과 오프(OFF) 동작을 반복적으로 수행하는 토글 플립플롭(toggle flip-flop)을 포함한다. 도 4a는 상기 제 1 래치 회로(310)의 출력 파형이다. 상기 플립플롭(311)은 상기 클럭 신호(CLK)의 제어에 따라 ' 0, 1, ... 0, 1 '과 같은 순서로 출력 신호(OUT0)를 출력한다.
도 4b는 상기 제 1 분주 회로(320)의 출력 파형이다. 상기 제 1 분주 회로(320)의 상기 멀티플렉서(322)는 상기 출력 신호(OUT0)의 제어에 의해 상기 플립플롭(321)의 제 2 입력 단자로 입력되는 입력 신호를 조절한다. 즉, 상기 멀티플렉서(322)는 상기 플립플롭(321)의 제 1 및 제 2 출력 신호들 중 하나의 신호를 상기 플립플롭(321)의 제 1 입력 단자로 공급한다. 상기 플립플롭(321)은 상기 클럭 신호(CLK)와 상기 멀티플렉서(322)로부터 공급되는 상기 입력 신호의 제어에 의해 상기 출력 신호(OUT1)를 2 분주한 출력 신호(OUT1)를 출력한다.
도 4c는 상기 제 2 분주 회로(330)의 출력 파형이다. 상기 제 2 분주 회로(330)의 상기 멀티플렉서(333)는 상기 출력 신호(OUT2)의 제어에 의해 상기 플립플롭(331)의 제 2 입력 단자로 입력되는 입력 신호를 조절한다. 즉, 상기 멀티플렉서(333)는 상기 플립플롭(332)의 제 1 및 제 2 출력 신호들 중 하나의 신호를 상기 플립플롭(331)의 제 1 입력 단자로 공급한다. 상기 플립플롭들(331, 332)은 상기 클럭 신호(CLK)와 상기 멀티플렉서(333)로부터 공급되는 상기 입력 신호의 제어에 의해 상기 출력 신호(OUT1)를 2 분주한 출력 신호(OUT2)를 출력한다.
도 4d는 상기 제 3 분주 회로(340)의 출력 파형이다. 상기 제 3 분주 회로(340)의 상기 멀티플렉서(345)는 상기 출력 신호(OUT3)의 제어에 의해 상기 플립플롭(341)의 제 2 입력 단자로 입력되는 입력 신호를 조절한다. 즉, 상기 멀티플렉서(345)는 상기 플립플롭(344)의 제 1 및 제 2 출력 신호들 중 하나의 신호를 상기 플립플롭(341)의 제 1 입력 단자로 공급한다. 상기 플립플롭들(341, 342, 343, 344)은 상기 클럭 신호(CLK)와 상기 멀티플렉서(345)로부터 공급되는 상기 입력 신호의 제어에 의해 상기 출력 신호(OUT2)를 2 분주한 출력 신호(OUT3)를 출력한다.
상기 제 2 카운터(400)는 제 2 래치 회로(410)와 제 4, 제 5 및 제 6 분주 회로들(420, 430, 440)을 포함한다. 상기 제 2 카운터(400)는 상기 제 1 카운터(300)의 상기 출력 신호(OUT3)의 반전된 신호를 공급받는다. 상기 제 2 카운터(400)는 상기 리셋 신호(RST)의 제어에 의해 초기화되고, 상기 신호의 제어에 의해 카운트 동작을 수행한다. 도 4e는 상기 제 2 래치 회로(410)의 출력 파형이다. 상기 제 2 래치 회로(410)는 상기 신호의 제어에 의해 온(ON) 동작과 오프(OFF) 동작을 반복적으로 수행하는 토글 플립플롭(toggle flip-flop)을 포함한다. 상기 플립플롭(411)은 상기 신호의 제어에 의해 ' 0, 1, ..., 0, 1 ' 순서의 출력 신호(OUT4)를 출력한다.
도 4f는 상기 제 4 분주 회로(420)의 출력 파형이다. 상기 제 4 분주 회로(420)의 상기 멀티플렉서(422)는 상기 출력 신호(OUT4)의 제어에 의해 상기 플립플롭(421)의 제 2 입력 단자로 입력되는 입력 신호를 조절한다. 즉, 상기 멀티플렉서(422)는 상기 플립플롭(421)의 제 1 및 제 2 출력 신호들 중 하나의 신호를 상기 플립플롭(421)의 제 1 입력 단자로 공급한다. 상기 플립플롭(421)은 상기 신호와 상기 멀티플렉서(422)로부터 공급되는 상기 입력 신호의 제어에 의해 출력 신호(OUT4)를 2 분주한 출력 신호(OUT5)를 출력한다.
도 4g는 상기 제 5 분주 회로(430)의 출력 파형이다. 상기 제 5 분주 회로(430)의 상기 멀티플렉서(433)는 상기 출력 신호(OUT5)의 제어에 의해 상기 플립플롭(431)의 제 2 입력 단자로 공급되는 입력 신호를 조절한다. 즉, 상기 멀티플렉서(433)는 상기 플립플롭(432)의 제 1 및 제 2 출력 신호들 중 하나의 신호를 상기 플립플롭(431)의 제 1 입력 단자로 공급한다. 상기 플립플롭들(431, 432)은 상기 신호와 상기 멀티플렉서(433)로부터 공급되는 상기 입력 신호의 제어에 의해 출력 신호(OUT5)를 2 분주한 출력 신호(OUT6)를 출력한다.
도 4h는 상기 제 6 분주 회로의 출력 파형이다. 상기 제 6 분주 회로(440)의 상기 멀티플렉서(445)는 상기 출력 신호(OUT6)의 제어에 의해 상기 플립플롭(441)의 상기 제 2 입력 단자로 공급되는 입력 신호를 조절한다. 즉, 상기 멀티플렉서(445)는 상기 플립플롭(444)의 제 1 및 제 2 출력 신호들 중 하나의 신호를 상기 플립플롭(441)의 제 1 입력 단자로 공급한다. 상기 플립플롭들(441, 442, 443, 444)은 상기 신호와 상기 멀티플렉서(445)로부터 공급되는 상기 입력 신호의 제어에 의해 출력 신호(OUT6)를 2 분주한 출력 신호(OUT7)를 출력한다.
본 발명에 따른 카운터는 외부 클럭 신호에 의해 제어되는 제 1 카운터와 상기 제 1 카운터의 최상위 출력 신호의 반전 신호에 의해 제어되는 공급받는 제 2 카운터를 포함한다. 상기 제 1 및 제 2 카운터들은 상기 쉬프트 레지스터의 원리를 이용하여 구현하였으며, 플립플롭의 수를 감소시키기 위하여 멀티플렉서를 사용하였다.
상기한 바와같이, 플립플롭들과 멀티플렉서들을 이용하여 카운팅 속도가 향상되고 그리고 지연 시간이 감소되며 카운터의 오동작이 방지될 수 있다.
도 1은 종래의 카운터의 상세 회로도;
도 2는 도 1에 도시된 종래의 카운터의 동작을 설명하기 위한 타이밍도;
도 3은 본 발명의 카운터의 상세 회로도; 그리고
도 4는 도 3에 도시된 본 발명의 카운터의 동작을 설명하기 위한 타이밍도이다.
*도면의 주요 부분에 대한 부호 설명
100 : 가산 회로 200 : 저장 회로
300 : 제 1 카운터 400 : 제 2 카운터
Claims (9)
- k(여기서, k=m+n) 비트 카운터에 있어서:외부 클럭 신호에 응답해서 n 비트의 출력 신호를 출력하는 제 1 카운터 및;상기 제 1 카운터는,상기 외부 클럭 신호에 응답해서 제 1 출력 신호를 출력하는 제 1 래치 회로와,상기 외부 클럭 신호와 상기 제 1 출력 신호에 응답해서 상기 제 1 출력 신호를 2 분주한 제 1 분주 신호를 출력하는 제 1 분주 회로와,상기 외부 클럭 신호와 상기 제 1 분주 신호에 응답해서 상기 제 1 분주 신호를 2 분주한 제 2 분주 신호를 출력하는 제 2 분주 회로와,상기 외부 클럭 신호와 상기 제 2 분주 신호에 응답해서 상기 제 2 분주 신호를 2 분주한 제 3 분주 신호를 출력하는 제 3 분주 회로로 구성되고;상기 제 1 카운터의 출력 신호들 중 최상위 비트 출력 신호의 반전 신호에 응답해서 m 비트의 출력 신호를 출력하는 제 2 카운터를 포함하되;상기 제 2 카운터는,상기 제 1 카운터의 상기 반전 신호에 응답해서 제 2 출력 신호를 출력하는 제 2 래치 회로와,상기 반전 신호와 상기 제 2 출력 신호에 응답해서 상기 제 2 출력 신호를 2 분주한 제 4 분주 신호를 출력하는 제 4 분주 회로와,상기 반전 신호와 상기 제 4 분주 신호에 응답해서 상기 제 4 분주 신호를 2 분주한 제 5 분주 신호를 출력하는 제 5 분주 회로와,상기 반전 신호와 상기 제 5 분주 신호에 응답해서 상기 제 5 분주 신호를 분주한 제 6 분주 신호를 출력하는 제 6 분주 회로로 구성되는 것을 특징으로 하는 반도체 장치.
- 제 1 항에 있어서,상기 제 1 래치 회로는,상기 외부 클럭 신호에 응답해서 온/오프 동작을 반복적으로 수행하는 토글 플립플롭을 포함하는 반도체 장치.
- 제 1 항에 있어서,상기 제 1 분주 회로는,입력 신호를 받아들이고, 상기 외부 클럭 신호에 응답해서 상기 입력 신호를 래치하고 그리고 상기 제 1 분주 신호와 상기 제 1 분주 신호의 상보 신호를 출력하는 제 1 플립플롭과;상기 제 1 출력 신호에 응답해서 상기 입력 신호로써 상기 제 1 분주 신호와 상기 상보 신호 중 하나의 신호를 선택하는 멀티플렉서를 포함하는 반도체 장치.
- 제 1 항에 있어서,상기 제 2 분주 회로는,입력 신호를 받아들이고, 상기 외부 클럭 신호에 응답해서 상기 입력 신호를 래치하고 그리고 상기 입력 신호를 출력하는 제 1 플립플롭과;상기 제 1 플립플롭으로부터 출력되는 상기 입력 신호를 받아들이고, 상기 외부 클럭 신호에 응답해서 상기 입력 신호를 래치하고 그리고 상기 제 2 분주 신호와 상기 제 2 분주 신호의 상보 신호를 출력하는 제 2 플립플롭과;상기 제 1 분주 신호에 응답해서 상기 입력 신호로써 상기 제 2 분주 신호와 상기 상보 신호 중 하나의 신호를 선택하는 멀티플렉서를 포함하는 반도체 장치.
- 제 1 항에 있어서,상기 제 3 분주 회로는,입력 신호를 받아들이고, 상기 외부 클럭 신호에 응답해서 상기 입력 신호를 래치하고 그리고 상기 입력 신호를 출력하는 제 1 플립플롭과;상기 제 1 플립플롭으로부터 출력되는 상기 입력 신호를 받아들이고, 상기 외부 클럭 신호에 응답해서 상기 입력 신호를 래치하고 그리고 상기 입력 신호를 출력하는 제 2 플립플롭과;상기 제 2 플립플롭으로부터 출력되는 상기 입력 신호를 받아들이고, 상기 외부 클럭 신호에 응답해서 상기 입력 신호를 래치하고 그리고 상기 입력 신호를 출력하는 제 3 플립플롭과;상기 제 3 플립플롭으로부터 출력되는 상기 입력 신호를 받아들이고, 상기 외부 클럭 신호에 응답해서 상기 입력 신호를 래치하고 그리고 상기 제 3 분주 신호와 상기 제 3 분주 신호의 상보 신호를 출력하는 제 4 플립플롭과;상기 제 2 분주 신호에 응답해서 상기 입력 신호로써 상기 제 3 분주 신호와 상기 상보 신호 중 하나의 신호를 선택하는 멀티플렉서를 포함하는 반도체 장치.
- 제 1 항에 있어서,상기 제 2 래치 회로는,상기 반전 신호에 응답해서 온/오프 동작을 반복적으로 수행하는 토글 플립플롭을 포함하는 반도체 장치.
- 제 1 항에 있어서,상기 제 4 분주 회로는,입력 신호를 받아들이고, 상기 반전 신호에 응답해서 상기 입력 신호를 래치하고 그리고 상기 제 4 분주 신호와 상기 제 4 분주 신호의 상보 신호를 출력하는 제 1 플립플롭과;상기 제 2 출력 신호에 응답해서 상기 입력 신호로써 상기 제 4 분주 신호와 상기 상보 신호 중 하나의 신호를 선택하는 멀티플렉서를 포함하는 반도체 장치.
- 제 1 항에 있어서,상기 제 5 분주 회로는,입력 신호를 받아들이고, 상기 반전 신호에 응답해서 상기 입력 신호를 래치하고 그리고 상기 입력 신호를 출력하는 제 1 플립플롭과;상기 제 1 플립플롭으로부터 출력되는 상기 입력 신호를 받아들이고, 상기 외부 클럭 신호에 응답해서 상기 입력 신호를 래치하고 그리고 상기 제 5 분주 신호와 상기 입력 신호의 상보 신호를 출력하는 제 2 플립플롭과;상기 제 4 분주 신호에 응답해서 상기 입력 신호로써 상기 제 5 분주 신호와 상기 상보 신호 중 하나의 신호를 선택하는 멀티플렉서를 포함하는 반도체 장치.
- 제 1 항에 있어서,상기 제 6 분주 회로는,입력 신호를 받아들이고, 상기 반전 신호에 응답해서 상기 입력 신호를 래치하고 그리고 상기 입력 신호를 출력하는 제 1 플립플롭과;상기 제 1 플립플롭으로부터 출력되는 상기 입력 신호를 받아들이고, 상기 외부 클럭 신호에 응답해서 상기 입력 신호를 래치하고 그리고 상기 입력 신호를 출력하는 제 2 플립플롭과;상기 제 2 플립플롭으로부터 출력되는 상기 입력 신호를 받아들이고, 상기 외부 클럭 신호에 응답해서 상기 입력 신호를 래치하고 그리고 상기 입력 신호를 출력하는 제 3 플립플롭과;상기 제 3 플립플롭으로부터 출력되는 상기 입력 신호를 받아들이고, 상기 외부 클럭 신호에 응답해서 상기 입력 신호를 래치하고 그리고 상기 제 6 분주 신호와 상기 제 6 분주 신호의 상보 신호를 출력하는 제 4 플립플롭과;상기 제 5 분주 신호에 응답해서 상기 입력 신호로써 상기 입력 신호와 상기 상보 신호 중 하나의 신호를 선택하는 멀티플렉서를 포함하는 반도체 장치.
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Cited By (2)
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| US8586903B2 (en) | 2009-11-23 | 2013-11-19 | Samsung Electronics Co., Ltd. | Counter circuits, analog to digital converters, image sensors and digital imaging systems including the same |
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1998
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