KR100306235B1 - 고주파를카운트하기위한카운터 - Google Patents

고주파를카운트하기위한카운터 Download PDF

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마사노리 다나까
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가네꼬 히사시
닛뽕덴끼 가부시끼가이샤
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Abstract

작은 회로 크기와 작은 전력 소비를 가진 회로에서, 카운터 회로의 최대 구동 주파수이상의 높은 주파수에서 클록을 카운트할 수 있는 카운터를 구현하기 위하여, 본 발명은 카운트 완료값을 나타내는 외부 설정값 (HDB)을 상위 및 하위 비트로 분주하며, 상위 비트는 작은 회로 크기와 전력 소비를 가진 카운트 회로 (12)를 사용하여 카운트되며, 비교기 (13) 에 의해 일치가 검출된다. 클록 신호는 고주파 클록의 공급을 수용하기 위하여 주파수 분주되며, 이를 카운터 회로 (12) 에 공급한다. 그러므로, 상위 비트의 일치 검출 신호는 고주파에서 동작하는 쉬프트 레지스터 (14) 에 의해 하위 비트의 값에 대응하는 수로 쉬프트되고, 카운트 완료 신호 (OUT) 가 출력된다.

Description

고주파를 카운트하기 위한 카운터{COUNTER FOR COUNTING HIGH FREQUENCY}
본 발명은 소정 클록수를 카운트하기 위한 카운터에 관한 것이며, 특히, 고속 클록을 사용하여 집적 회로내에 통합시키기 적합한 카운터에 관한 것이다.
소정 클록수가 클록을 동기화하는 동기화된 카운터 회로를 사용하여 입력될 때 펄스를 출력하는 카운터가 있다. 이러한 카운터는 예를 들면, 디스플레이 장치용 수평 동기 신호를 발생시키기 위하여, 널리 사용된다.
도 6 은 소정 클록수를 카운트하는 종래의 카운터의 블록도이다. 카운터 (60) 는 카운터 회로 (61) 로 클록 (CLK) 의 수를 카운트하고, 비교기 (62) 는 카운터 회로 (61) 로부터의 카운트값 (Q0-Qn)을 소정 수를 나타내는 외부 설정값 HDB (HDB0-HDBn) 과 비교하며, 두 값이 서로 일치할 때 카운트 완료 신호 (OUT)를 출력한다. 카운터 회로 (61) 는 리셋 신호 (RST) 로 초기화된다. 부가적으로, 비교기 (62) 는 예를 들면, EX-NOR 회로로 이루어져 있으며, 카운트값 (Q0-Qn) 이 입력되며, 외부 설정값 HDB (HDB0-HDBn) 은 동일한 비트수를 갖는다.
통상적으로, 도 7 에 도시된 회로는 카운터 회로 (61) 에 사용된다. 카운터 회로 (70) 는 클록 신호 (CLK) 가 일반적으로 입력되는 출력 회로인 D-타입 플립플롭 (700-70n) 과, 카운트값을 전달하기 위한 피드백부분 (71) 으로 이루어져 있다. 카운트값은 BCD 코드로 나타내어지며, Q0 는 LSB 이며, Qn 은 MSB 이다. 여기서, 이 회로의 구동 주파수는 주로 피드백 부분 (71) 의 동작 속도에 따른다. 즉, 피드백 부분 (71) 이 EX-OR 회로 (720-72n) 와 AND 회로 (730-73n) 와 같은 인버터 (710) 와 게이트 회로로 이루어져 있기 때문에, 카운터 회로 (70) 의 최대 가능 구동 주파수는 피드백 부분 (71)을 구성하는 게이트 회로의 게이트 지연에 따른다.
현재, 집적 회로에는 고속 동작이 요구되고 있으며, 주파수는 집적 회로에서 사용되는 클록 신호에 따라서 더 높아지고 있다. 그러나, 카운터 회로 (70)에서, 클록 신호 (CLK) 의 주파수가 더 높아지게 될 때, 카운트값의 전달은 피드백 부분 (71)에서 게이트 지연으로 인하여 클록 신호 (CLK) 의 입력에 비해 늦을 수 있으며, 이는 기능불량을 초래한다. 그러므로, 현재에는, 도 7 과 같은 카운터 회로를 사용하지 않고, 쉬프트 레지스터와 플립플롭만으로 카운터를 구성함으로써 카운팅 동작의 속도를 증가시키는 것이 생각된다. 그러나, 이러한 카운터 회로는 회로의 크기와 전력 소비면에서 문제점을 가지고 있다.
그러므로, 본 발명은 회로 크기와 전력 소비가 억제되며, 고속 클록 신호를 카운트할 수 있는 카운터를 제공한다.
도 1 은 본 발명에 따른 실시예의 회로 구성을 도시한 블록도.
도 2 는 본 발명의 실시예 1을 도시한 회로도.
도 3 은 본 발명의 실시예 1 의 동작을 도시한 타이밍 챠트.
도 4 는 본 발명의 실시예 2를 도시한 회로도.
도 5 는 본 발명의 실시예 2의 동작을 도시한 타이밍 챠트.
도 6 은 종래의 카운터의 회로 구성을 도시한 블록도.
도 7 은 본 발명에서 사용되는 카운터 회로를 도시한 회로도.
도 8 은 종래의 쉬프트 레지스터에 의해 구성된 고속 카운터 회로를 도시한 회로도.
도 9 는 종래의 플립플롭에 의해 구성된 고속 카운터 회로를 도시한 회로도.
*도면의 주요부분에 대한 부호의 설명*
11 : 주파수 분주 회로 12, 12a, 12b, 61 : 카운터 회로
13, 13a, 62 : 비교기 14, 14a : 쉬프트 레지스터
15, 15a, 15b : 멀티플렉서 10, 12a, 60 : 카운터
71 : 피드백 회로 700~70n : D 타입 플립플롭
720~72n : EX-OR 회로
본 발명에 따른 카운터는 분주된 클록 신호를 출력하기 위하여 입력 클록 신호를 수신하여, 이 입력 클록 신호를 분주하는 주파수 분주 회로; 소정 비트수를 나타내는 외부 설정값을 수신하여, 상기 외부 설정값을 제 1 소정 비트수를 나타내는 제 1 외부 설정값과, 제 2 소정 비트수를 나타내는 제 2 외부 설정값으로 분주하는 분주 수단; 분주된 클록 신호와 동기로 동작하며, 입력 클록 신호가 외부 설정값의 수만큼 입력될 때 일치 검출 신호를 출력하는 제 1 카운트 비교기; 및 입력 클록 신호와 동기로 동작하며, 입력 클록 신호가 제 2 외부 설정값의 수만큼 입력될 때 카운트 완료 신호로서 일치 검출 신호를 출력하는 제 2 카운트 비교기를 포함한다.
부가적으로, 제 1 카운트 비교기는 분주된 클록 신호가 공통으로 입력되는 제 1 플립플롭 및 제 2 플립플롭을 포함하는 제 1 카운터 회로와, 제 1 플립플롭의 출력을 전달 신호로서 제 2 플립플롭에 공급하는 게이트 회로를 포함하며, 반면에, 제 2 카운트 비교기는 입력 클록 신호가 공통으로 입력되는 제 3 플립플롭 및 제 4 플립플롭을 포함하는 제 2 카운터 회로와, 데이터 입력으로서 일치 검출 신호를 수신하는 쉬프트 레지스터를 포함한다.
또한, 본 발명에 따라서, 제 2 비트수는 log2d 이며, 여기서 d 는 주파수 분주 회로의 주파수 분주수이다. 또한, 쉬프트 레지스터는 제 2 비트수가 l 일 때, 2l-1 의 스테이지 수를 갖는다.
상기의 정렬에서, 본 발명은 더 작은 회로 크기와 더 낮은 전력 소비를 가진회로로, 카운터 회로의 최대 구동 주파수를 초과하는 고주파로 클록을 카운트할 수 있는 카운터를 구현한다.
본 발명의 상기 목적 및 다른 목적과, 특징 및 이점은 첨부된 도면과 관련한 하기 설명에서 더 명확해 질 것이다.
도 8 은 일본 특개소 제 63-107317 호에 개시된 카운터 회로를 도시한다.카운터 회로 (80) 는 n 개의 플립플롭 (800-80n)을 접속하는 쉬프트 레지스터열을 구성함으로써 n 어레이 카운터를 구성한다. 동작시에, "1" (활성 레벨 H) 은 데이터 신호 (D) 로서 입력되고, AND 회로 (811, 812,...) 및 OR 회로 (81n) 는 클록 신호 (CLK) 의 입력에 응답하여 펄스 (O0-On)를 연속적으로 출력한다. 부가적으로, 플립플롭 (80n) 의 출력 (Qn) 이 "1" 이 될 때, 그의 반전 출력 () 은 모든 플립플롭 (800-800n)을 초기화한다.
도 9 는 일본 특개평 제 5-136691 호에 개시된 카운터를 도시한다. 카운터 회로 (90) 는 클록 신호 (CLK) 가 일반적으로 입력되는 D 타입 플립플롭 (900-902) 과, 피드백 부분을 구성하는 T 타입 플립플롭 (911-914)을 포함한다. 그러나, 피드백 부분은 도 7 의 피드백 부분 (71) 으로서 전달을 수행하지 않는다. 즉, 도 7 의 카운터 회로 (70) 에서와 마찬가지로 BCD 코드에서 카운트값을 출력하지 않지만, 클록 신호 (CLK) 의 입력에 응답하여 Q0-Q3 의 4개의 비트로 구성된 16 개의 다른값을 출력한다.
도 8 또는 9 에 도시된 카운터 회로가 도 6 의 카운터 회로 (61) 로서 사용될 때, 하기의 문제가 발생한다.
예를 들면, 256-어레이 카운터 회로가 취해질때, 도 7 의 카운터 회로 (70) 는 8 개의 D 타입 플립플롭과 해당하는 피드백 부분으로 이루어진다. 한편, 도 8 의 카운터 회로 (80) 는 256 개의 플립플롭과 게이트 회로가 필요하다. 따라서, 비교기를 포함하는 회로 크기의 증가가 문제가 된다. 부가적으로, 모든 플립플롭은 고속 클록 신호와 동기로 동작하기 때문에, 전력 소비도 또한 증가한다. 또한, 도 9 의 카운터 회로 (90)에서, 플립플롭의 수가 도 7 의 카운터 회로 (70) 에서의 수보다 하나 작더라도, 피드백 부분은 T 타입 플립플롭으로 구성되기 때문에, 카운터 회로 (90) 는 회로 크기와 소비 전력을 증가시키는, 도 7 의 피드백 부분 (71) 에서의 게이트 회로의 몇배의 게이트 회로를 필요로 한다.
이제, 본 발명의 카운터를 도 1을 참조로 설명한다. 본 발명은 작은 회로 크기와 낮은 전력 소비를 가진 도 7 의 카운터 회로를 카운터 회로 (12) 로서 사용한다. 그러므로, 카운터 회로 (12) 가 고속 클록 신호 (CLK)를 수용하도록 하기 위하여, 클록 입력 단자 (16) 로부터 입력된 클록 신호 (CLK) (이후에, "원래 클록 신호" 로 언급됨) 는 주파수 분주 회로 (11) 에 의해 주파수 분주되어, 카운터 회로 (12) 에 공급된다. 주파수 분주된 클록 신호 (CLKD) 가 카운터 회로 (12) 의 최대 가능 구동 주파수를 취하면, 카운터 (10) 에 공급된 원래 클록 신호 (CLK) 는 주파수 분주된 클록 신호 (CLKD) 보다 몇배 높은 주파수를 가질 수 있다.
본 발명에 따라서, 카운팅 동작은 비트들을 상위 비트와 하위 비트로 비트들을 분할함으로써 수행된다. 즉, 소정 수를 나타내는 외부 설정값 (HDB) 이 n (=상위 m+하위 l) 으로 이루어지면, 상위 m 비트 (0-m-1) 는 카운터 회로 (12) 에 의해 카운트되는 반면, 하위 l 비트 (0-l-1) 는 쉬프트 레지스터 (14) 에 의해 카운트된다. 하위 비트 l 의 수는 l=log2d 로 알려져 있으며, d 는 주파수 분주의 수이다. 주파수 분주율은 2 의 계승인 것이 바람직하다. 예를 들면, 원래 클록 신호 (CLK) 가 2 로 주파수 분주되면, l=1 이고, 이 신호가 4 로 분주되면, l=2 이며,이 신호가 8 로 분주되면, l=3 이다. 이 경우에, 쉬프트 레지스터 (14) 의 수는 2l-1 로 알려져 있다.
외부 설정값 (HDB) 은 분주 수단 18' 에 의해 분주되며, 상위 비트 (HDBL+0-HDBM-1) 와 하위 비트 (HDB0-HDBL-1) 는 비교기 (13) 와 멀티플렉서 (15) 로 각각 입력된다. 그러므로, 비교기 (13) 는 외부 설정값 (HDB) 의 (HDBL+0-HDBM-1) (m 비트)를 카운터 회로 (12) (Q0-QM-1) (m 비트) 의 카운트값과 비교하고, 두 개의 값이 서로 일치할 때 출력 단자 (Y) 로부터 일치 검출 신호 (OUT0)를 출력한다. 여기서, 비교기 (13) 는 예를 들면, 하나의 입력에 카운터 회로의 출력 (Q) 이 입력되며 다른하나의 입력에 외부 설정값 (HDB) 이 입력되는 2 입력 EX-NOR 회로로 이루어져 있다. 그러므로, 카운트값 (Q0-QM-1) 이 외부 설정값 (HDBL+0-HDBM-1) 과 일치할 때, 일치 검출 신호 (OUT0) 는 "1" (활성 레벨 H) 이 되는 반면, 이들이 일치하지 않을 때, 일치 검출 신호는 "0" (비활성 레벨 L) 이 된다.
일치 검출 신호 (OUT0) 가 출력될 때, 이 일치 검출 신호는 리타이밍 (retiming) 신호 (OUT1-OUT2l-1)를 발생시키기 위하여 원래 클록 신호 (CLK) 에 근거하여 쉬프트 레지스터 (14) 에 의해 쉬프트된다. 이러한 신호 (OUT1-OUT2l-1) 는 원래 클록 신호 (CLK) 의 카운트값에 대응한다. 발생된 일치 검출 신호 (OUT1-OUT2l-1) 는 멀티플렉서 (15) 로 입력되며, 이들중의 하나는 외부 설정값 (HDB) 의 하위 비트 l 에 의해 선택되며, 카운트 완료 신호 (OUT) 로서 출력된다.즉, 쉬프트 레지스터 (14) 는 실제로 하위 비트에 대한 카운터 회로로서 작용하는 반면, 멀티플렉서 (15) 는 실제로 하위 비트에 대한 비교기로서 작용한다.
본 발명의 특정 실시예가 설명된다. 실시예 1 은 도 2 에 도시된 바와 같이 정렬된다. 이 실시예는 8 비트까지 카운트할 수 있는 카운터 즉, 원래의 클록 신호 (CLK)를 0에서 255 까지 카운트할 수 있는 카운터이다. 카운터 (20) 는 주파수 분주된 클록 신호 (CLKD)를 발생시키기 위하여 원래의 클록 신호 (CLK)를 2진 2-주파수 분주기 (11a) 로 2-주파수 분주한다. 즉, 주파수 분주된 클록 신호 (CLKD) 가 f MHz 일 때, 원래 클록 신호 (CLK) 는 2f MHz 이다. 분주 주파수 d 가 2 이기 때문에, 하위 비트 l 의 수는 1 이며, 쉬프트 레지스터의 스테이지의 수도 또한 1 이다. 그러므로, 카운터 회로 (12a) 는 7 개의 비트의 카운트값 (Q1-Q7)을 출력하기 위하여 정렬된다. 그 다음에, 비교기 (13a) 는 카운트값 Q1-Q7을 외부 설정값 (HDB) 의 상위 7 비트 (HDB1-HDB7) 와 비교한다. 쉬프트 레지스터 (14a) 가 하나의 스테이지를 갖기에 충분하기 때문에, 이는 하나의 플립플롭 (DF1) 으로 구성된다. 플립플롭 (DF1) 은 일치 검출 신호 (OUT1) 로서 원래 클록 신호 (CLK)를 출력하기 위하여 원래 클록 신호 (CLK) 와 함께 비교기 (13a) 로부터 일치 검출 신호 (OUT0) 의 리타이밍을 수행한다. 멀티플렉서 (15a) 는 데이터 입력 단자 (DIN0) 및 (DIN1)에서 일치 검출 신호 (OUT0) 및 (OUT1)을 각각 입력으로서 수신한다. 이러한 일치 검출 신호 (OUT0) 및 (OUT1) 는 외부 설정값 (HDB) 의 하위 비트 (HDB0) 에 의해 선택된다. 즉, 외부 설정값 (HDB0) 은 멀티플렉서 (15a) 의 선택 단자 (SEL) 로 입력되고, 일치 검출 신호 (OUT0) 는 외부 설정값 HDB0="0" 일때 선택되며, 일치 검출 신호 (OUT1) 은 외부 설정값 HDB0="1" 일 때 선택되며, 카운트 완료 신호 (OUT) 로서 출력된다.
도 3 은 타이밍 챠트를 도시한다. 실시예의 경우에, 외부 설정값의 하위 비트 (HDB0) 는 가장 낮은 중요한 비트이기 때문에, 외부 설정값은 "0" 이 설정되면 짝수이고, "1" 이 설정되면 홀수이다. 카운터 회로 (12a) 의 출력은 주파수 분주된 클록 신호 (CLKD) 가 원래 클록 신호 (CLK) 의 2-주파수 분주된 신호이기 때문에, 원래 클록 신호 (CLK) 의 짝수 클록에서 변화한다. 그러므로, 일치 검출 신호 (OUT0) 가 외부 설정값의 상위 비트 (HDB1-HDB7) 가 서로 일치하는 순간에 발생될 때, 가장 낮은 중요 비트 (HDB0) 가 "0" 이면 일치 검출 신호 (OUT0) 는 멀티플렉서 (15a)에서 카운트 완료 신호 (OUT) 가 된다. 한편, 가장 낮은 중요 비트 (HDB0) 가 "1" 이면, 플립플롭 DF1 은 일치 검출 신호 (OUT0) 가 원래 클록 신호 (CLK) 의 홀수 클록을 일치시키도록 한다. 이런 방식으로, 리타이밍된 일치 검출 신호 (OUT1) 는 카운트 완료 신호 (OUT) 가 된다. 다시 말해서, 짝수값을 가진 일치 검출 신호 (OUT0) 는 이 신호를 홀수값에 대응하는 일치 검출 신호로 하기 위하여 한 클록만큼 쉬프트된다.
도 2 로 돌아가서, 특정값을 예를 들어 설명한다. 예를 들면, 255 개의 원래 클록 신호 (CLK) 가 있을 때 카운트 완료 신호 (OUT) 가 출력되는 것으로 가정한다. 이 예에서, 외부 설정값 (HDB0-HDB7) 은 "11111111" 으로 설정다. 그러므로, 비교기 (13a) 는 카운터 회로 (12a) 의 출력이 "1111111 (127)" 이 될 때 일치 검출 신호 (OUT0)를 발생시킨다. 여기서, 카운터 회로 (12a) 가 2-주파수 분주클록 (CLKD)에서 카운트하고 있기 때문에, 출력 (Q1-Q7) 이 "127"을 나타낼 때, 원래 클록 신호 (CLK) 는 "254" 가 된다. 외부 설정값의 가장 낮은 중요한 비트 (HDB0) 가 현재 "1" 이기 때문에, 255번째 원래 클록 신호 (CLK) 가 발생될 때, 멀티플렉서 (15a) 는 플립플롭 (DF1) 에 의해 출력된 일치 검출 신호 (OUT1)를 선택하고, 카운트 완료 신호 (OUT)를 출력한다.
상기 설명된 바와 같이, 고주파수를 수용하지 않는 카운터 회로 (12a) 가 사용되더라도, 본 발명은 카운터 회로의 최대 가능한 동작 주파수를 초과하는 분주 전의 고속 클록 (CLK) 의 수를 정확하게 카운트할 수 있다.
다음으로, 본 발명의 실시예 2 가 설명된다. 실시예 2 는 도 4 에 도시된 바와 같이 정렬된다. 카운터 (40) 는 실시예 1 에 도시된 바와 같이, 8 비트까지 카운트할 수 있는 카운터이지만, 4 로 분주된 원래 클록 신호 (CLK) 인 주파수 분주 클록 신호 (CLKD)를 카운터 회로 (12b) 에 공급한다. 그러므로, 외부 설정값 (HDB0-HDB7) 은 두 개의 하위 비트 (HDB0 및 HDB1) 와, 6 개의 상위 비트 (HDB2-HDB7) 로 분주된다. 부가적으로, 쉬프트 레지스터 (14b) 는 3 개의 스테이지를 갖기에 충분하기 때문에, 이는 플립플롭 (DF1-DF3) 으로 구성되어 있다. 이러한 플립플롭 (DF1 -DF3) 로부터 출력된 일치 검출 신호 (OUT0-OUT3) 는 외부 선택된 값의 하위 비트 (HDB0 및 HDB1) 의 값에 근거하여 멀티플렉서 (15b)에서 선택되어, 카운트 완료 신호 (OUT) 로서 출력된다.
이 실시예에서, 일치 검출 신호 (OUT0-OUT3) 와 외부 설정값의 하위 비트 (HDB0 및 HDB1) 사이의 대응 관계는 하기와 같다.
HDB1 및 HDB0 가 "0" 일 때 일치 검출 신호 (OUT0)를 선택,
HDB1 및 HDB0 가 "1" 일 때 일치 검출 신호 (OUT1)을 선택,
HDB1 및 HDB0 이 "10" 일 때 일치 검출 신호 (OUT2)를 선택, 및
HDB1 및 HDB0 이 "11" 일 때 일치 검출 신호 (OUT3)를 선택한다.
도 5 는 타이밍 챠트를 도시한다. 본 실시예의 카운터 회로 (12b) 는 4 개의 원래의 클록 신호 (CLK) 마다 한번 카운트한다. 그러므로, 쉬프트 레지스터 (14b) 는 일치 검출 신호 (OUT1-OUT3)를 발생시키기 위하여 4 개의 원래의 클록을 카운트하고, 멀티플렉서 (15b) 는 외부 설정값의 하위 2 비트 (HDB0 및 HDB1) 와 이들을 비교하고, 카운트 완료 신호 (OUT)를 출력한다.
상기 정렬에서, 실시예 1 에서보다 높은 클록 신호를 수용할 수 있다. 이 실시예에서, 주파수 분주 회로, 쉬프트 레지스터 및 멀티플렉서는 실시예 1 보다 약간 큰 회로 크기와 전력 소비를 가지며, 카운터 회로와 비교 회로는 더 작은 크기와 전력 소비를 갖는다. 그러므로, 본 발명에서, 회로 크기와 전력 소비는 공급된 클록 신호가 높은 주파수를 갖는다면 현저하게 증가되지 않는다.
상기 설명에서 명백히 알수 있는 바와 같이, 본 발명에 따른 카운터가 도 6 에 도시된 종래의 카운터의 소자에 더하여, 주파수 분주기와, 쉬프트 레지스터 및 멀티플렉서를 갖더라도, 카운터 회로와 비교 회로의 크기는 원래의 클록 신호가 더 높은 주파수를 가질 때 더 작아진다. 그러므로, 회로 크기의 증가는 로우 레벨에서 억제될 수 있다. 부가적으로, 원래의 클록 신호의 주파수 분주를 통해 낮은주파수에서 카운터 회로를 동작시키는 것이 가능하기 때문에, 본 발명은 전력 소비면에서 유리하다. 즉, 본 발명에 따라서, 도 8 또는 9 에 도시된 카운터 회로가 도 6 의 카운터에 적용되는 회로에 대하여 회로 크기와 전력 소비면에서 우수한 카운터를 실행시키는 것이 가능하다.

Claims (10)

  1. 분주된 클록 신호를 출력하기 위하여 입력 클록 신호를 수신하여, 상기 입력 클록 신호를 분주하는 주파수 분주기;
    소정 비트수를 나타내는 외부 설정값을 수신하고, 상기 외부 설정값을 제 1 소정 비트수에 의해 나타내어지는 제 1 외부 설정값과, 제 2 소정 비트수에 의해 나타내어지는 제 2 외부 설정값으로 분주하는 분주 수단;
    상기 분주된 클록 신호와 동기로 상기 제 1 비트수에 의해 나타내어지는 제 1 카운트값을 출력하는 제 1 카운터 회로;
    상기 제 1 외부 설정값을 상기 제 1 카운트값과 비교하고 이 둘이 서로 일치할 때 일치 검출 신호를 출력하는 제 1 비교기; 및
    상기 입력 클록 신호를 수신하고, 상기 일치 검출 신호가 상기 제 1 비교기로부터 출력된 후, 상기 제 2 외부 설정값에 의해 특정되는 수내의 상기 입력 클록 신호가 입력될 때 상기 일치 검출 신호를 카운트 완료 신호로서 출력하는 출력 수단을 포함하는 것을 특징으로 하는 카운터.
  2. 제 1 항에 있어서, 상기 주파수 분주기에 의한 주파수 분주의 수가 d 일 때, 상기 제 2 비트수는 log2d 인 것을 특징으로 하는 카운터.
  3. 제 1 항에 있어서, 상기 출력 수단은 상기 입력 클록 신호와 동기로 제 2 카운트값을 출력하는 제 2 카운터 회로; 및 상기 일치 검출 신호를 수신하고, 상기 제 2 외부 설정값과 상기 제 2 카운트값의 비교를 통해 이들이 일치할 때 상기 일치 검출 신호를 상기 카운트 완료 신호로서 출력하는 제 2 비교기를 포함하는 것을 특징으로 하는 카운터.
  4. 제 3 항에 있어서, 상기 제 2 카운터 회로는 상기 입력 클록 신호와 동기로 상기 일치 검출 신호를 쉬프트하며, 쉬프트된 출력을 상기 제 2 카운트값으로 출력하는 쉬프트 레지스터인 것을 특징으로 하는 카운터.
  5. 제 4 항에 있어서, 상기 쉬프트 레지스터의 스테이지의 수는 제 2 비트수가 l 일 때 2l-1 인 것을 특징으로 하는 카운터.
  6. 제 4 항에 있어서, 상기 제 2 비교기는 상기 제 2 외부 설정값에 근거하여 상기 일치 검출 신호 또는 상기 쉬프트된 출력을 선택하고, 이 출력을 상기 카운트 완료 신호로서 출력하는 멀티플렉서인 것을 특징으로 하는 카운터.
  7. 입력 클록 신호를 수신하고, 분주된 클록 신호를 출력하기 위하여 상기 입력 클록 신호를 2 의 계승으로 분주하는 주파수 분주기;
    외부 설정값을 소정 비트수로 수신하고, 상기 외부 설정값을 제 1 소정 비트수를 나타내는 제 1 외부 설정값과, 제 2 소정 비트수를 나타내는 제 2 외부 설정값으로 분주하는 분주 수단;
    상기 분주된 클록 신호와 동기로 동작하며, 상기 입력 클록 신호가 상기 제 1 외부 설정값의 수에 의해 입력될 때 일치 검출 신호를 출력하는 제 1 카운트 비교기; 및
    상기 입력 클록 신호와 동기로 동작하며, 상기 입력 클록 신호가 상기 제 2 외부 설정값의 수에 의해 입력될 때, 상기 제 1 일치 검출 신호가 상기 제 1 카운트 비교기로부터 출력된 후에, 일치 검출 신호를 카운트 완료 신호로서 출력하는 제 2 카운트 비교기를 포함하는 것을 특징으로 하는 카운터.
  8. 제 7 항에 있어서, 상기 제 1 카운트 비교기는 상기 분주된 클록 신호가 공통으로 입력되는 제 1 플립플롭과 제 2 플립플롭을 포함하는 제 1 카운터 회로와, 상기 제 1 플립플롭의 출력을 전달 신호로서 상기 제 2 플립플롭에 공급하는 게이트 회로를 포함하며,
    상기 제 2 카운트 비교기는 상기 입력 클록 신호가 공통으로 입력되는 제 3 플립플롭과 제 4 플립플롭을 포함하는 제 2 카운터 회로와 상기 일치 검출 신호를 데이터 입력으로서 수신하는 쉬프트 레지스터를 포함하는 것을 특징으로 하는 카운터.
  9. 제 7 항에 있어서, 상기 주파수 분주 회로에 의한 주파수 분주의 수가 d 일 때, 상기 제 2 비트수는 log2d 인 것을 특징으로 하는 카운터.
  10. 제 8 항에 있어서, 제 2 비트수가 l 일 때, 상기 쉬프트 레지스터의 스테이지의 수는 2l-1 인 것을 특징으로 하는 카운터.
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