JP2524495B2 - カウンタ回路 - Google Patents
カウンタ回路Info
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- JP2524495B2 JP2524495B2 JP61253332A JP25333286A JP2524495B2 JP 2524495 B2 JP2524495 B2 JP 2524495B2 JP 61253332 A JP61253332 A JP 61253332A JP 25333286 A JP25333286 A JP 25333286A JP 2524495 B2 JP2524495 B2 JP 2524495B2
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- flop
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は入力パルスの数をカウントし、ある与えられ
た個数をカウントし終えると再び１からカウントを始め
るｎ進（ｎは２あるいは３以上の整数）のカウンタ回路
に関するものである。
た個数をカウントし終えると再び１からカウントを始め
るｎ進（ｎは２あるいは３以上の整数）のカウンタ回路
に関するものである。
第５図は、例えば、白土義男著「デイジタルICのすべ
て」（東京電機大学出版局、昭和59年）に示された従来
のｎ進のカウンタ回路の回路図であり、図において、１
はｎ個のＤフリツプフロツプ（以下、Ｄ−FFという）DF
i（ｉ＝1,2,…,n）で構成されたクロツクカウント用の
シフトレジスタ、５はノア（NOR）ゲートである。
て」（東京電機大学出版局、昭和59年）に示された従来
のｎ進のカウンタ回路の回路図であり、図において、１
はｎ個のＤフリツプフロツプ（以下、Ｄ−FFという）DF
i（ｉ＝1,2,…,n）で構成されたクロツクカウント用の
シフトレジスタ、５はノア（NOR）ゲートである。
次に動作について説明する。なお、以下の説明におい
てはＤ−FFはすべてポジテイブ・エツジ・トリガで、リ
セツト信号Ｒが“1"でリセツトされるものとする。第６
図にこのｎ進のカウンタ回路のタイムチヤート図を示
す。このカウンタ回路は、ｎ個のＤ−FF DFi（ｉ＝1,
2,…ｎ）でシフトレジスタ１を構成し、最終段を除く
（ｎ−１）個のＤ−FFの出力Qiがすべて“0"となつた時
に初段のＤ−FF DF1のデータ入力端D1に“1"が加わる
ようにすることにより、ｎ進カウンタ動作を得るもので
ある。
てはＤ−FFはすべてポジテイブ・エツジ・トリガで、リ
セツト信号Ｒが“1"でリセツトされるものとする。第６
図にこのｎ進のカウンタ回路のタイムチヤート図を示
す。このカウンタ回路は、ｎ個のＤ−FF DFi（ｉ＝1,
2,…ｎ）でシフトレジスタ１を構成し、最終段を除く
（ｎ−１）個のＤ−FFの出力Qiがすべて“0"となつた時
に初段のＤ−FF DF1のデータ入力端D1に“1"が加わる
ようにすることにより、ｎ進カウンタ動作を得るもので
ある。
いま、すべてのＤ−FF DFiをリセツト信号Ｒでリセ
ツトし、出力Qi＝“0"（QiはDFiのＱ出力）とすると、
ノアゲート５の出力は“1"となり、Ｄ−FF DF1のデー
タ入力端D1に“1"が加えられる。この“1"はクロツクパ
ルスCPが入力する毎に順に右へシフトしてゆく。出力Q1
〜Qn-1のいづれかが“1"のときノアゲート５の出力は
“0"となるので、１個のＤ−FFのＱ出力のみが“1"とな
り、これが順に右へシフトしていく。クロツクパルスCP
がｎ発目になると最終段のＤ−FF DFnのＱ出力Qnが
“1"となり、他はすべて“0"となるので、ノアゲート５
の出力が“1"となり、再び初段のＤ−FF DF1のデータ
入力端D1に“1"が加えられ、以下同じ動作が繰り返され
る。
ツトし、出力Qi＝“0"（QiはDFiのＱ出力）とすると、
ノアゲート５の出力は“1"となり、Ｄ−FF DF1のデー
タ入力端D1に“1"が加えられる。この“1"はクロツクパ
ルスCPが入力する毎に順に右へシフトしてゆく。出力Q1
〜Qn-1のいづれかが“1"のときノアゲート５の出力は
“0"となるので、１個のＤ−FFのＱ出力のみが“1"とな
り、これが順に右へシフトしていく。クロツクパルスCP
がｎ発目になると最終段のＤ−FF DFnのＱ出力Qnが
“1"となり、他はすべて“0"となるので、ノアゲート５
の出力が“1"となり、再び初段のＤ−FF DF1のデータ
入力端D1に“1"が加えられ、以下同じ動作が繰り返され
る。
従来のｎ進のカウンタ回路は以上のように構成されて
いるので、このカウンタ回路の動作最小クロツク周期は
ほぼノアゲート５の伝搬遅延時間分だけＤ−FFの動作最
小クロツク周期よりも大きくなり、その最高動作周波数
はＤ−FFのそれよりもかなり低くなるという問題点があ
つた。
いるので、このカウンタ回路の動作最小クロツク周期は
ほぼノアゲート５の伝搬遅延時間分だけＤ−FFの動作最
小クロツク周期よりも大きくなり、その最高動作周波数
はＤ−FFのそれよりもかなり低くなるという問題点があ
つた。
この発明は上記のような問題点を解消するためになさ
れたもので、ほぼＤ−FFの最高動作周波数まで動作する
高速のカウンタ回路を得ることを目的とする。
れたもので、ほぼＤ−FFの最高動作周波数まで動作する
高速のカウンタ回路を得ることを目的とする。
この発明に係る第１の発明のカウンタ回路は、ｎ個
（ｎ＝2,3,4,…）のフリツプフロツプでシフトレジスタ
を構成し、初段のフリツプフロツプの入力を“1"に固定
し、最終段のフリツプフロツプの出力をこのシフトレジ
スタを構成している各フリツプフロツプのリセツト信号
とし、第ｉ段（ｉ＝1,2,…,n−１）と第（ｉ＋１）段及
び初段と最終段のフリツプフロツプの出力の間でそれぞ
れ論理演算ｎ段の論理演算回路でｎ進のカウンタ出力を
出すようにしたものである。
（ｎ＝2,3,4,…）のフリツプフロツプでシフトレジスタ
を構成し、初段のフリツプフロツプの入力を“1"に固定
し、最終段のフリツプフロツプの出力をこのシフトレジ
スタを構成している各フリツプフロツプのリセツト信号
とし、第ｉ段（ｉ＝1,2,…,n−１）と第（ｉ＋１）段及
び初段と最終段のフリツプフロツプの出力の間でそれぞ
れ論理演算ｎ段の論理演算回路でｎ進のカウンタ出力を
出すようにしたものである。
この発明に係る第２の発明のカウンタ回路は、ｍ個
（２ｍｎ−１）のフリツプフロツプで第１のシフト
レジスタを構成し、この第１のシフトレジスタの初段の
フリツプフロツプの入力を“1"に固定し、最終段のフリ
ツプフロツプの出力を遅延回路を通してｍ個の各フリツ
プフロツプのリセツトパルスとし、第ｉ段と第（ｉ＋
１）段（ｉ＝1,2,…,m−１）のフリツプフロツプの出力
の間でそれぞれ論理演算する（ｍ−１）段の論理演算回
路で（ｍ−１）進のカウンタ出力を出すようにし、また
この（ｍ−１）段の論理演算回路の出力の１つを初段の
入力とする（ｎ−ｍ−１）段のフリツプフロツプにより
第２のシフトレジスタを構成し、この第２のシフトレジ
スタの各段のフリツプフロツプの出力を残りのカウンタ
出力として出すようにしたものである。
（２ｍｎ−１）のフリツプフロツプで第１のシフト
レジスタを構成し、この第１のシフトレジスタの初段の
フリツプフロツプの入力を“1"に固定し、最終段のフリ
ツプフロツプの出力を遅延回路を通してｍ個の各フリツ
プフロツプのリセツトパルスとし、第ｉ段と第（ｉ＋
１）段（ｉ＝1,2,…,m−１）のフリツプフロツプの出力
の間でそれぞれ論理演算する（ｍ−１）段の論理演算回
路で（ｍ−１）進のカウンタ出力を出すようにし、また
この（ｍ−１）段の論理演算回路の出力の１つを初段の
入力とする（ｎ−ｍ−１）段のフリツプフロツプにより
第２のシフトレジスタを構成し、この第２のシフトレジ
スタの各段のフリツプフロツプの出力を残りのカウンタ
出力として出すようにしたものである。
この発明の第１の発明におけるシフトレジスタは、そ
の入力が“1"に固定されており、クロツクが入る毎にこ
れを順次後段へシフトして行き、最終段出力が“1"とな
つた時、この信号によりリセツトされて初期状態に戻
り、以下これを繰返し、パルスカウントを行なう。
の入力が“1"に固定されており、クロツクが入る毎にこ
れを順次後段へシフトして行き、最終段出力が“1"とな
つた時、この信号によりリセツトされて初期状態に戻
り、以下これを繰返し、パルスカウントを行なう。
また、この発明の第２の発明における第１のシフトレ
ジスタは、第１の発明におけるシフトレジスタと同様に
して“1"を転送し、最終段が“1"となると、この信号を
遅延させたリセツトパルスによりリセツトされて初期状
態に戻り、これを繰返すことによりパルスカウントを行
なう。
ジスタは、第１の発明におけるシフトレジスタと同様に
して“1"を転送し、最終段が“1"となると、この信号を
遅延させたリセツトパルスによりリセツトされて初期状
態に戻り、これを繰返すことによりパルスカウントを行
なう。
以下、この発明の実施例を図について説明する。第１
図はこの発明の第１の発明の一実施例を示したもので、
図において、１はｎ個のＤ−FF DFi（ｉ＝1,2,…,n）
で構成されたシフトレジスタ、２は初段のＤ−FF DF1
の出力１と最終段のＤ−FF DFnの出力Qnを入力とす
る２入力オアゲート、AGj（ｊ＝1,2,…,n−１）は第ｊ
段のＤ−FF DFjの出力Qiと第（ｊ＋ｉ）段のＤ−FF D
Fj+1の出力j+1を入力とする２入力アンドゲートであ
る。
図はこの発明の第１の発明の一実施例を示したもので、
図において、１はｎ個のＤ−FF DFi（ｉ＝1,2,…,n）
で構成されたシフトレジスタ、２は初段のＤ−FF DF1
の出力１と最終段のＤ−FF DFnの出力Qnを入力とす
る２入力オアゲート、AGj（ｊ＝1,2,…,n−１）は第ｊ
段のＤ−FF DFjの出力Qiと第（ｊ＋ｉ）段のＤ−FF D
Fj+1の出力j+1を入力とする２入力アンドゲートであ
る。
次にこの第１の発明の動作について説明する。第２図
はこの第１の発明によるカウンタ回路のタイムチヤート
図を示す。いま、初期状態としてすべてのDFF DFi（ｉ
＝1,2,…,n）の出力Qiがすべて“0"になつているものと
する。初段のＤ−FF DF1のデータ入力D1には常に“1"
が加えられているので、初期状態からクロツクパルスCP
が１発入る毎に出力Qiは第２図に示したように出力Q1か
ら順に“1"となつていく。ｎ発目に出力Qnが“1"となる
と、これはすべてのＤ−FF DFi〜DFnのリセツトパルス
であるのですべての出力Qiは“0"となり、初期状態に戻
る。以下これを繰り返す。
はこの第１の発明によるカウンタ回路のタイムチヤート
図を示す。いま、初期状態としてすべてのDFF DFi（ｉ
＝1,2,…,n）の出力Qiがすべて“0"になつているものと
する。初段のＤ−FF DF1のデータ入力D1には常に“1"
が加えられているので、初期状態からクロツクパルスCP
が１発入る毎に出力Qiは第２図に示したように出力Q1か
ら順に“1"となつていく。ｎ発目に出力Qnが“1"となる
と、これはすべてのＤ−FF DFi〜DFnのリセツトパルス
であるのですべての出力Qiは“0"となり、初期状態に戻
る。以下これを繰り返す。
カウンタ出力Ai（ｉ＝1,2,…ｎ）は、 Ai＝ An＝Qn＋１ であるので、カウンタ出力Aiは第２図に示したようにパ
ルス幅が1/fCLK（fCLKはクロツクパルスCPの繰り返し周
波数）、繰り返し周波数fCLK/nのパルス列となり、第５
図に示した従来のｎ進のカウンタ回路の出力Qiと同一の
パルス列を得る。
ルス幅が1/fCLK（fCLKはクロツクパルスCPの繰り返し周
波数）、繰り返し周波数fCLK/nのパルス列となり、第５
図に示した従来のｎ進のカウンタ回路の出力Qiと同一の
パルス列を得る。
第３図はこの発明の第２の発明の実施例を示したもの
で、図において、１はｍ個（２ｍｎ−１）のＤ−FF
DFi（ｉ＝1,2,…,m）で構成された第１のシフトレジ
スタ、３は（ｎ−ｍ＋１）個のＤ−FF DFm+1〜DFn+1で
構成された第２のシフトレジスタ、４は遅延時間がτの
遅延回路である。他は第１図と同じである。このカウン
タ回路では、リセツトパルスＲを第１図のようにｎ段の
シフトレジスタ１の最終段出力Qnからとらず、途中の第
ｍ段のＤ−FF DFmの出力Qm（２ｍｎ−１）からと
つており、第１のシフトレジスタ１の段数をｍ段として
いる。第１図に示した実施例では、リセツトパルスＲの
パルス幅Ｗがクロツク周期1/fCLKよりも小さい場合につ
いて動作するものであるが、この第３図の実施例はリセ
ツトパルス幅Ｗが1/fCLKにほぼ等しいか、あるいはそれ
以上の場合に動作する。第４図にこのカウンタ回路のタ
イムチヤート図を示す。ここでは、ｍ＝ｎ−2,1/fCLK
Ｗ2/fCLKの場合について示している。
で、図において、１はｍ個（２ｍｎ−１）のＤ−FF
DFi（ｉ＝1,2,…,m）で構成された第１のシフトレジ
スタ、３は（ｎ−ｍ＋１）個のＤ−FF DFm+1〜DFn+1で
構成された第２のシフトレジスタ、４は遅延時間がτの
遅延回路である。他は第１図と同じである。このカウン
タ回路では、リセツトパルスＲを第１図のようにｎ段の
シフトレジスタ１の最終段出力Qnからとらず、途中の第
ｍ段のＤ−FF DFmの出力Qm（２ｍｎ−１）からと
つており、第１のシフトレジスタ１の段数をｍ段として
いる。第１図に示した実施例では、リセツトパルスＲの
パルス幅Ｗがクロツク周期1/fCLKよりも小さい場合につ
いて動作するものであるが、この第３図の実施例はリセ
ツトパルス幅Ｗが1/fCLKにほぼ等しいか、あるいはそれ
以上の場合に動作する。第４図にこのカウンタ回路のタ
イムチヤート図を示す。ここでは、ｍ＝ｎ−2,1/fCLK
Ｗ2/fCLKの場合について示している。
第１のシフトレジスタ１はクロツクパルスCPがｍ発目
までは第１図のシフトレジスタ１と全く同じ動作をし、
カウンタ出力Ai（ｉ＝1,2,…,m−１）も同様にして得ら
れる。すなわち、 Ai＝Qi・i+1（ｉ＝1,2,…,m−１）で与えられる。ｍ
発目のクロツクパルスCPでQm＝“1"となるが、これによ
り第１のシフトレジスタ１のすべてのＤ−FF DFi（ｉ
＝1,2,…,m）がリセツトされる。このときfCLKが高く、
クロツク周期がＤ−FFの立上り・立下り時間できまるリ
セツトパルス幅Ｗよりも小さくなると、ｍ段のＤ−FF
DFmの出力QmすなわちリセツトパルスＲは１クロツク周
期分（1/fCLK）以上のパルス幅をもつ。そこで、リセツ
トパルスＲの立下りがｎ発目のクロツクパルスCPの立下
りと、（ｎ＋１）発目のクロツクパルスCPの立上りの間
にくるように第１のシフトレジスタ１の段数ｍと遅延回
路４の遅延時間τを調整する。これにより（ｍ＋１）発
目のクロツクパルスCPからｎ発目のクロツクパルスCPの
間は出力Qi（ｉ＝1,2,…,m）は“0"となり、カウンタ出
力Ai（ｉ＝1,2,…,m−１）も“0"となる。そしてこの間
においてはカウンタ出力Am-1を（ｎ−ｍ＋１）個のＤ−
FF DFm+1〜DFn+1で構成される第２のシフトレジスタ３
に入力し、カウンタ出力Am-1を順次シフトしていくこと
によりカウンタ出力Aj（ｊ＝m,m＋1,…,n）を得る。そ
して（ｎ＋１）発目のクロツクパルスCPが入つた時点で
は、リセツト信号Ｒは既に“0"となつているので、再び
Q1＝“1"となり、以上の動作を繰り返す。
までは第１図のシフトレジスタ１と全く同じ動作をし、
カウンタ出力Ai（ｉ＝1,2,…,m−１）も同様にして得ら
れる。すなわち、 Ai＝Qi・i+1（ｉ＝1,2,…,m−１）で与えられる。ｍ
発目のクロツクパルスCPでQm＝“1"となるが、これによ
り第１のシフトレジスタ１のすべてのＤ−FF DFi（ｉ
＝1,2,…,m）がリセツトされる。このときfCLKが高く、
クロツク周期がＤ−FFの立上り・立下り時間できまるリ
セツトパルス幅Ｗよりも小さくなると、ｍ段のＤ−FF
DFmの出力QmすなわちリセツトパルスＲは１クロツク周
期分（1/fCLK）以上のパルス幅をもつ。そこで、リセツ
トパルスＲの立下りがｎ発目のクロツクパルスCPの立下
りと、（ｎ＋１）発目のクロツクパルスCPの立上りの間
にくるように第１のシフトレジスタ１の段数ｍと遅延回
路４の遅延時間τを調整する。これにより（ｍ＋１）発
目のクロツクパルスCPからｎ発目のクロツクパルスCPの
間は出力Qi（ｉ＝1,2,…,m）は“0"となり、カウンタ出
力Ai（ｉ＝1,2,…,m−１）も“0"となる。そしてこの間
においてはカウンタ出力Am-1を（ｎ−ｍ＋１）個のＤ−
FF DFm+1〜DFn+1で構成される第２のシフトレジスタ３
に入力し、カウンタ出力Am-1を順次シフトしていくこと
によりカウンタ出力Aj（ｊ＝m,m＋1,…,n）を得る。そ
して（ｎ＋１）発目のクロツクパルスCPが入つた時点で
は、リセツト信号Ｒは既に“0"となつているので、再び
Q1＝“1"となり、以上の動作を繰り返す。
なお、上記２つの実施例においては、カウンタ出力Ai
を得るのに第１の発明の実施例ではAi＝Qi・i+1（ｉ
＝1,2,…,n−１）、 、第２の発明の実施例ではAi＝Qi・i+1（ｉ＝1,2,…,
m−１）、Aj＝DR（Am-1）〔ｊ＝m,m＋1,…,n;R＝ｊ−ｍ
＋1;DR（Ａ）はＡをＲクロツク遅延させた信号〕とした
が、Qi・i-1（ｉ＝1,2,…,n−１（第１図）、ｉ＝1,
2,…,m−１（第３図）〕をイクスクルーシブ オアによ
りQiQi+1としても同じ結果を得る。
を得るのに第１の発明の実施例ではAi＝Qi・i+1（ｉ
＝1,2,…,n−１）、 、第２の発明の実施例ではAi＝Qi・i+1（ｉ＝1,2,…,
m−１）、Aj＝DR（Am-1）〔ｊ＝m,m＋1,…,n;R＝ｊ−ｍ
＋1;DR（Ａ）はＡをＲクロツク遅延させた信号〕とした
が、Qi・i-1（ｉ＝1,2,…,n−１（第１図）、ｉ＝1,
2,…,m−１（第３図）〕をイクスクルーシブ オアによ
りQiQi+1としても同じ結果を得る。
また遅延回路４はクロツクパルスCPと出力Qmとの位相
差によつては不要となる場合があることはいうまでもな
い。
差によつては不要となる場合があることはいうまでもな
い。
以上のように第１の発明によれば、クロツクカウント
のためのシフトレジスタのリセツト信号をこのレジスタ
の最終段出力とするように構成したので、帰還による遅
延が極めて小さく、従来の帰還系にゲートを挿入したカ
ウンタよりも高速で動作するという利点がある。
のためのシフトレジスタのリセツト信号をこのレジスタ
の最終段出力とするように構成したので、帰還による遅
延が極めて小さく、従来の帰還系にゲートを挿入したカ
ウンタよりも高速で動作するという利点がある。
また第２の発明によれば、所望のカウント数よりも少
ない段数でクロツクカウント用の第１のシフトレジスタ
を構成し、その最終段出力を該第１のシフトレジスタを
構成するフリツプフロツプの遅延時間，立上り・立下り
時間及びカウント数を考慮して遅延させ、この第１のシ
フトレジスタをリセツトするように構成したので、この
第１のシフトレジスタを構成するフリツプフロツプの最
高動作周波数まで動作可能なカウンタが得られる。
ない段数でクロツクカウント用の第１のシフトレジスタ
を構成し、その最終段出力を該第１のシフトレジスタを
構成するフリツプフロツプの遅延時間，立上り・立下り
時間及びカウント数を考慮して遅延させ、この第１のシ
フトレジスタをリセツトするように構成したので、この
第１のシフトレジスタを構成するフリツプフロツプの最
高動作周波数まで動作可能なカウンタが得られる。
第１図はこの発明の第１の発明の一実施例によるカウン
タ回路の回路図、第２図はそのタイムチヤート図、第３
図はこの発明の第２の発明の実施例によるカウンタ回路
の回路図、第４図はそのタイムチヤート図、第５図は従
来のカウンタ回路の回路図、第６図はそのタイムチヤー
ト図である。 １はクロツクカウント用シフトレジスタ、２はオアゲー
ト、３は第２のシフトレジスタ、４は遅延回路、５はノ
アゲート、DFi（ｉ＝1,2,…,n）はＤフリツプフロツ
プ、AGj（ｊ＝1,2,…,n−１）はアンドゲート。 なお、図中、同一符号は同一、又は相当部分を示す。
タ回路の回路図、第２図はそのタイムチヤート図、第３
図はこの発明の第２の発明の実施例によるカウンタ回路
の回路図、第４図はそのタイムチヤート図、第５図は従
来のカウンタ回路の回路図、第６図はそのタイムチヤー
ト図である。 １はクロツクカウント用シフトレジスタ、２はオアゲー
ト、３は第２のシフトレジスタ、４は遅延回路、５はノ
アゲート、DFi（ｉ＝1,2,…,n）はＤフリツプフロツ
プ、AGj（ｊ＝1,2,…,n−１）はアンドゲート。 なお、図中、同一符号は同一、又は相当部分を示す。
Claims (2)
- 【請求項１】入力パルス数をカウントするｎ進（ｎ＝2,
3,4…）のカウンタ回路において、ｎ段のフリップフロ
ップにより構成されていて初段の前記フリップフロップ
の入力が“1"に固定されておりかつ最終段の前記フリッ
プフロップの出力が“1"になったとき前記各段のフリッ
プフロップをリセットするシフトレジスタと、前記シフ
トレジスタのシフト方向に前後する前段の前記フリップ
フロップの出力とその後段の前記フリップフロップの出
力とを入力とし最終段の前記フリップフロップでは該最
終段のフリップフロップの出力と前記初段のフリップフ
ロップの出力とを入力としてそれぞれカウンタ出力を出
すｎ段の論理演算回路とを備えたカウンタ回路。 - 【請求項２】入力パルス数をカウントするｎ進（ｎ＝3,
4,5…）のカウンタ回路において、ｍ段（２≦ｍ≦ｎ−
１）のフリップフロップにより構成され初段の前記フリ
ップフロップの入力が“1"に固定され、かつ最終段の出
力が“1"になったとき遅延回路を経て前記各段のフリッ
プフロップをリセットする第１のシフトレジスタと、前
記第１のシフトレジスタのシフト方向に前後する前段の
前記フリップフロップの出力とその後段の前記フリップ
フロップの出力を入力としてそれぞれカウンタ出力を出
す（ｍ−１）段の論理演算回路と、前記論理演算回路の
出力の１つを初段の入力として各段の出力をカウンタ出
力とする（ｎ−ｍ＋１）段のフリップフロップにより構
成された第２のシフトレジスタとを備えたカウンタ回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61253332A JP2524495B2 (ja) | 1986-10-24 | 1986-10-24 | カウンタ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61253332A JP2524495B2 (ja) | 1986-10-24 | 1986-10-24 | カウンタ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63107317A JPS63107317A (ja) | 1988-05-12 |
| JP2524495B2 true JP2524495B2 (ja) | 1996-08-14 |
Family
ID=17249837
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61253332A Expired - Lifetime JP2524495B2 (ja) | 1986-10-24 | 1986-10-24 | カウンタ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2524495B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5937024A (en) * | 1997-02-27 | 1999-08-10 | Nec Corporation | Counter for counting high frequency |
-
1986
- 1986-10-24 JP JP61253332A patent/JP2524495B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63107317A (ja) | 1988-05-12 |
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