JPS6224880B2 - - Google Patents
Info
- Publication number
- JPS6224880B2 JPS6224880B2 JP54104231A JP10423179A JPS6224880B2 JP S6224880 B2 JPS6224880 B2 JP S6224880B2 JP 54104231 A JP54104231 A JP 54104231A JP 10423179 A JP10423179 A JP 10423179A JP S6224880 B2 JPS6224880 B2 JP S6224880B2
- Authority
- JP
- Japan
- Prior art keywords
- clock
- data
- bit
- register
- shift register
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 230000007246 mechanism Effects 0.000 description 2
- 230000001360 synchronised effect Effects 0.000 description 2
- 239000000470 constituent Substances 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
Landscapes
- Shift Register Type Memory (AREA)
Description
【発明の詳細な説明】
本発明は、同期式データ処理装置に使用され、
データを同期信号に従い、順次送搬する目的で従
続に構成された複数のレジスタ群、シフトレジス
タに関し、特に、特定データ設定（イニシヤライ
ズ、クリア）機能を要するシフトレジスタ回路の
構造に関する。
データを同期信号に従い、順次送搬する目的で従
続に構成された複数のレジスタ群、シフトレジス
タに関し、特に、特定データ設定（イニシヤライ
ズ、クリア）機能を要するシフトレジスタ回路の
構造に関する。
従来、同期信号（以下、クロツクと称す）によ
り、単位ビツトづつ、データをシフトする目的で
構成されたシフトレジスタ回路において、構成す
る各レジスタをクリアする場合、各レジスタ単位
ごとにクリア機能を設けるか、或いは、最初のビ
ツトに初期値設定した状態を、データを構成する
全レジスタにシフトするクロツク間持続する方法
がとられており、特に、多段で構成されるシフト
レジスタにおいては、クリアに長い時間を要する
か、或いは、各ビツトごとに特有のクリア機能を
要しハードウエアを大きくするという欠点があつ
た。
り、単位ビツトづつ、データをシフトする目的で
構成されたシフトレジスタ回路において、構成す
る各レジスタをクリアする場合、各レジスタ単位
ごとにクリア機能を設けるか、或いは、最初のビ
ツトに初期値設定した状態を、データを構成する
全レジスタにシフトするクロツク間持続する方法
がとられており、特に、多段で構成されるシフト
レジスタにおいては、クリアに長い時間を要する
か、或いは、各ビツトごとに特有のクリア機能を
要しハードウエアを大きくするという欠点があつ
た。
本発明は、上記シフトレジスタにおいて、特定
期間、シフトレジスタ部のクロツクを制御し、全
ビツトを同時に読込状態にすることで同一データ
の同時設定を可能にし、他に、各ビツトごとの特
殊な機構を構けることなく、高速クリアを可能に
するシフトレジスタ回路装置を提供するものであ
る。
期間、シフトレジスタ部のクロツクを制御し、全
ビツトを同時に読込状態にすることで同一データ
の同時設定を可能にし、他に、各ビツトごとの特
殊な機構を構けることなく、高速クリアを可能に
するシフトレジスタ回路装置を提供するものであ
る。
すなわち本発明は同期式データ処理装置に使用
され、データをクロツクにより順次シフトする目
的で構成され、更に、クリア機能を要する多段の
シフトレジスタにおいて、特定期間シフトレジス
タ部分のクロツクを制御し、クリアを要し連続す
るレジスタを同時に読込状態にする回路装置を設
けることで、各レジスタごとに、特殊なクリア機
能を付加することなく、高速なクリアを、可能に
するシフトレジスタ回路を提供するものである。
され、データをクロツクにより順次シフトする目
的で構成され、更に、クリア機能を要する多段の
シフトレジスタにおいて、特定期間シフトレジス
タ部分のクロツクを制御し、クリアを要し連続す
るレジスタを同時に読込状態にする回路装置を設
けることで、各レジスタごとに、特殊なクリア機
能を付加することなく、高速なクリアを、可能に
するシフトレジスタ回路を提供するものである。
次に、本発明の実施例について、第１図を参照
して説明する。
して説明する。
第１図を参照すると、本発明の一実施例は、デ
ータ入力端子１、クロツクφ１端子２クロツクφ
２端子３、AND論理回路５，６，７、OR論理回
路８、NAND論理回路９、半ビツトシフトレジス
タ２個で構成される１ビツトレジスタ１０、それ
に、シフトレジスタのクリアを制御する制御信号
４、を含む。通常１ビツトレジスタ１０はφ１
で、初段の半ビツトシフトレジスタに、データを
読込み、φ２で次段の半ビツトシフトレジスタに
データを読こむ、φ１，φ２は、時間的に、同時
にアクテイブになることはないから、半ビツトご
とに、読込み、保持が交互に存在する、つまり、
第１図では、クリア信号４、が加わらない限り、
入力データ１、は、クロツクφ１で、初段のレジ
スタに設定され、次のクロツクφ２で１ビツトシ
フトすることになる。Ｎ段のシフトレジスタをφ
2N個でデータがシフトされる。ここで、クリア
信号４、が入力されると、１ビツトレジスタ１
０、を構成する２個の半ビツトレジスタは、同一
のクロツクφ１が入り、データは、１段目のレジ
スタからＮ段のレジスタまで突貫き状態となる。
例の場合、AND論理回路５、により、クリア信
号４で、クリアされる。各段ごとにクリア回路を
付加することなく、高速に多段シフトレジスタク
リア機能を具現するものである。また、シフトレ
ジスタの初段に特定データを設定する装置を付加
することにより、特定データセツトも可能にし、
更に、若干の論理回路で、単相、多相クロツク機
構のシフトレジスタにも適用できる。加えて、シ
フトレジスタ形式をとるカウンタ、遅延回路等に
も応用可能である。
ータ入力端子１、クロツクφ１端子２クロツクφ
２端子３、AND論理回路５，６，７、OR論理回
路８、NAND論理回路９、半ビツトシフトレジス
タ２個で構成される１ビツトレジスタ１０、それ
に、シフトレジスタのクリアを制御する制御信号
４、を含む。通常１ビツトレジスタ１０はφ１
で、初段の半ビツトシフトレジスタに、データを
読込み、φ２で次段の半ビツトシフトレジスタに
データを読こむ、φ１，φ２は、時間的に、同時
にアクテイブになることはないから、半ビツトご
とに、読込み、保持が交互に存在する、つまり、
第１図では、クリア信号４、が加わらない限り、
入力データ１、は、クロツクφ１で、初段のレジ
スタに設定され、次のクロツクφ２で１ビツトシ
フトすることになる。Ｎ段のシフトレジスタをφ
2N個でデータがシフトされる。ここで、クリア
信号４、が入力されると、１ビツトレジスタ１
０、を構成する２個の半ビツトレジスタは、同一
のクロツクφ１が入り、データは、１段目のレジ
スタからＮ段のレジスタまで突貫き状態となる。
例の場合、AND論理回路５、により、クリア信
号４で、クリアされる。各段ごとにクリア回路を
付加することなく、高速に多段シフトレジスタク
リア機能を具現するものである。また、シフトレ
ジスタの初段に特定データを設定する装置を付加
することにより、特定データセツトも可能にし、
更に、若干の論理回路で、単相、多相クロツク機
構のシフトレジスタにも適用できる。加えて、シ
フトレジスタ形式をとるカウンタ、遅延回路等に
も応用可能である。
本発明によれば、以上説明したように、同期信
号によつて、データを推移する目的で構成され、
クリア、初期値説定等の機能を要するレジスタ群
において、同期信号を制御し同時に各レジスタを
読込状態にする回路を、設けることで、各ビツト
ごとのクリア機能を付加することなく、高速な初
期値設定、クリアを可能にし、特に、長いシフト
レジスタを包含する。集積回路装置等では、集積
度、処理速度等で有効な回路構造を提供するもの
である。
号によつて、データを推移する目的で構成され、
クリア、初期値説定等の機能を要するレジスタ群
において、同期信号を制御し同時に各レジスタを
読込状態にする回路を、設けることで、各ビツト
ごとのクリア機能を付加することなく、高速な初
期値設定、クリアを可能にし、特に、長いシフト
レジスタを包含する。集積回路装置等では、集積
度、処理速度等で有効な回路構造を提供するもの
である。
第１図は、本発明の一実施例を示す論理回路図
である。 １……データ入力端子、２……クロツクφ１入
力端子、３……クロツクφ２入力端子、４……ク
リア信号入力端子、５……AND論理回路、６，
７……AND論理回路、８……OR論理回路、９…
…NAND論理回路、１０……１ビツトレジスタ。
である。 １……データ入力端子、２……クロツクφ１入
力端子、３……クロツクφ２入力端子、４……ク
リア信号入力端子、５……AND論理回路、６，
７……AND論理回路、８……OR論理回路、９…
…NAND論理回路、１０……１ビツトレジスタ。
Claims (1)
- １ 第１の端子に第１のクロツクをうけてデータ
の読込みを行ない、第２の端子に第２のクロツク
をうけてデータの読出しを行なう単位レジスタを
複数段縦続接続したシフトレジスタ装置におい
て、制御信号に基いて前記第１のクロツクと第２
のクロツクとの切換えを行なうゲート回路を設
け、前記制御信号が入力されると、前記第２のク
ロツクを禁止して前記第１のクロツクを前記単位
レジスタの前記第２の端子に印加することを特徴
とするシフトレジスタ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10423179A JPS5629892A (en) | 1979-08-15 | 1979-08-15 | Clear control circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10423179A JPS5629892A (en) | 1979-08-15 | 1979-08-15 | Clear control circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5629892A JPS5629892A (en) | 1981-03-25 |
| JPS6224880B2 true JPS6224880B2 (ja) | 1987-05-30 |
Family
ID=14375182
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10423179A Granted JPS5629892A (en) | 1979-08-15 | 1979-08-15 | Clear control circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5629892A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62105638U (ja) * | 1985-12-20 | 1987-07-06 | ||
| JPH0528289A (ja) * | 1991-07-24 | 1993-02-05 | Nec Corp | レジスタ制御回路 |
-
1979
- 1979-08-15 JP JP10423179A patent/JPS5629892A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5629892A (en) | 1981-03-25 |
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