JPH05307429A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH05307429A JPH05307429A JP4029829A JP2982992A JPH05307429A JP H05307429 A JPH05307429 A JP H05307429A JP 4029829 A JP4029829 A JP 4029829A JP 2982992 A JP2982992 A JP 2982992A JP H05307429 A JPH05307429 A JP H05307429A
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- JP
- Japan
- Prior art keywords
- input
- signal
- latch
- input terminal
- circuit
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Abstract
(57)【要約】
【目的】デジタル論理演算を行なう半導体集積回路の入
力信号の極性反転を、専用の入力端子を用いずに行な
う。 【構成】入力信号の極性を反転するための２入力ＥＸＯ
ＲゲートＧ1 ，…，Ｇnの前段に、入力信号の極性反転
を制御する制御信号をラッチするラッチＬ1 を設ける。
入力端子Ｔc への制御信号をラッチＬ1 のデータ入力端
Ｄに入力し、内部回路Ｃをリセットするためのリセット
信号入力端子ＴR への信号をラッチＬ1 のゲート入力端
Ｇに入力し、入力端子Ｔ11，…，Ｔ1nへの入力信号とラ
ッチＬ1 の出力とをＥＸＯＲゲートＧ1 ，…，Ｇn のそ
れぞれの入力端に入力し、それぞれのＥＸＯＲゲートの
出力を内部回路Ｃに入力する。
力信号の極性反転を、専用の入力端子を用いずに行な
う。 【構成】入力信号の極性を反転するための２入力ＥＸＯ
ＲゲートＧ1 ，…，Ｇnの前段に、入力信号の極性反転
を制御する制御信号をラッチするラッチＬ1 を設ける。
入力端子Ｔc への制御信号をラッチＬ1 のデータ入力端
Ｄに入力し、内部回路Ｃをリセットするためのリセット
信号入力端子ＴR への信号をラッチＬ1 のゲート入力端
Ｇに入力し、入力端子Ｔ11，…，Ｔ1nへの入力信号とラ
ッチＬ1 の出力とをＥＸＯＲゲートＧ1 ，…，Ｇn のそ
れぞれの入力端に入力し、それぞれのＥＸＯＲゲートの
出力を内部回路Ｃに入力する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路に関
し、特に、外部からのリセット信号によりリセットされ
る、デジタル論理演算を行なう内部回路を有する半導体
集積回路に関する。
し、特に、外部からのリセット信号によりリセットされ
る、デジタル論理演算を行なう内部回路を有する半導体
集積回路に関する。
【０００２】
【従来の技術】従来、この種の半導体集積回路には、外
部回路とのインタフェースに柔軟性を持たせるために、
半導体集積回路の内部で入力信号の極性を反転するため
の回路を設けることがある。この場合、その極性反転用
回路の動作を制御するための制御信号入力端子が余分に
必要である。
部回路とのインタフェースに柔軟性を持たせるために、
半導体集積回路の内部で入力信号の極性を反転するため
の回路を設けることがある。この場合、その極性反転用
回路の動作を制御するための制御信号入力端子が余分に
必要である。
【０００３】図３にこのような集積回路の一例の構成を
示す。尚、図３においては、簡単のために、通常それぞ
れの入力端子に接続して設けられる入力バッファを省略
して描いてある。図３を参照すると、この集積回路にお
いては、入力端子Ｔ11，…，Ｔ1nへの入力信号の極性を
反転するために、入力端子Ｔc および２入力排他的論理
和回路（以後ＥＸＯＲゲートと記す）Ｇ1 ，…，Ｇn が
設けられている。２入力ＥＸＯＲゲートＧ1 ，…，Ｇn
はそれぞれ、一方の入力端が入力端子Ｔc に接続され、
他方の入力端が入力端子Ｔ11，…，Ｔ1nにそれぞれ接続
されており、出力が内部回路Ｃに入力されている。一
方、入力信号の極性を反転させない入力端子Ｔ21，…，
Ｔ2mおよびリセット信号入力端子ＴR は、内部回路Ｃに
直接接続されている。
示す。尚、図３においては、簡単のために、通常それぞ
れの入力端子に接続して設けられる入力バッファを省略
して描いてある。図３を参照すると、この集積回路にお
いては、入力端子Ｔ11，…，Ｔ1nへの入力信号の極性を
反転するために、入力端子Ｔc および２入力排他的論理
和回路（以後ＥＸＯＲゲートと記す）Ｇ1 ，…，Ｇn が
設けられている。２入力ＥＸＯＲゲートＧ1 ，…，Ｇn
はそれぞれ、一方の入力端が入力端子Ｔc に接続され、
他方の入力端が入力端子Ｔ11，…，Ｔ1nにそれぞれ接続
されており、出力が内部回路Ｃに入力されている。一
方、入力信号の極性を反転させない入力端子Ｔ21，…，
Ｔ2mおよびリセット信号入力端子ＴR は、内部回路Ｃに
直接接続されている。
【０００４】いま図３において、入力端子Ｔc に“１”
を入力すると、入力端子Ｔ11，…，Ｔ1nから入力される
信号は、それぞれ２入力ＥＸＯＲゲートＧ1 ，…，Ｇn
によって極性が反転されて内部回路Ｃに入力される。入
力端子Ｔc に“０”を入力すると、入力端子Ｔ11，…，
Ｔ1nに入力される信号は、ＥＸＯＲゲートＧ1 ，…，Ｇ
n では極性反転されずに内部回路Ｃに入力される。
を入力すると、入力端子Ｔ11，…，Ｔ1nから入力される
信号は、それぞれ２入力ＥＸＯＲゲートＧ1 ，…，Ｇn
によって極性が反転されて内部回路Ｃに入力される。入
力端子Ｔc に“０”を入力すると、入力端子Ｔ11，…，
Ｔ1nに入力される信号は、ＥＸＯＲゲートＧ1 ，…，Ｇ
n では極性反転されずに内部回路Ｃに入力される。
【０００５】入力端子ＴR は、内部回路の状態をリセッ
トするためのリセット信号入力端子であり、リセット信
号は内部回路Ｃに直接入力される。
トするためのリセット信号入力端子であり、リセット信
号は内部回路Ｃに直接入力される。
【０００６】
【発明が解決しようとする課題】上述した従来の半導体
集積回路においては、入力信号の極性を反転させるため
には、空き端子が必要である。この場合、複数の入力信
号の極性を任意に反転させるためには、図３中に入力端
子Ｔc で示したと同様な入力端子を増加する必要があ
る。従って、使用できる空き端子が少ない場合には、任
意に極性を反転できる入力信号の数が制限され、集積回
路のインタフェースの柔軟性に欠けるという問題が生じ
る。
集積回路においては、入力信号の極性を反転させるため
には、空き端子が必要である。この場合、複数の入力信
号の極性を任意に反転させるためには、図３中に入力端
子Ｔc で示したと同様な入力端子を増加する必要があ
る。従って、使用できる空き端子が少ない場合には、任
意に極性を反転できる入力信号の数が制限され、集積回
路のインタフェースの柔軟性に欠けるという問題が生じ
る。
【０００７】本発明は、上記のような従来の半導体集積
回路の問題点に鑑みてなされたものであって、特に余分
の空き端子が無くても入力信号の極性を任意に行なうこ
とのできる半導体集積回路を実現することを目的とす
る。
回路の問題点に鑑みてなされたものであって、特に余分
の空き端子が無くても入力信号の極性を任意に行なうこ
とのできる半導体集積回路を実現することを目的とす
る。
【０００８】
【課題を解決するための手段】本発明の半導体集積回路
は、リセット信号によりリセットされる、デジタル論理
演算を行うための内部回路を有する半導体集積回路であ
って、入力信号の極性反転を制御するための制御信号を
ラッチするラッチと、この入力信号の極性を反転するた
めの２入力排他的論理和回路とを含み、前述の制御信号
をラッチのデータ入力端に入力し、内部回路をリセット
するためのリセット信号を、ラッチのゲート入力端に入
力し、入力信号とラッチの出力とを２入力排他的論和回
路のそれぞれの入力端に入力し、２入力排他的論理和回
路の出力を内部回路に入力するように構成されているこ
とを特徴としている。
は、リセット信号によりリセットされる、デジタル論理
演算を行うための内部回路を有する半導体集積回路であ
って、入力信号の極性反転を制御するための制御信号を
ラッチするラッチと、この入力信号の極性を反転するた
めの２入力排他的論理和回路とを含み、前述の制御信号
をラッチのデータ入力端に入力し、内部回路をリセット
するためのリセット信号を、ラッチのゲート入力端に入
力し、入力信号とラッチの出力とを２入力排他的論和回
路のそれぞれの入力端に入力し、２入力排他的論理和回
路の出力を内部回路に入力するように構成されているこ
とを特徴としている。
【０００９】
【実施例】次に、本発明の好適な実施例について、図面
を参照して説明する。図１（ａ）は本発明の第１の実施
例の構成を示す図である。図３と同様に、各入力端子に
接続して設けられる入力バッファを省略して描いてあ
る。
を参照して説明する。図１（ａ）は本発明の第１の実施
例の構成を示す図である。図３と同様に、各入力端子に
接続して設けられる入力バッファを省略して描いてあ
る。
【００１０】一般にデジタル回路には順序回路が含ま
れ、回路の状態がリセット信号によってリセットされ
る。そして、半導体集積回路のデジタル回路にこのよう
な順序回路が含まれる場合には、リセット信号入力端子
が設けられる。本発明でも、このようなリセット信号入
力端子が設けられていることを前提としている。
れ、回路の状態がリセット信号によってリセットされ
る。そして、半導体集積回路のデジタル回路にこのよう
な順序回路が含まれる場合には、リセット信号入力端子
が設けられる。本発明でも、このようなリセット信号入
力端子が設けられていることを前提としている。
【００１１】図１（ａ）を参照すると、本実施例が図３
に示す従来の半導体集積回路と異なるのは、極性反転を
する信号が入力されるＥＸＯＲゲートＧ1 ，…，Ｇn の
前段にラッチＬ1 が設けられていることである。そし
て、２入力ＥＸＯＲゲートＧ1 ，…，Ｇn は、一方の入
力端とラッチＬ1 の出力端Ｑとが接続されており、又、
他方の入力端がそれぞれ、入力端子Ｔ11，…，Ｔ1nに接
続されている。
に示す従来の半導体集積回路と異なるのは、極性反転を
する信号が入力されるＥＸＯＲゲートＧ1 ，…，Ｇn の
前段にラッチＬ1 が設けられていることである。そし
て、２入力ＥＸＯＲゲートＧ1 ，…，Ｇn は、一方の入
力端とラッチＬ1 の出力端Ｑとが接続されており、又、
他方の入力端がそれぞれ、入力端子Ｔ11，…，Ｔ1nに接
続されている。
【００１２】制御信号の入力端子Ｔc は、ラッチＬ1 の
データ入力端Ｄと内部回路Ｃとに接続されている。
データ入力端Ｄと内部回路Ｃとに接続されている。
【００１３】内部回路Ｃのリセット信号の入力端子ＴR
は、ラッチＬ1 のゲート入力端Ｇに接続されている。
は、ラッチＬ1 のゲート入力端Ｇに接続されている。
【００１４】内部回路Ｃは、ＥＸＯＲゲートＧ1 ，…，
Ｇn の出力端に接続されている。
Ｇn の出力端に接続されている。
【００１５】入力信号の極性を反転させない入力端子Ｔ
21，…，Ｔ2mとリセット信号入力端子ＴR は、内部回路
Ｃに直接接続されている。
21，…，Ｔ2mとリセット信号入力端子ＴR は、内部回路
Ｃに直接接続されている。
【００１６】ここで、リセット信号入力端子ＴR に
“１”を入力すると内部回路Ｃはリセットされる。又、
ラッチＬ1 は、ゲート入力端Ｇの値が“１”の時にデー
タ入力端Ｄの値を出力端Ｑに出力し、ゲート入力端Ｇの
値が“０”の時に出力端Ｑの値を保持する機能を持って
いる。
“１”を入力すると内部回路Ｃはリセットされる。又、
ラッチＬ1 は、ゲート入力端Ｇの値が“１”の時にデー
タ入力端Ｄの値を出力端Ｑに出力し、ゲート入力端Ｇの
値が“０”の時に出力端Ｑの値を保持する機能を持って
いる。
【００１７】いま図１（ａ）において、図１（ｂ）に示
すタイミングチャート中に「反転」と表示した領域のよ
うに、リセット信号入力端子ＴR に“１”が入力され内
部回路Ｃがリセット状態の時に制御信号入力端子Ｔc に
“１”を入力し、リセットを解除するまで保持しておい
て、ラッチＬ1 の出力端Ｑに“１”をラッチする。この
ようにすると、リセット解除後の通常動作時には、入力
端子Ｔ11，…，Ｔ1nからの入力信号は、入力端子Ｔc か
らの制御信号に影響されずに極性反転されて内部回路Ｃ
に入力される。従って、通常動作時には、入力端子Ｔc
を通常の入力端子として用いることができる。入力端子
Ｔ11，…，Ｔ1nからの入力信号を極性反転しない場合
は、図１（ｂ）中に「正転」と表示した領域のように、
リセット中から解除直後まで入力端子Ｔc に“０”を入
力しておく。
すタイミングチャート中に「反転」と表示した領域のよ
うに、リセット信号入力端子ＴR に“１”が入力され内
部回路Ｃがリセット状態の時に制御信号入力端子Ｔc に
“１”を入力し、リセットを解除するまで保持しておい
て、ラッチＬ1 の出力端Ｑに“１”をラッチする。この
ようにすると、リセット解除後の通常動作時には、入力
端子Ｔ11，…，Ｔ1nからの入力信号は、入力端子Ｔc か
らの制御信号に影響されずに極性反転されて内部回路Ｃ
に入力される。従って、通常動作時には、入力端子Ｔc
を通常の入力端子として用いることができる。入力端子
Ｔ11，…，Ｔ1nからの入力信号を極性反転しない場合
は、図１（ｂ）中に「正転」と表示した領域のように、
リセット中から解除直後まで入力端子Ｔc に“０”を入
力しておく。
【００１８】上述の第１の実施例では、ラッチとして１
データ入力１出力のラッチＬ1 を用いた例について説明
したが、このラッチを、図２に示す第２の実施例のよう
に、ｎデータ入力ｎ出力のものにすることもできる。
データ入力１出力のラッチＬ1 を用いた例について説明
したが、このラッチを、図２に示す第２の実施例のよう
に、ｎデータ入力ｎ出力のものにすることもできる。
【００１９】図２は、本発明の第２の実施例の構成を示
す図である。図２を参照すると、本実施例では、ｎデー
タ入力ｎ出力のラッチＬ2 が設けられている。そして、
入力端子Ｔ11，…，Ｔ1nは、ラッチＬ2 のデータ入力端
Ｄ１，…，Ｄｎにそれぞれ接続されている。
す図である。図２を参照すると、本実施例では、ｎデー
タ入力ｎ出力のラッチＬ2 が設けられている。そして、
入力端子Ｔ11，…，Ｔ1nは、ラッチＬ2 のデータ入力端
Ｄ１，…，Ｄｎにそれぞれ接続されている。
【００２０】ＥＸＯＲゲートＧ1 ，…Ｇn は、一方の入
力端が入力端子Ｔ11，…，Ｔ1nにそれぞれ接続され、他
方の入力端がラッチＬ2 の出力端Ｑ１，…，Ｑｎにそれ
ぞれ接続され、出力が内部回路Ｃに入力されている。
力端が入力端子Ｔ11，…，Ｔ1nにそれぞれ接続され、他
方の入力端がラッチＬ2 の出力端Ｑ１，…，Ｑｎにそれ
ぞれ接続され、出力が内部回路Ｃに入力されている。
【００２１】ラッチＬ2 のゲート入力端Ｇは、内部回路
Ｃのリセット信号入力端ＴR に接続されている。本実施
例におけるラッチＬ2 の信号のタイミングと機能とは、
第１の実施例におけると同様である。
Ｃのリセット信号入力端ＴR に接続されている。本実施
例におけるラッチＬ2 の信号のタイミングと機能とは、
第１の実施例におけると同様である。
【００２２】上記のように構成した本実施例は、入力端
子Ｔ11，…，Ｔ1nの中でリセット中から解除直後まで
“１”を入力した端子のみを任意に極性反転できるとい
う利点がある。
子Ｔ11，…，Ｔ1nの中でリセット中から解除直後まで
“１”を入力した端子のみを任意に極性反転できるとい
う利点がある。
【００２３】
【発明の効果】以上説明したように、本発明の半導体集
積回路は、入力信号の極性反転を制御するための制御信
号をラッチするラッチと、入力信号の極性を反転するた
めの２入力排他的論理和回路とを含んでおり、前述の制
御信号をラッチのデータ入力端に入力し、内部回路をリ
セットするためのリセット信号を、ラッチのゲート入力
端に入力し、入力信号とラッチの出力とを２入力排他的
論和回路のそれぞれの入力端に入力し、この２入力排他
的論理和回路の出力を内部回路に入力するように構成さ
れている。このことにより、本発明によれば、専用の空
き端子を用いなくて入力信号の極性を反転することがで
きる。ラッチにｎデータ入力ｎ出力のものを用いれば、
複数の入力信号の極性を任意に反転することが可能とな
る。従って、半導体集積回路のインタフェースの柔軟性
を、端子数の制限に捉われることなく、著しく増すこと
ができる。
積回路は、入力信号の極性反転を制御するための制御信
号をラッチするラッチと、入力信号の極性を反転するた
めの２入力排他的論理和回路とを含んでおり、前述の制
御信号をラッチのデータ入力端に入力し、内部回路をリ
セットするためのリセット信号を、ラッチのゲート入力
端に入力し、入力信号とラッチの出力とを２入力排他的
論和回路のそれぞれの入力端に入力し、この２入力排他
的論理和回路の出力を内部回路に入力するように構成さ
れている。このことにより、本発明によれば、専用の空
き端子を用いなくて入力信号の極性を反転することがで
きる。ラッチにｎデータ入力ｎ出力のものを用いれば、
複数の入力信号の極性を任意に反転することが可能とな
る。従って、半導体集積回路のインタフェースの柔軟性
を、端子数の制限に捉われることなく、著しく増すこと
ができる。
【図１】分図（ａ）は、本発明の第１の実施例の構成を
示す図である。分図（ｂ）は、分図（ａ）に示す回路に
おける各信号の動作タイミングを示す図である。
示す図である。分図（ｂ）は、分図（ａ）に示す回路に
おける各信号の動作タイミングを示す図である。
【図２】本発明の第２の実施例の構成を示す図である。
【図３】従来の半導体集積回路の一例の構成を示す図で
ある。
ある。
ＴC ，Ｔ11，…，Ｔ１n ，Ｔ21，…，Ｔ2m，ＴR 入
力端子 Ｇ1 ，…，Ｇn ２入力ＥＸＯＲゲート Ｌ1 ，Ｌ2 ラッチ Ｃ 内部回路
力端子 Ｇ1 ，…，Ｇn ２入力ＥＸＯＲゲート Ｌ1 ，Ｌ2 ラッチ Ｃ 内部回路
Claims (1)
- 【請求項１】 リセット信号によりリセットされる、デ
ジタル論理演算を行うための内部回路を有する半導体集
積回路において、 入力信号の極性反転を制御するための制御信号をラッチ
するラッチと、 前記入力信号の極性を反転するための２入力排他的論理
和回路とを含み、 前記制御信号を前記ラッチのデータ入力端に入力し、 前記内部回路をリセットするためのリセット信号を、前
記ラッチのゲート入力端に入力し、 前記入力信号と前記ラッチの出力とを前記２入力排他的
論和回路のそれぞれの入力端に入力し、 前記２入力排他的論理和回路の出力を前記内部回路に入
力するように構成されていることを特徴とする半導体集
積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4029829A JPH05307429A (ja) | 1992-02-18 | 1992-02-18 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4029829A JPH05307429A (ja) | 1992-02-18 | 1992-02-18 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05307429A true JPH05307429A (ja) | 1993-11-19 |
Family
ID=12286922
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4029829A Withdrawn JPH05307429A (ja) | 1992-02-18 | 1992-02-18 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05307429A (ja) |
-
1992
- 1992-02-18 JP JP4029829A patent/JPH05307429A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990518 |