KR0141803B1 - 멀티플렉서-래치 - Google Patents

멀티플렉서-래치

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KR0141803B1
KR0141803B1 KR1019940033502A KR19940033502A KR0141803B1 KR 0141803 B1 KR0141803 B1 KR 0141803B1 KR 1019940033502 A KR1019940033502 A KR 1019940033502A KR 19940033502 A KR19940033502 A KR 19940033502A KR 0141803 B1 KR0141803 B1 KR 0141803B1
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김봉균
임진혁
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이헌조
엘지전자주식회사
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    • H03—ELECTRONIC CIRCUITRY
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    • H03K—PULSE TECHNIQUE
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    • H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
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Abstract

본 발명은 멀티플렉서-래치에 관한 것으로, 멀티플렉서-래치를 구현하는데 많은 게이트가 필요하고, 차지하는 칩면적이 큰 종래 멀티플렉서-래치와는 달리, 본 발명에서는 멀티플렉서를 n개의 입력데이타를 각각 선택신호에 따라 선택, 전달하는 n개의 3상태인버터로 구현하고, 래치를 상기 멀티플렉서가 전달하는 입력데이타를 유지하는 1개의 리피트셀과, 상기 리리트셀이 유지하고 입력데이타를 출력하는 1개의 인버터로 구현함으로써, 게이트의 개수가 줄고 차지하는 칩면적이 작아지도록 한 것이다.

Description

멀티플렉서-래치
제1도는 종래 멀티플렉서-래치 구성도
제2도는 제1도의 각부파형도
제3도는 제1도의 구현시 필요한 게이트수와 차지하는 칩면적의 도표
제4도는 본 발명의 일실시예에 따른 멀티플렉서-래치 구성도
제5도는 본 발명에 다른 실시예로서
(a)는 입력데이타가 3개인 경우의 멀티플렉서-래치 구성도
(b)는 입력데이타가 4개인 경우의 멀티플렉서-래치 구성도
제6도는 제4도의 구현시 필요한 게이트수와 차지하는 칩면적의 도표.
*도면의 주요부분에 대한 부호의 설명
201,301,401:멀티플렉서 202,302,402:래치
B1,B2:버퍼 I1:인버터
RC1:리피트셀 TSI1-TSI3:3상태인버터
TSB1-TSB4:3상태버퍼
본 발명은 멀티플렉서-래치에 관한 것으로, 특히 적은 수의 게이트와 작은 칩면적으로 구현될 수 있는 멀티플렉서-래치에 관한 것이다.
일반적으로 '멀티플렉서-래치'란 멀티플렉서와 래치 직렬연결로 된 논리회로를 말한다.
종래 멀티플렉서-래치의 구성은, 제 1 도에 나타낸 바와같이, 입력되는 선택신호(S1)에 따라 두 입력데이타(DAT1)(DAT2)(16비트)중에서 어느 하나를 선택, 전달하는 멀티플렉서(101)와; 인에이블신호(en1) 입력시 상기 멀티플렉서(101)가 전달하는 입력데이타(DAT1 또는 DAT2)를 유지,출력(latch)하는 래치(102)로 구성되어 있다. 여기서, 멀티플렉서(101)는 2입력 1출력의 멀티플렉서이고,래치(102)는 디플립플롭(DFF)이다.
이러한 구성은 종래 멀티플렉서-래치의 작용을 제 1 도 내지 제 3 도를 참조하여 설명한다.
먼저, 외부로부터 제 2 도 (a),(b)와 같은 두 입력데이타(DAT1)(DAT2)가 입력되면, 멀티플렉서(101)는 선택신호입력단자(S)에 입력되는 (c)와 같은 선택신호(S1)에 따라 두 입력데이타(DAT1)(DAT2)중에서 하나의 입력데이타(DAT1)(DAT2)를 선택,전달하여 래치(102)의 데이타입력단자(D)에 입력한다.
이처럼 데이타입력단자(D)에 입력데이타(DAT1 또는 DAT2)를 입력받는 래치(102)는, 인에이블단자(EN)에 (d)와 같은 인에이블신호(en1)가 입력되면 로우인 상태에서 액티브되어 그 입력데이타(DAT1 또는 DAT2)를 출력단자(OUT)를 통해 유지, 출력한다.
제 3 도는 이러한 종래 멀티플렉서-래치를 구현하는데 필요로 되는 게이트의 개수와 이러한 게이트가 차지하는 면적을 알아 보기 위해 컴파스(compass)로 분석한 결과이며, 이에 보인 바와같이, 제 1 도의 멀티플렉서(101)와 래치(102)를 각각 구현하는 데에는 입력데이타(DAT1)(DAT2)의 비트수를 16이라 할 때 각각 72개와 56개, 도합 128개의 게이트가 필요함을 알 수 있으며, 칩내에서 차지하는 전체폭은 멀티플렉서(101)가 614미크론이고 래치(102)가 358미크론으로, 도합 972.80미크론이나 되며, 이로인해 차지하는 칩면적은 크다.
종래 멀티플렉서-래치에서의 문제점은, 주지한 바와같이 구현시 많은 개수의 게이트가 필요하고, 차지하는 칩면적도 크다는 것이다.
본 발명은 이러한 종래기술에서의 문제점이 감안되어 창안된 것이다.
이에따라, 본 발명은 목적은 동일한 기능을 가지면서 적은 수의 게이트와 작은 면적으로 구현될 수 있는 멀티플렉서-래치를 제공하는데 있다.
상기 목적에 따른 본 발명 멀티플렉서-래치는, n 개의 입력데이타를 각각의 선택신호에 따라 선택,전달하는 n개의 3상태인버터로 이루어진 멀티플렉서와; 상기 멀티플렉서가 전달하는 입력데이타를 유지하는 1개의 리피트셀(Repeat Cell)과, 상기 리피트셀이 유지하고 있는 입력데이타를 출력하는 1개의 인버터로 이루어진 래치로 구성된다.
이러한 구성을 가지는 본 발명 멀티플렉서-래치의 전체적인 작용 및 효과를 구체적 실시예들을 나타낸 제 4 도 내지 제 6 도를 참조하여 상세히 설명한다.
제 4 도는 본 발명 멀티플렉서-래치의 일실시예를 나타낸 것으로, 이는 입력데이타를 2개로 하는 멀티플렉서-래치를 구현한 것으로, 2개의 입력데이타(DAT1)(DAT2)중에서 하나를 선택,전달하는 멀티플렉서(201)는 2개의 3상태인버터(TSI1)(TSI2)와 2개의 버퍼(B1)(B2)로 구성되고, 그 멀티플렉서(201)에서 출력되는 입력데이타(DAT1 또는 DAT2)를 유지,출력하는 래치(102)는 각각 1개씩의 리피트셀(RC1)과 인버터(I1)로 구성된다.
이러한 구성에서, 입력데이타(DAT1)가 3상태인버터(TSI1)에 입력되고, 다른 입력데이타(DAT2)는 3상태인버터(TSI2)에 입력되면, 그 3상태인버터(TSI1 또는 TSI2)는 버퍼(B1 또는 B2)를 통해 입력되는 선택신호(SEL1 또는 SEL2)에 따라 입력데이타(DAT1 또는 DAT2)를 반전시키고, 이 반전된 입력데이타(DAT1 또는 DAT2)를 래치(102)에 입력한다.
반전된 입력데이타(DAT1 또는 DAT2)를 입력받은 래치(102)에서, 리피트셀(RC1)은 그 반전된 입력데이타(DAT1 또는 DAT2)를 유지하고, 인버터(I1)는 리피트셀(RC1)이 유지하고 있는 그 반전된 입력데이타(DAT1 또는 DAT2)를 반전시켜서 원래의 입력데이타(DAT1 또는 DAT2)를 출력한다.
이와같이 본 발명 멀티플렉서-래치는 기능에 있어 종래와 동일성을 유지한다.
제 6 도는 제4도이 멀티플렉서-래치를 구현하는데 필요로 되는 게이트의 개수와 이러한 게이트가 차지하는 칩면적을 알아 보기 위해, 종래와 마찬가지로 컴파스로 분석한 결과이며, 이에 보인 바와같이 멀티플렉서(201)의 두 3상태인버터(TRSI1)(TSI2)와 두 버퍼(B1)(B2)를 구현하는 데에는 입력데이타(DAT1)(DAT2)의 비트수를 16이라 할 때 각각 48개와 7개가 필요하고, 래치(202)의 리피트셀(RC1)과 인버터(I1)를 구현하는 데에는 각각 16개씩이 필요하므로, 전체 게이트수는 87개에 불과하며, 칩내에서 차지하는 전체폭도 인버터(I1)가 153.60미크론, 두 3상태인버터(TSI1)(TSI2)가 409.60미크론, 두 버퍼(B1)(B2)는 44.80미크론 그리고 리피트셀(RC1)이 102.40 미크론으로, 도합 710.40미크론으로, 종래에 비해 차지하는 칩면적이 현저히 줄었음을 알 수 있다.
제 5 도 본 발명의 다른 실시예로서, (a)는 입력데이타를 3개로 하는 멀티플렉서-래치를 구현한 것으로, 구성은 늘어난 1개의 입력데이타에 대응하는 1개의 3상태인버터(TSI3)가 더 추가되었으며, 작용은 제 4 도의 일실시예와 동일한 원리이다.
제 5 도 (b)는 입력데이타를 4개로 하는 멀티플렉서-래치를 구현한 것으로, 멀티플렉서(401)를 3상태인버터 대신에 3상태버퍼(TSB1-TSB4)로 하고, 래치(402)에서 인버터를 없앤 구성으로, 작용은 제 4 도의 일실시예와 동일한 원리이다.
이와같은 실시예 이외에 본 발명 멀티플렉서-래치에서는 늘어나는 입력데이타의 수에 따라 3상태인버터 또는 3상태버퍼가 얼마든지 추가될 수 있으며, 추가될 수록 종래에 비해 게이트 수나 차지하는 칩면적이 현저히 줄어든다.
이상에서 상세히 설명한 바와같이, 본 발명은 멀티플렉서를 3상태인버터나 3상태버퍼로 구현하고 래치를 리피트셀과 인버터 또는 리피트셀만으로 구현함으로써 필요로 되어지는 전체게이트의 개수가 현격히 줄고, 차지하는 칩면적도 현저히 작아진다는 효과를 갖는다.

Claims (2)

  1. n개의 입력데이타를 각각의 선택신호에 따라 선택, 전달하는 n개의 3상태인버터로 이루어진 멀티플렉서와; 상기 멀티플렉서가 전달하는 입력데이타를 유지하는 1개의 리피트셀과, 상기 리피트셀이 유지하고 있는 입력데이타를 출력하는 1개의 인버터로 이루어진 래치를 구비하여 구성된 것을 특징으로 하는 멀티플렉서-래치.
  2. 제1항에 있어서, 멀티플렉서의 상기 3상태인버터를 3상태버퍼로 대치하고, 상기 래치에서의 인버터를 없애 구성된 것을 특징으로 하는 멀티플렉서-래치.
KR1019940033502A 1994-12-09 1994-12-09 멀티플렉서-래치 KR0141803B1 (ko)

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