JPH0612505A - マイクロコンピュータ - Google Patents
マイクロコンピュータInfo
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- JPH0612505A JPH0612505A JP4086777A JP8677792A JPH0612505A JP H0612505 A JPH0612505 A JP H0612505A JP 4086777 A JP4086777 A JP 4086777A JP 8677792 A JP8677792 A JP 8677792A JP H0612505 A JPH0612505 A JP H0612505A
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- JP
- Japan
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- output
- input
- reset signal
- signal
- latch
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/76—Architectures of general purpose stored program computers
- G06F15/78—Architectures of general purpose stored program computers comprising a single central processing unit
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/24—Resetting means
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microcomputers (AREA)
Abstract
(57)【要約】
【目的】入出力端子を有するマイコンで、リセット時に
入出力端子が出力モードから入力モードにかわるとき
に、リセット信号によって初期化された出力データが入
出力端子に出力されないようにする。 【構成】リセット信号１１のアクティヴレベルにより入
出力切り換えラッチ５が初期化され、入出力端子１が出
力モードから入力モードに確実に切り換わった後、リセ
ット信号１１がアクティヴレベルからノンアクティヴレ
ベルに変化する時、リセット信号レベル変化点検出回路
７よりパルス状の出力ラッチリセット信号１３が出力さ
れ出力ラッチ４が初期化される。
入出力端子が出力モードから入力モードにかわるとき
に、リセット信号によって初期化された出力データが入
出力端子に出力されないようにする。 【構成】リセット信号１１のアクティヴレベルにより入
出力切り換えラッチ５が初期化され、入出力端子１が出
力モードから入力モードに確実に切り換わった後、リセ
ット信号１１がアクティヴレベルからノンアクティヴレ
ベルに変化する時、リセット信号レベル変化点検出回路
７よりパルス状の出力ラッチリセット信号１３が出力さ
れ出力ラッチ４が初期化される。
Description
【０００１】
【産業上の利用分野】本発明はマイクロコンピュータ
（以下マイコンと略す）に関し、特にリセット時に入出
力端子の状態を初期化する機能をもつマイコンに関す
る。
（以下マイコンと略す）に関し、特にリセット時に入出
力端子の状態を初期化する機能をもつマイコンに関す
る。
【０００２】
【従来の技術】従来のマイコンは、図５に示すように、
内部データを転送する内部バス８と、内部バス８から出
力データを取り込み保持し出力データ信号１２を出力す
る出力ラッチ４と、内部バス８から入出力切り換えデー
タを取り込み保持し入出力切り換え信号１０を出力する
入出力切り換えラッチ５と、入出力切り換え信号１０に
よってデータの出力許可／禁止のモードが切り換えられ
出力データ信号１２を入出力端子１へ出力する出力バッ
ファ３と、入出力切り換え信号１０のインバータ９によ
る反転信号によってデータの入力許可／禁止のモードが
切り換えられ入出力端子１からのデータを入力データ信
号１４として出力する入力バッファ２と、読み込み許可
／禁止信号１６によって入力データ信号１４を内部バス
８に出力するバス駆動回路１５と、出力ラッチ４と入出
力切り換えラッチ５にリセット信号１１を送るリセット
回路６とで構成されている。上述の図５および従来のマ
イコンの動作を説明するタイミングチャートを示す図２
を参照すると、入出力切り換え信号１０が“１”の時、
出力バッファ３は開き入力バッファ２は閉じ、入出力端
子１は出力モードとなる。又、入出力切り換え信号１０
が“０”の時、出力バッファ３は閉じ入力バッファ２は
開き、入出力端子１は入力モードとなる。
内部データを転送する内部バス８と、内部バス８から出
力データを取り込み保持し出力データ信号１２を出力す
る出力ラッチ４と、内部バス８から入出力切り換えデー
タを取り込み保持し入出力切り換え信号１０を出力する
入出力切り換えラッチ５と、入出力切り換え信号１０に
よってデータの出力許可／禁止のモードが切り換えられ
出力データ信号１２を入出力端子１へ出力する出力バッ
ファ３と、入出力切り換え信号１０のインバータ９によ
る反転信号によってデータの入力許可／禁止のモードが
切り換えられ入出力端子１からのデータを入力データ信
号１４として出力する入力バッファ２と、読み込み許可
／禁止信号１６によって入力データ信号１４を内部バス
８に出力するバス駆動回路１５と、出力ラッチ４と入出
力切り換えラッチ５にリセット信号１１を送るリセット
回路６とで構成されている。上述の図５および従来のマ
イコンの動作を説明するタイミングチャートを示す図２
を参照すると、入出力切り換え信号１０が“１”の時、
出力バッファ３は開き入力バッファ２は閉じ、入出力端
子１は出力モードとなる。又、入出力切り換え信号１０
が“０”の時、出力バッファ３は閉じ入力バッファ２は
開き、入出力端子１は入力モードとなる。
【０００３】ここで、入出力切り換え信号１０および出
力データ信号１２がともに“１”の場合、すなわち入出
力端子１が出力モードであり“１”を出力している場合
の、出力バッファ３と出力ラッチ４と入出力切り換えラ
ッチ５のリセット動作を考える。出力ラッチ４と入出力
切り換えラッチ５とにリセット信号１１が入力される
と、出力ラッチ４と入出力切り換えラッチ５は初期化さ
れる。入出力切り換えラッチ５が初期化されると、出力
バッファ３へデータ“０”を送り出力バッファ３が閉
じ、入出力端子１の入出力モードは切り換わる。すなわ
ち入出力端子１は出力モードから入力モードへとかわ
る。一方、出力ラッチ４は初期化されるとデータ“０”
を出力バッファ３に送る。この時、出力バッファ３が閉
じているので出力ラッチ４のデータは入出力端子１へ伝
達されない。
力データ信号１２がともに“１”の場合、すなわち入出
力端子１が出力モードであり“１”を出力している場合
の、出力バッファ３と出力ラッチ４と入出力切り換えラ
ッチ５のリセット動作を考える。出力ラッチ４と入出力
切り換えラッチ５とにリセット信号１１が入力される
と、出力ラッチ４と入出力切り換えラッチ５は初期化さ
れる。入出力切り換えラッチ５が初期化されると、出力
バッファ３へデータ“０”を送り出力バッファ３が閉
じ、入出力端子１の入出力モードは切り換わる。すなわ
ち入出力端子１は出力モードから入力モードへとかわ
る。一方、出力ラッチ４は初期化されるとデータ“０”
を出力バッファ３に送る。この時、出力バッファ３が閉
じているので出力ラッチ４のデータは入出力端子１へ伝
達されない。
【０００４】
【発明が解決しようとする課題】この従来のマイコンに
おいては、出力ラッチ４と入出力切り換えラッチ５に、
リセット信号１１を与えるタイミングが考慮されていな
い。従って、リセット回路６によって出力ラッチ４と入
出力切り換えラッチ５とが初期化されるタイミングは、
リセット信号１１の伝播遅延等によりずれが生じる可能
性がある。すなわち、出力データ信号１２がリセット信
号１１によって変化するタイミングと、入出力切り換え
信号１０がリセット信号１１によって変化するタイミン
グとがずれる可能性がある。この時、入出力切り換えラ
ッチ５が出力ラッチ４より遅れて初期化されると問題と
なる。
おいては、出力ラッチ４と入出力切り換えラッチ５に、
リセット信号１１を与えるタイミングが考慮されていな
い。従って、リセット回路６によって出力ラッチ４と入
出力切り換えラッチ５とが初期化されるタイミングは、
リセット信号１１の伝播遅延等によりずれが生じる可能
性がある。すなわち、出力データ信号１２がリセット信
号１１によって変化するタイミングと、入出力切り換え
信号１０がリセット信号１１によって変化するタイミン
グとがずれる可能性がある。この時、入出力切り換えラ
ッチ５が出力ラッチ４より遅れて初期化されると問題と
なる。
【０００５】このずれの動作を説明するためのタイミン
グチャートを示す図５を再び参照すると、入出力端子１
からはデータ“１”が出力されている。ここで、リセッ
ト信号１１のアクティヴレベル“１”が出力ラッチ４と
入出力切り換えラッチ５に入力される（図５の時点
（ａ）参照）。出力ラッチ４が初期化されてデータ
“０”を出力データ信号１２として出力バッファ３へ出
力した後（図５の時点（ｂ）参照）、入出力切り換えラ
ッチ５が初期化されてデータ“０”を入出力切り換え信
号１０として出力バッファ３へ出力する（図５の時点
（ｃ）参照）。一方、出力データ信号１２のデータ
“０”が出力バッファ３に入力された直後は、入出力端
子１は出力モードから入力モードに切りかわっていな
い。そのため、出力データ信号１２のデータ“０”が出
力バッファ３から入出力端子１に出力される（図５の時
点（ｄ））。この結果リセット動作後一瞬ではあるが、
入出力端子１の出力がデータ“１”から“０”に変化
し、リセット動作前とは異なるデータが出力される。
グチャートを示す図５を再び参照すると、入出力端子１
からはデータ“１”が出力されている。ここで、リセッ
ト信号１１のアクティヴレベル“１”が出力ラッチ４と
入出力切り換えラッチ５に入力される（図５の時点
（ａ）参照）。出力ラッチ４が初期化されてデータ
“０”を出力データ信号１２として出力バッファ３へ出
力した後（図５の時点（ｂ）参照）、入出力切り換えラ
ッチ５が初期化されてデータ“０”を入出力切り換え信
号１０として出力バッファ３へ出力する（図５の時点
（ｃ）参照）。一方、出力データ信号１２のデータ
“０”が出力バッファ３に入力された直後は、入出力端
子１は出力モードから入力モードに切りかわっていな
い。そのため、出力データ信号１２のデータ“０”が出
力バッファ３から入出力端子１に出力される（図５の時
点（ｄ））。この結果リセット動作後一瞬ではあるが、
入出力端子１の出力がデータ“１”から“０”に変化
し、リセット動作前とは異なるデータが出力される。
【０００６】この様に、この従来のマイコンではリセッ
ト動作時に、瞬間的にではあるが入出力端子にリセット
動作前とは異なるデータが出力される可能性があるとい
う問題点があった。
ト動作時に、瞬間的にではあるが入出力端子にリセット
動作前とは異なるデータが出力される可能性があるとい
う問題点があった。
【０００７】
【課題を解決するための手段】本発明のマイクロコンピ
ュータは、入力信号または出力信号の供給を受ける出力
端子と、前記入出力端子の入力または出力状態を決定す
るデータを記憶する第一の記憶手段と、前記第一の記憶
手段のデータにより出力を制御される出力バッファと、
前記出力バッファを介して前記入出力端子にデータを出
力する第二の記憶手段とを備え、前記第一および第二の
記憶手段がリセット信号により初期化されるマイクロコ
ンピュータにおいて、前記リセット信号のアクティヴレ
ベルで前記第一の記憶手段が初期化され、前記リセット
信号がアクティヴレベルからノンアクティヴレベルに変
化する点を検出して信号を発生するリセット信号レベル
変化点検出回路を有し、前記リセット信号レベル変化点
検出回路の出力信号により前記第二の記憶手段を初期化
する手段を有している。
ュータは、入力信号または出力信号の供給を受ける出力
端子と、前記入出力端子の入力または出力状態を決定す
るデータを記憶する第一の記憶手段と、前記第一の記憶
手段のデータにより出力を制御される出力バッファと、
前記出力バッファを介して前記入出力端子にデータを出
力する第二の記憶手段とを備え、前記第一および第二の
記憶手段がリセット信号により初期化されるマイクロコ
ンピュータにおいて、前記リセット信号のアクティヴレ
ベルで前記第一の記憶手段が初期化され、前記リセット
信号がアクティヴレベルからノンアクティヴレベルに変
化する点を検出して信号を発生するリセット信号レベル
変化点検出回路を有し、前記リセット信号レベル変化点
検出回路の出力信号により前記第二の記憶手段を初期化
する手段を有している。
【０００８】
【実施例】次に本発明について図面を参照して説明す
る。本発明の一実施例のマイコンのブロック図を示す図
１において、本発明の一実施例のマイコンは、リセット
信号１１を受けて出力ラッチ４を制御する出力ラッチリ
セット信号１３を出力するリセット信号レベル変化点検
出回路７を従来のマイコンに追加した以外は同じ構成
で、同一構成要素には同一の参照番号が付してある。本
発明の一実施例のマイコンの動作を説明すると、出力ラ
ッチ４は内部バス８から出力データをとりこみ保持し、
出力バッファ３を介して入出力端子１へデータを出力す
る。入出力切り換えラッチ５は内部バス８から入出力切
り換えデータをとりこみ保持し、その出力としての入出
力切り換え信号１０を出力バッファ３に、入出力切り換
え信号１０のインバータ９による反転信号を入力バッフ
ァ２に送り、入出力端子１の入出力モードを切り換え
る。リセット動作時には、リセット回路６が入出力切り
換えラッチ５にリセット信号１１を与え入出力切り換え
ラッチ５を初期化するとともに、リセット信号レベル変
化点検出回路７により、リセット信号がアクティヴレベ
ルからノンアクティヴレベルに変化する点を検出し、パ
ルス上の出力ラッチリセット信号１３を発生し出力ラッ
チ４を初期化する。
る。本発明の一実施例のマイコンのブロック図を示す図
１において、本発明の一実施例のマイコンは、リセット
信号１１を受けて出力ラッチ４を制御する出力ラッチリ
セット信号１３を出力するリセット信号レベル変化点検
出回路７を従来のマイコンに追加した以外は同じ構成
で、同一構成要素には同一の参照番号が付してある。本
発明の一実施例のマイコンの動作を説明すると、出力ラ
ッチ４は内部バス８から出力データをとりこみ保持し、
出力バッファ３を介して入出力端子１へデータを出力す
る。入出力切り換えラッチ５は内部バス８から入出力切
り換えデータをとりこみ保持し、その出力としての入出
力切り換え信号１０を出力バッファ３に、入出力切り換
え信号１０のインバータ９による反転信号を入力バッフ
ァ２に送り、入出力端子１の入出力モードを切り換え
る。リセット動作時には、リセット回路６が入出力切り
換えラッチ５にリセット信号１１を与え入出力切り換え
ラッチ５を初期化するとともに、リセット信号レベル変
化点検出回路７により、リセット信号がアクティヴレベ
ルからノンアクティヴレベルに変化する点を検出し、パ
ルス上の出力ラッチリセット信号１３を発生し出力ラッ
チ４を初期化する。
【０００９】リセット信号レベル変化点検出回路７の一
例を示す図３を参照すると、このリセット信号レベル変
化点検出回路７は、リセット信号１１がアクティヴレベ
ル“１”からノンアクティヴレベル“０”に変化した
後、パルス状の出力ラッチリセット信号１３を発生す
る。図４に、この時の動作を説明するためのタイミング
チャートを示す。インバータ２３の出力は、リセット信
号１１から一段分の遅延（図４（ａ））を持ち、インバ
ータ２２の出力は四段分の遅延（図４（ｂ））を持って
いる。このため、インバータ２３の出力とインバータ２
２の出力を入力とするＮＡＮＤゲート２４の出力は、リ
セット信号１１がアクティヴレベル“１”かアノンアク
ティヴレベル“０”に変化した後、それぞれの遅延の差
分の幅（図４（ｃ））を持つパルス状の信号となり、こ
れをインバータ２５で反転させた信号が出力ラッチリセ
ット信号１３となる。
例を示す図３を参照すると、このリセット信号レベル変
化点検出回路７は、リセット信号１１がアクティヴレベ
ル“１”からノンアクティヴレベル“０”に変化した
後、パルス状の出力ラッチリセット信号１３を発生す
る。図４に、この時の動作を説明するためのタイミング
チャートを示す。インバータ２３の出力は、リセット信
号１１から一段分の遅延（図４（ａ））を持ち、インバ
ータ２２の出力は四段分の遅延（図４（ｂ））を持って
いる。このため、インバータ２３の出力とインバータ２
２の出力を入力とするＮＡＮＤゲート２４の出力は、リ
セット信号１１がアクティヴレベル“１”かアノンアク
ティヴレベル“０”に変化した後、それぞれの遅延の差
分の幅（図４（ｃ））を持つパルス状の信号となり、こ
れをインバータ２５で反転させた信号が出力ラッチリセ
ット信号１３となる。
【００１０】本発明の実施例のタイミングチャートを示
す図２を併せて参照すると、リセット信号１１により入
出力切り換えラッチ５が初期化され、入出力切り換え信
号は“１”となり入出力端子１は出力モードから入力モ
ードに切りかわる。リセット信号１１がノンアクティヴ
レベルに変化すると、出力ラッチリセット信号１３が出
力ラッチ４を初期化し、出力データ信号１２は“０”と
なる。すなわち、入出力端子１が出力モードから入力モ
ードに確実に切りかわった後、出力ラッチ４のデータが
初期化されるため、リセット動作時に、入出力端子１に
誤ったデータが出力されることはない。
す図２を併せて参照すると、リセット信号１１により入
出力切り換えラッチ５が初期化され、入出力切り換え信
号は“１”となり入出力端子１は出力モードから入力モ
ードに切りかわる。リセット信号１１がノンアクティヴ
レベルに変化すると、出力ラッチリセット信号１３が出
力ラッチ４を初期化し、出力データ信号１２は“０”と
なる。すなわち、入出力端子１が出力モードから入力モ
ードに確実に切りかわった後、出力ラッチ４のデータが
初期化されるため、リセット動作時に、入出力端子１に
誤ったデータが出力されることはない。
【００１１】
【発明の効果】以上説明したように本発明では、リセッ
ト信号１１により入出力端子１が出力モードから入力モ
ードに切り換わり、リセット信号１１がアクティヴレベ
ル“１”からノンアクティヴレベル“０”に変化した
後、出力ラッチ４のデータが初期化されるので、リセッ
ト動作時に、マイコンの入出力端子１に誤ったデータが
出力されることを、確実に防止できるという効果があ
る。
ト信号１１により入出力端子１が出力モードから入力モ
ードに切り換わり、リセット信号１１がアクティヴレベ
ル“１”からノンアクティヴレベル“０”に変化した
後、出力ラッチ４のデータが初期化されるので、リセッ
ト動作時に、マイコンの入出力端子１に誤ったデータが
出力されることを、確実に防止できるという効果があ
る。
【図１】本発明の一実施例のマイクロコンピュータを示
すブロック図である。
すブロック図である。
【図２】本発明の一実施例のマイクロコンピュータのリ
セット時のタイミングチャートを示す図である。
セット時のタイミングチャートを示す図である。
【図３】本発明の一実施例のマイクロコンピュータのリ
セット信号レベル変化点検出回路の一例を示す回路図で
ある。
セット信号レベル変化点検出回路の一例を示す回路図で
ある。
【図４】本発明の一実施例のマイクロコンピュータのリ
セット信号レベル変化点検出回路のリセット時のタイミ
ングチャートを示す図である。
セット信号レベル変化点検出回路のリセット時のタイミ
ングチャートを示す図である。
【図５】従来技術のマイクロコンピュータを示すブロッ
ク図である。
ク図である。
【図６】従来技術のマイクロコンピュータのリセット時
のタイミングチャートを示す図である。
のタイミングチャートを示す図である。
１ 入出力端子 ２ 入力バッファ ３ 出力バッファ ４ 出力ラッチ ５ 入出力切り換えラッチ ６ リセット回路 ７ リセット信号レベル変化点検出回路 ８ 内部バス ９，１９，２０，２１，２２，２３，２５ インバー
タ １０ 入出力切り換え信号 １１ リセット信号 １２ 出力データ信号 １３ 出力ラッチリセット信号 １４ 入力データ信号 １５ バス駆動回路 １６ 読み込み許可／禁止信号 ２４ ＮＡＮＤゲート
タ １０ 入出力切り換え信号 １１ リセット信号 １２ 出力データ信号 １３ 出力ラッチリセット信号 １４ 入力データ信号 １５ バス駆動回路 １６ 読み込み許可／禁止信号 ２４ ＮＡＮＤゲート
Claims (1)
- 【請求項１】 入力信号または出力信号の供給を受ける
入出力端子と、前記入出力端子の入力または出力状態を
決定するデータを記憶する第一の記憶手段と、前記第一
の記憶手段のデータにより出力を制御される出力バッフ
ァと、前記出力バッファを介して前記入出力端子にデー
タを出力する第二の記憶手段とを備え、前記第一および
第二の記憶手段がリセット信号により初期化されるマイ
クロコンピュータにおいて、前記リセット信号のアクテ
ィヴレベルで前記第一の記憶手段が初期化され、前記リ
セット信号がアクティヴレベルからノンアクティヴに変
化する点を検出して信号を発生するリセット信号レベル
変化点検出回路を有し、前記リセット信号レベル変化点
検出回路の出力信号により前記第二の記憶手段が初期化
されることを特徴とするマイクロコンピュータ。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4086777A JP2950012B2 (ja) | 1992-04-08 | 1992-04-08 | マイクロコンピュータ |
| KR1019930005848A KR100328806B1 (ko) | 1992-04-08 | 1993-04-08 | 마이크로컴퓨터 |
| US08/044,533 US5615390A (en) | 1992-04-08 | 1993-04-08 | System for determining and controlling the input/output mode of input/output terminal of microcomputer using reset signal change point detection circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4086777A JP2950012B2 (ja) | 1992-04-08 | 1992-04-08 | マイクロコンピュータ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0612505A true JPH0612505A (ja) | 1994-01-21 |
| JP2950012B2 JP2950012B2 (ja) | 1999-09-20 |
Family
ID=13896190
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4086777A Expired - Fee Related JP2950012B2 (ja) | 1992-04-08 | 1992-04-08 | マイクロコンピュータ |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5615390A (ja) |
| JP (1) | JP2950012B2 (ja) |
| KR (1) | KR100328806B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100760948B1 (ko) * | 2001-07-19 | 2007-09-21 | 매그나칩 반도체 유한회사 | 입력 변화 감지 회로 |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR0174484B1 (ko) * | 1996-03-13 | 1999-04-01 | 김광호 | 고속 모드 변환 기능을 갖는 모뎀용 리셋장치 |
| US5764714A (en) * | 1996-08-20 | 1998-06-09 | Cypress Semiconductor Corporation | Latching inputs and enabling outputs on bidirectional pins with a phase locked loop (PLL) lock detect circuit |
| KR100200968B1 (ko) * | 1996-10-17 | 1999-06-15 | 윤종용 | 화상형성장치의 호스트 인터페이스회로 |
| US5953411A (en) * | 1996-12-18 | 1999-09-14 | Intel Corporation | Method and apparatus for maintaining audio sample correlation |
| US6408410B1 (en) * | 1997-06-13 | 2002-06-18 | Intel Corporation | Method and apparatus for built in self-test of buffer circuits for speed related defects |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4672583A (en) * | 1983-06-15 | 1987-06-09 | Nec Corporation | Dynamic random access memory device provided with test circuit for internal refresh circuit |
| JPS6363200A (ja) * | 1986-09-03 | 1988-03-19 | Mitsubishi Electric Corp | 半導体記憶装置 |
| US5155810A (en) * | 1989-01-10 | 1992-10-13 | Bull Hn Information Systems Inc. | Dual FIFO peripheral with combinatorial logic circuitry |
| JPH03123987A (ja) * | 1989-10-06 | 1991-05-27 | Nec Ic Microcomput Syst Ltd | マイクロコンピュータ |
| JPH04192350A (ja) * | 1990-11-24 | 1992-07-10 | Nec Corp | 半導体集積回路装置 |
| US5175533A (en) * | 1991-01-24 | 1992-12-29 | Texas Instruments Incorporated | TO-CMOS buffers, comparators, folded cascode amplifiers, systems and methods |
| JPH0535668A (ja) * | 1991-07-30 | 1993-02-12 | Toshiba Corp | 信号処理装置 |
| JPH05250872A (ja) * | 1992-03-09 | 1993-09-28 | Oki Electric Ind Co Ltd | ランダム・アクセス・メモリ |
-
1992
- 1992-04-08 JP JP4086777A patent/JP2950012B2/ja not_active Expired - Fee Related
-
1993
- 1993-04-08 KR KR1019930005848A patent/KR100328806B1/ko not_active IP Right Cessation
- 1993-04-08 US US08/044,533 patent/US5615390A/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100760948B1 (ko) * | 2001-07-19 | 2007-09-21 | 매그나칩 반도체 유한회사 | 입력 변화 감지 회로 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100328806B1 (ko) | 2002-07-08 |
| KR930022173A (ko) | 1993-11-23 |
| JP2950012B2 (ja) | 1999-09-20 |
| US5615390A (en) | 1997-03-25 |
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