JP2001051971A - 入出力制御回路およびマイクロコンピュータ - Google Patents
入出力制御回路およびマイクロコンピュータInfo
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
- H03K19/018592—Coupling arrangements; Interface arrangements using field effect transistors only with a bidirectional operation
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
- H03K19/018585—Coupling arrangements; Interface arrangements using field effect transistors only programmable
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Abstract
(57)【要約】
【課題】 入出力制御回路において、レジスタを余計に
設けることで回路構成が冗長さを有し、冗長さを有する
分だけ回路自体も大きくなり、コストもかかるという課
題があった。 【解決手段】 入出力端子６と、ＣＭＯＳを構成するト
ランジスタ３，４と、プルアップ用トランジスタ５と、
入力制御ゲート１７と、出力制御ゲート１８と、制御レ
ジスタ１９と、方向レジスタ２０と、トランジスタ３，
４，５のゲート、制御ゲート１７，１８の制御端子、制
御レジスタ１９、および方向レジスタ２０に接続される
選択回路とから入出力制御回路を構成する。
設けることで回路構成が冗長さを有し、冗長さを有する
分だけ回路自体も大きくなり、コストもかかるという課
題があった。 【解決手段】 入出力端子６と、ＣＭＯＳを構成するト
ランジスタ３，４と、プルアップ用トランジスタ５と、
入力制御ゲート１７と、出力制御ゲート１８と、制御レ
ジスタ１９と、方向レジスタ２０と、トランジスタ３，
４，５のゲート、制御ゲート１７，１８の制御端子、制
御レジスタ１９、および方向レジスタ２０に接続される
選択回路とから入出力制御回路を構成する。
Description
【０００１】
【発明の属する技術分野】この発明は、ＭＯＳＦＥＴを
使用した入出力制御回路および当該入出力制御回路を内
蔵するマイクロコンピュータに関するものである。
使用した入出力制御回路および当該入出力制御回路を内
蔵するマイクロコンピュータに関するものである。
【０００２】
【従来の技術】図７はマイクロコンピュータ等における
従来の入出力制御回路を示すブロック図である。図７に
おいて、３１は電圧レベルＶＣＣを有する電圧源、３２
は電圧レベルＶＳＳを有する接地部、３３は出力用Ｐチ
ャネルトランジスタ、３４は出力用Ｎチャネルトランジ
スタ、３５はプルアップ用Ｐチャネルトランジスタ、３
６は入出力端子、３７，３８はＮＡＮＤゲート、３９は
ＮＯＲゲート、４０，４１はインバータ、４２は入力制
御ゲート、４３は出力制御ゲート、４４はプルアップ制
御レジスタ、４５は方向レジスタ、４６はポートラッ
チ、４７は出力制御レジスタ、４８はデータバスであ
る。また、プルアップ制御レジスタ４４、方向レジスタ
４５、ポートラッチ４６および出力制御レジスタ４７
は、データバス４８を介して書き込みのできる１ビット
のレジスタである。
従来の入出力制御回路を示すブロック図である。図７に
おいて、３１は電圧レベルＶＣＣを有する電圧源、３２
は電圧レベルＶＳＳを有する接地部、３３は出力用Ｐチ
ャネルトランジスタ、３４は出力用Ｎチャネルトランジ
スタ、３５はプルアップ用Ｐチャネルトランジスタ、３
６は入出力端子、３７，３８はＮＡＮＤゲート、３９は
ＮＯＲゲート、４０，４１はインバータ、４２は入力制
御ゲート、４３は出力制御ゲート、４４はプルアップ制
御レジスタ、４５は方向レジスタ、４６はポートラッ
チ、４７は出力制御レジスタ、４８はデータバスであ
る。また、プルアップ制御レジスタ４４、方向レジスタ
４５、ポートラッチ４６および出力制御レジスタ４７
は、データバス４８を介して書き込みのできる１ビット
のレジスタである。
【０００３】次に動作について説明する。図７に示され
る入出力制御回路を入力ポートとして使用するときに
は、方向レジスタ４５に０を書き込む。方向レジスタ４
５からの出力が“Ｌ”レベルであるので、ＮＡＮＤゲー
ト３８からは“Ｈ”レベルの出力がなされ、またインバ
ータ４０を介してＮＯＲゲート３９には“Ｈ”レベルの
信号が入力されるからＮＯＲゲート３９からは“Ｌ”レ
ベルの出力がなされる。したがって、Ｐチャネルトラン
ジスタ３３およびＮチャネルトランジスタ３４はオフさ
れて、入出力端子３６はハイインピーダンス状態とな
る。この状態で、入出力端子３６に外部から“Ｌ”レベ
ルまたは“Ｈ”レベルの電圧レベルが印加されると、入
力制御ゲート４２を介してデータバスに当該信号が伝達
され、内部回路へ当該信号が伝達される。
る入出力制御回路を入力ポートとして使用するときに
は、方向レジスタ４５に０を書き込む。方向レジスタ４
５からの出力が“Ｌ”レベルであるので、ＮＡＮＤゲー
ト３８からは“Ｈ”レベルの出力がなされ、またインバ
ータ４０を介してＮＯＲゲート３９には“Ｈ”レベルの
信号が入力されるからＮＯＲゲート３９からは“Ｌ”レ
ベルの出力がなされる。したがって、Ｐチャネルトラン
ジスタ３３およびＮチャネルトランジスタ３４はオフさ
れて、入出力端子３６はハイインピーダンス状態とな
る。この状態で、入出力端子３６に外部から“Ｌ”レベ
ルまたは“Ｈ”レベルの電圧レベルが印加されると、入
力制御ゲート４２を介してデータバスに当該信号が伝達
され、内部回路へ当該信号が伝達される。
【０００４】次に、入力ポートとして使用するとともに
入力信号をプルアップする場合には、プルアップ制御レ
ジスタ４４に１を書き込む。この場合、ＮＡＮＤゲート
３７を介してＰチャネルトランジスタ３５がオンするか
ら、入出力端子３６はＶＣＣレベルにプルアップされ
る。入出力端子３６に接続される図示されない外部回路
の出力形式がＮチャネルオープンドレイン等の場合、外
部回路は“Ｌ”レベル出力またはハイインピーダンスの
いずれかの状態をとる。外部回路がハイインピーダンス
の状態になったときには、入出力端子３６の電位はＰチ
ャネルトランジスタ３５によりＶＣＣにまで引き上げら
れる。この“Ｈ”レベル信号が入力制御ゲート４２を介
してデータバスに伝達され、内部回路へ当該信号が伝達
される。また、外部回路から“Ｌ”レベル信号が入力さ
れたときは、前述のプルアップを使用しないときの入力
ポートの動作と同じである。
入力信号をプルアップする場合には、プルアップ制御レ
ジスタ４４に１を書き込む。この場合、ＮＡＮＤゲート
３７を介してＰチャネルトランジスタ３５がオンするか
ら、入出力端子３６はＶＣＣレベルにプルアップされ
る。入出力端子３６に接続される図示されない外部回路
の出力形式がＮチャネルオープンドレイン等の場合、外
部回路は“Ｌ”レベル出力またはハイインピーダンスの
いずれかの状態をとる。外部回路がハイインピーダンス
の状態になったときには、入出力端子３６の電位はＰチ
ャネルトランジスタ３５によりＶＣＣにまで引き上げら
れる。この“Ｈ”レベル信号が入力制御ゲート４２を介
してデータバスに伝達され、内部回路へ当該信号が伝達
される。また、外部回路から“Ｌ”レベル信号が入力さ
れたときは、前述のプルアップを使用しないときの入力
ポートの動作と同じである。
【０００５】次に、ＣＭＯＳ出力ポートとして使用する
場合には、方向レジスタに１を書き込む。このとき、Ｎ
ＡＮＤゲート３７を介してＰチャネルトランジスタ３５
はオフする。そして、出力するデータをポートラッチ４
６に書き込む。ポートラッチ４６に０を書き込んだと
き、ＮＡＮＤゲート３８、ＮＯＲゲート３９およびイン
バータ４０を介して、Ｐチャネルトランジスタ３３はオ
フするとともにＮチャネルトランジスタ３４はオンする
ので、入出力端子３６はＶＳＳレベルの電圧を出力す
る。また、ポートラッチ４６に１を書き込んだとき、Ｐ
チャネルトランジスタ３３はオンするとともにＮチャネ
ルトランジスタ３４はオフするので、３６はＶＣＣレベ
ルの電圧を出力する。
場合には、方向レジスタに１を書き込む。このとき、Ｎ
ＡＮＤゲート３７を介してＰチャネルトランジスタ３５
はオフする。そして、出力するデータをポートラッチ４
６に書き込む。ポートラッチ４６に０を書き込んだと
き、ＮＡＮＤゲート３８、ＮＯＲゲート３９およびイン
バータ４０を介して、Ｐチャネルトランジスタ３３はオ
フするとともにＮチャネルトランジスタ３４はオンする
ので、入出力端子３６はＶＳＳレベルの電圧を出力す
る。また、ポートラッチ４６に１を書き込んだとき、Ｐ
チャネルトランジスタ３３はオンするとともにＮチャネ
ルトランジスタ３４はオフするので、３６はＶＣＣレベ
ルの電圧を出力する。
【０００６】次に、ＣＭＯＳポート出力とは別に、特定
信号を出力する時には、方向レジスタに０を書き込み、
プルアップ制御レジスタに０を書き込み、出力制御レジ
スタに１を書き込む必要がある。
信号を出力する時には、方向レジスタに０を書き込み、
プルアップ制御レジスタに０を書き込み、出力制御レジ
スタに１を書き込む必要がある。
【０００７】図７に示される入出力制御回路におけるプ
ルアップ制御レジスタ、方向レジスタおよび出力制御レ
ジスタに書き込まれた論理値の組み合せと、ポート状態
との関係を図８に示す。レジスタに書き込める値は３ビ
ットあるので、組み合せの数は２の３乗で８通りであ
る。この８通りの組み合せの中で、有効に使用されてい
るのはプルアップ無しポート入力、プルアップ有りポー
ト入力、ＣＭＯＳポート出力および特定信号出力の４状
態に対応する組み合せのみで、他の４つの組み合せは無
効となっている。
ルアップ制御レジスタ、方向レジスタおよび出力制御レ
ジスタに書き込まれた論理値の組み合せと、ポート状態
との関係を図８に示す。レジスタに書き込める値は３ビ
ットあるので、組み合せの数は２の３乗で８通りであ
る。この８通りの組み合せの中で、有効に使用されてい
るのはプルアップ無しポート入力、プルアップ有りポー
ト入力、ＣＭＯＳポート出力および特定信号出力の４状
態に対応する組み合せのみで、他の４つの組み合せは無
効となっている。
【０００８】
【発明が解決しようとする課題】従来の入出力制御回路
は以上のように構成されているので、無効な組み合せを
有するだけ回路構成が冗長さを有している。したがっ
て、冗長さを有する分だけ回路自体も大きくなり、コス
トもかかるという課題があった。このような短所は、上
述したものと同じ構成の入出力制御回路からなるポート
を１つの半導体チップに複数内蔵すれば、冗長さも増加
するのに応じて顕著となる。
は以上のように構成されているので、無効な組み合せを
有するだけ回路構成が冗長さを有している。したがっ
て、冗長さを有する分だけ回路自体も大きくなり、コス
トもかかるという課題があった。このような短所は、上
述したものと同じ構成の入出力制御回路からなるポート
を１つの半導体チップに複数内蔵すれば、冗長さも増加
するのに応じて顕著となる。
【０００９】この発明は上記のような課題を解決するた
めになされたもので、回路の冗長な部分を削除して、従
来と変わらない機能を備えた小規模かつ効率のよい入出
力制御回路を得ることを目的とする。
めになされたもので、回路の冗長な部分を削除して、従
来と変わらない機能を備えた小規模かつ効率のよい入出
力制御回路を得ることを目的とする。
【００１０】
【課題を解決するための手段】この発明に係る入出力制
御回路は、入出力端子と、入出力端子と電圧源との間に
接続された第１のトランジスタと、入出力端子と接地部
との間に接続された第２のトランジスタと、入出力端子
と電圧源との間に第１のトランジスタと並列に接続され
たプルアップ用の第３のトランジスタと、入出力端子に
接続され入力信号の通過を制御する入力制御ゲートと、
入出力端子に接続され特定信号の通過を制御する出力制
御ゲートと、入出力の方向を決定する方向レジスタと、
入力または出力の形態を決定する制御レジスタと、第１
のトランジスタのゲート、第２のトランジスタのゲー
ト、第３のトランジスタのゲート、入力制御ゲートの制
御端子、出力制御ゲートの制御端子、方向レジスタ、お
よび制御レジスタに接続される選択回路とを備え、Ｐチ
ャネルトランジスタである第１のトランジスタとＮチャ
ネルトランジスタである第２のトランジスタとからＣＭ
ＯＳが構成されるようにしたものである。
御回路は、入出力端子と、入出力端子と電圧源との間に
接続された第１のトランジスタと、入出力端子と接地部
との間に接続された第２のトランジスタと、入出力端子
と電圧源との間に第１のトランジスタと並列に接続され
たプルアップ用の第３のトランジスタと、入出力端子に
接続され入力信号の通過を制御する入力制御ゲートと、
入出力端子に接続され特定信号の通過を制御する出力制
御ゲートと、入出力の方向を決定する方向レジスタと、
入力または出力の形態を決定する制御レジスタと、第１
のトランジスタのゲート、第２のトランジスタのゲー
ト、第３のトランジスタのゲート、入力制御ゲートの制
御端子、出力制御ゲートの制御端子、方向レジスタ、お
よび制御レジスタに接続される選択回路とを備え、Ｐチ
ャネルトランジスタである第１のトランジスタとＮチャ
ネルトランジスタである第２のトランジスタとからＣＭ
ＯＳが構成されるようにしたものである。
【００１１】この発明に係る入出力制御回路は、方向レ
ジスタに入力方向を指示する値が入力され、制御レジス
タにプルアップ無しを指示する値が入力されると、第１
のトランジスタ、第２のトランジスタ、および第３のト
ランジスタをオフとし、入力制御ゲートをオンとし、出
力制御ゲートをオフとする信号を出力する選択回路を備
えるようにしたものである。
ジスタに入力方向を指示する値が入力され、制御レジス
タにプルアップ無しを指示する値が入力されると、第１
のトランジスタ、第２のトランジスタ、および第３のト
ランジスタをオフとし、入力制御ゲートをオンとし、出
力制御ゲートをオフとする信号を出力する選択回路を備
えるようにしたものである。
【００１２】この発明に係る入出力制御回路は、方向レ
ジスタに入力方向を指示する値が入力され、制御レジス
タにプルアップ有りを指示する値が入力されると、第１
のトランジスタおよび第２のトランジスタをオフとし、
第３のトランジスタをオンとし、入力制御ゲートをオン
とし、出力制御ゲートをオフとする信号を出力する選択
回路を備えるようにしたものである。
ジスタに入力方向を指示する値が入力され、制御レジス
タにプルアップ有りを指示する値が入力されると、第１
のトランジスタおよび第２のトランジスタをオフとし、
第３のトランジスタをオンとし、入力制御ゲートをオン
とし、出力制御ゲートをオフとする信号を出力する選択
回路を備えるようにしたものである。
【００１３】この発明に係る入出力制御回路は、方向レ
ジスタに出力方向を指示する値が入力され、制御レジス
タにＣＭＯＳポート出力を指示する値が入力されると、
第３のトランジスタ、入力制御ゲートおよび出力制御ゲ
ートをオフとし、出力データが１の場合には第１のトラ
ンジスタをオンするとともに第２のトランジスタをオフ
とし、出力データが０の場合には第１のトランジスタを
オフするとともに第２のトランジスタをオンする信号を
出力する選択回路を備えるようにしたものである。
ジスタに出力方向を指示する値が入力され、制御レジス
タにＣＭＯＳポート出力を指示する値が入力されると、
第３のトランジスタ、入力制御ゲートおよび出力制御ゲ
ートをオフとし、出力データが１の場合には第１のトラ
ンジスタをオンするとともに第２のトランジスタをオフ
とし、出力データが０の場合には第１のトランジスタを
オフするとともに第２のトランジスタをオンする信号を
出力する選択回路を備えるようにしたものである。
【００１４】この発明に係る入出力制御回路は、方向レ
ジスタに出力方向を指示する値が入力され、制御レジス
タに特定信号出力を指示する値が入力されると、第１の
トランジスタ、第２のトランジスタ、第３のトランジス
タ、および入力制御ゲートをオフとし、出力制御ゲート
をオンとする信号を出力する選択回路を備えるようにし
たものである。
ジスタに出力方向を指示する値が入力され、制御レジス
タに特定信号出力を指示する値が入力されると、第１の
トランジスタ、第２のトランジスタ、第３のトランジス
タ、および入力制御ゲートをオフとし、出力制御ゲート
をオンとする信号を出力する選択回路を備えるようにし
たものである。
【００１５】この発明に係る入出力制御回路は、方向レ
ジスタに入力方向を指示する値が入力され、制御レジス
タにプルアップ無しを指示する値が入力されると、第１
のトランジスタ、第２のトランジスタ、および第３のト
ランジスタをオフとし、入力制御ゲートをオンとし、出
力制御ゲートをオフとする信号を出力し、方向レジスタ
に入力方向を指示する値が入力され、制御レジスタにプ
ルアップ有りを指示する値が入力されると、第１のトラ
ンジスタおよび第２のトランジスタをオフとし、第３の
トランジスタをオンとし、入力制御ゲートをオンとし、
出力制御ゲートをオフとする信号を出力し、方向レジス
タに出力方向を指示する値が入力され、制御レジスタに
ＣＭＯＳポート出力を指示する値が入力されると、第３
のトランジスタ、入力制御ゲートおよび出力制御ゲート
をオフとし、出力データが１の場合には第１のトランジ
スタをオンするとともに第２のトランジスタをオフと
し、出力データが０の場合には第１のトランジスタをオ
フするとともに第２のトランジスタをオンする信号を出
力し、方向レジスタに出力方向を指示する値が入力さ
れ、制御レジスタに特定信号出力を指示する値が入力さ
れると、第１のトランジスタ、第２のトランジスタ、第
３のトランジスタ、および入力制御ゲートをオフとし、
出力制御ゲートをオンとする信号を出力する選択回路を
備えるようにしたものである。
ジスタに入力方向を指示する値が入力され、制御レジス
タにプルアップ無しを指示する値が入力されると、第１
のトランジスタ、第２のトランジスタ、および第３のト
ランジスタをオフとし、入力制御ゲートをオンとし、出
力制御ゲートをオフとする信号を出力し、方向レジスタ
に入力方向を指示する値が入力され、制御レジスタにプ
ルアップ有りを指示する値が入力されると、第１のトラ
ンジスタおよび第２のトランジスタをオフとし、第３の
トランジスタをオンとし、入力制御ゲートをオンとし、
出力制御ゲートをオフとする信号を出力し、方向レジス
タに出力方向を指示する値が入力され、制御レジスタに
ＣＭＯＳポート出力を指示する値が入力されると、第３
のトランジスタ、入力制御ゲートおよび出力制御ゲート
をオフとし、出力データが１の場合には第１のトランジ
スタをオンするとともに第２のトランジスタをオフと
し、出力データが０の場合には第１のトランジスタをオ
フするとともに第２のトランジスタをオンする信号を出
力し、方向レジスタに出力方向を指示する値が入力さ
れ、制御レジスタに特定信号出力を指示する値が入力さ
れると、第１のトランジスタ、第２のトランジスタ、第
３のトランジスタ、および入力制御ゲートをオフとし、
出力制御ゲートをオンとする信号を出力する選択回路を
備えるようにしたものである。
【００１６】この発明に係るマイクロコンピュータは、
上記の入出力制御回路を１チップに複数内蔵して、１入
出力ピン毎にプルアップ有りポート入力、プルアップ無
しポート入力、ＣＭＯＳポート出力、特定信号出力を切
り換えられるようにしたものである。
上記の入出力制御回路を１チップに複数内蔵して、１入
出力ピン毎にプルアップ有りポート入力、プルアップ無
しポート入力、ＣＭＯＳポート出力、特定信号出力を切
り換えられるようにしたものである。
【００１７】
【発明の実施の形態】以下、この発明の実施の一形態を
説明する。 実施の形態１．図１はこの発明の実施の形態１による入
出力制御回路を示すブロック図である。図１において、
１は電圧レベルＶＣＣを有する電圧源、２は電圧レベル
ＶＳＳを有する接地部、３は出力用Ｐチャネルトランジ
スタ（第１のトランジスタ）、４は出力用Ｎチャネルト
ランジスタ（第２のトランジスタ）、５はプルアップ用
Ｐチャネルトランジスタ（第３のトランジスタ）、６は
入出力端子、７，８，９，１０はＮＡＮＤゲート、１
１，１２はＮＯＲゲート、１３，１４，１５，１６はイ
ンバータ、１７は入力制御ゲート、１８は出力制御ゲー
トである。１９は入出力形態の制御を行う制御レジスタ
であり、入力時にはプルアップ有りポート入力とプルア
ップ無しポート入力との切り換えを実施するとともに出
力時にはＣＭＯＳポート出力と特定信号出力との切り換
えを実施する。２０は入出力の方向を決定する方向レジ
スタ、２１はＣＭＯＳポート出力時に出力する論理値を
書き込むポートラッチ、２２はデータバス、２３はＣＰ
Ｕによる入力ポート読み出し時に“Ｈ”レベルとなるＲ
Ｄ信号である。
説明する。 実施の形態１．図１はこの発明の実施の形態１による入
出力制御回路を示すブロック図である。図１において、
１は電圧レベルＶＣＣを有する電圧源、２は電圧レベル
ＶＳＳを有する接地部、３は出力用Ｐチャネルトランジ
スタ（第１のトランジスタ）、４は出力用Ｎチャネルト
ランジスタ（第２のトランジスタ）、５はプルアップ用
Ｐチャネルトランジスタ（第３のトランジスタ）、６は
入出力端子、７，８，９，１０はＮＡＮＤゲート、１
１，１２はＮＯＲゲート、１３，１４，１５，１６はイ
ンバータ、１７は入力制御ゲート、１８は出力制御ゲー
トである。１９は入出力形態の制御を行う制御レジスタ
であり、入力時にはプルアップ有りポート入力とプルア
ップ無しポート入力との切り換えを実施するとともに出
力時にはＣＭＯＳポート出力と特定信号出力との切り換
えを実施する。２０は入出力の方向を決定する方向レジ
スタ、２１はＣＭＯＳポート出力時に出力する論理値を
書き込むポートラッチ、２２はデータバス、２３はＣＰ
Ｕによる入力ポート読み出し時に“Ｈ”レベルとなるＲ
Ｄ信号である。
【００１８】ここで、制御レジスタ１９、方向レジスタ
２０およびポートラッチ２１は、データバス２２を介し
て書き込みのできる１ビットのレジスタである。また、
入力制御ゲート１７は、制御端子に“Ｈ”レベル信号が
入力された時には導通状態となり、制御端子に“Ｌ”レ
ベル信号が入力された時にはハイインピーダンス状態と
なる３状態ゲートから構成される。出力ゲート１８は、
特定信号がＣＭＯＳレベルの信号（デジタル信号）の場
合には３状態ゲートから構成され、特定信号がアナログ
信号（ＶＣＣからＶＳＳの中間の電圧が出る信号）の場
合にはトランスミッションゲートから構成される。
２０およびポートラッチ２１は、データバス２２を介し
て書き込みのできる１ビットのレジスタである。また、
入力制御ゲート１７は、制御端子に“Ｈ”レベル信号が
入力された時には導通状態となり、制御端子に“Ｌ”レ
ベル信号が入力された時にはハイインピーダンス状態と
なる３状態ゲートから構成される。出力ゲート１８は、
特定信号がＣＭＯＳレベルの信号（デジタル信号）の場
合には３状態ゲートから構成され、特定信号がアナログ
信号（ＶＣＣからＶＳＳの中間の電圧が出る信号）の場
合にはトランスミッションゲートから構成される。
【００１９】ここで、ＮＡＮＤゲート７，８，９，１
０、ＮＯＲゲート１１，１２、およびインバータ１３，
１４，１５，１６から１つの選択回路が構成されるもの
とみなすことができる。この選択回路は、Ｐチャネルト
ランジスタ３とＮチャネルトランジスタ４とＰチャネル
トランジスタ５とのゲート、入力制御ゲート１７と出力
制御ゲート１８との制御端子、および制御レジスタ１９
と方向レジスタ２０に接続される。制御レジスタ１９お
よび方向レジスタ２０に書き込む値を適宜設定すること
で、上記選択回路を介して、入力制御ゲート１７のみを
オンすることでプルアップ無しポート入力を実現し、入
力制御ゲート１７およびＰチャネルトランジスタ５のみ
をオンすることでプルアップ有りポート入力を実現し、
出力データが１の場合にはＰチャネルトランジスタ３の
みをオンするとともに出力データが０の場合にはＮチャ
ネルトランジスタ４のみをオンすることでＣＭＯＳポー
ト出力を実現し、出力制御ゲート１８のみをオンするこ
とで特定信号出力を実現する。
０、ＮＯＲゲート１１，１２、およびインバータ１３，
１４，１５，１６から１つの選択回路が構成されるもの
とみなすことができる。この選択回路は、Ｐチャネルト
ランジスタ３とＮチャネルトランジスタ４とＰチャネル
トランジスタ５とのゲート、入力制御ゲート１７と出力
制御ゲート１８との制御端子、および制御レジスタ１９
と方向レジスタ２０に接続される。制御レジスタ１９お
よび方向レジスタ２０に書き込む値を適宜設定すること
で、上記選択回路を介して、入力制御ゲート１７のみを
オンすることでプルアップ無しポート入力を実現し、入
力制御ゲート１７およびＰチャネルトランジスタ５のみ
をオンすることでプルアップ有りポート入力を実現し、
出力データが１の場合にはＰチャネルトランジスタ３の
みをオンするとともに出力データが０の場合にはＮチャ
ネルトランジスタ４のみをオンすることでＣＭＯＳポー
ト出力を実現し、出力制御ゲート１８のみをオンするこ
とで特定信号出力を実現する。
【００２０】また、特定信号とは、ＣＭＯＳポート出力
以外の出力信号を意味するものであり、例えばＬＣＤ
（液晶表示）駆動信号、内部タイマ出力信号、シリアル
Ｉ／Ｏ出力信号等の出力信号があげられる。このよう
に、マイクロコンピュータ等の入出力ポートでは、ＣＭ
ＯＳポート出力と特定信号出力とを実施する機能を兼用
するダブルファンクションの端子が提供される。
以外の出力信号を意味するものであり、例えばＬＣＤ
（液晶表示）駆動信号、内部タイマ出力信号、シリアル
Ｉ／Ｏ出力信号等の出力信号があげられる。このよう
に、マイクロコンピュータ等の入出力ポートでは、ＣＭ
ＯＳポート出力と特定信号出力とを実施する機能を兼用
するダブルファンクションの端子が提供される。
【００２１】ＣＭＯＳ出力信号は、図２に示されるよう
に、ＶＣＣおよびＶＳＳの電圧を出力する。これに対し
て、例えばＬＣＤ駆動信号は出力電圧レベルが３通り以
上ある。図３は１／４バイアスのＬＣＤ出力を実施する
回路を示すブロック図であり、ＶＳＳ，ＶＬ１，ＶＬ
２，ＶＬ３はそれぞれＬＣＤ駆動用の電圧レベルを示す
ものである。また、図４は、図３に示される回路から出
力される出力信号の波形の例を示す図である。
に、ＶＣＣおよびＶＳＳの電圧を出力する。これに対し
て、例えばＬＣＤ駆動信号は出力電圧レベルが３通り以
上ある。図３は１／４バイアスのＬＣＤ出力を実施する
回路を示すブロック図であり、ＶＳＳ，ＶＬ１，ＶＬ
２，ＶＬ３はそれぞれＬＣＤ駆動用の電圧レベルを示す
ものである。また、図４は、図３に示される回路から出
力される出力信号の波形の例を示す図である。
【００２２】次に、図１に示される実施の形態１による
入出力制御回路の動作について説明する。図１に示され
る入出力制御回路をプルアップ無しの入力ポートとして
使用するときには、制御レジスタ１９に０を書き込み、
方向レジスタ２０に０を書き込む。このとき、インバー
タ１３の出力は“Ｈ”レベル、ＮＡＮＤゲート７の出力
は“Ｈ”レベル、ＮＡＮＤゲート９の出力は“Ｈ”レベ
ル、インバータ１４の出力は“Ｌ”レベル、ＮＡＮＤゲ
ート８の出力は“Ｈ”レベル、ＮＯＲゲート１１の出力
は“Ｌ”レベル、インバータ１６の出力は“Ｈ”レベ
ル、ＮＯＲゲート１２の出力は“Ｌ”レベルとなる。し
たがって、Ｐチャネルトランジスタ３、Ｎチャネルトラ
ンジスタ４、Ｐチャネルトランジスタ５および出力制御
ゲート１８はすべてオフとなり、入出力端子６はハイイ
ンピーダンス状態となる。また、ＣＰＵによる入力ポー
ト読み出し時には、ＲＤ信号２３は“Ｈ”レベルである
ので、ＮＡＮＤゲート１０の出力は“Ｌ”レベル、イン
バータ１５の出力は“Ｈ”レベルとなる。したがって、
入力制御ゲート１７は導通状態となる。この状態で、入
出力端子６に外部から“Ｌ”レベルまたは“Ｈ”レベル
の電圧レベルが印加されると、入力制御ゲート１７を介
してデータバス２２に当該信号が伝達され、内部回路へ
当該信号が伝達される。
入出力制御回路の動作について説明する。図１に示され
る入出力制御回路をプルアップ無しの入力ポートとして
使用するときには、制御レジスタ１９に０を書き込み、
方向レジスタ２０に０を書き込む。このとき、インバー
タ１３の出力は“Ｈ”レベル、ＮＡＮＤゲート７の出力
は“Ｈ”レベル、ＮＡＮＤゲート９の出力は“Ｈ”レベ
ル、インバータ１４の出力は“Ｌ”レベル、ＮＡＮＤゲ
ート８の出力は“Ｈ”レベル、ＮＯＲゲート１１の出力
は“Ｌ”レベル、インバータ１６の出力は“Ｈ”レベ
ル、ＮＯＲゲート１２の出力は“Ｌ”レベルとなる。し
たがって、Ｐチャネルトランジスタ３、Ｎチャネルトラ
ンジスタ４、Ｐチャネルトランジスタ５および出力制御
ゲート１８はすべてオフとなり、入出力端子６はハイイ
ンピーダンス状態となる。また、ＣＰＵによる入力ポー
ト読み出し時には、ＲＤ信号２３は“Ｈ”レベルである
ので、ＮＡＮＤゲート１０の出力は“Ｌ”レベル、イン
バータ１５の出力は“Ｈ”レベルとなる。したがって、
入力制御ゲート１７は導通状態となる。この状態で、入
出力端子６に外部から“Ｌ”レベルまたは“Ｈ”レベル
の電圧レベルが印加されると、入力制御ゲート１７を介
してデータバス２２に当該信号が伝達され、内部回路へ
当該信号が伝達される。
【００２３】次に、図１に示される入出力制御回路をプ
ルアップ有りの入力ポートとして使用するときには、制
御レジスタ１９に１を書き込み、方向レジスタ２０に０
を書き込む。このとき、インバータ１３の出力は“Ｈ”
レベル、ＮＡＮＤゲート７の出力は“Ｌ”レベル、ＮＡ
ＮＤゲート９の出力は“Ｈ”レベル、インバータ１４の
出力は“Ｌ”レベル、ＮＡＮＤゲート８の出力は“Ｈ”
レベル、ＮＯＲゲート１１の出力は“Ｌ”レベル、イン
バータ１６の出力は“Ｈ”レベル、ＮＯＲゲート１２の
出力は“Ｌ”レベルとなる。したがって、Ｐチャネルト
ランジスタ３、Ｎチャネルトランジスタ４および出力制
御ゲート１８はオフとなり、Ｐチャネルトランジスタ５
はオンとなるから、入出力端子６はＶＣＣレベルにプル
アップされる。また、ＣＰＵによる入力ポート読み出し
時には、ＲＤ信号２３は“Ｈ”レベルであるので、ＮＡ
ＮＤゲート１０の出力は“Ｌ”レベル、インバータ１５
の出力は“Ｈ”レベルとなる。したがって、入力制御ゲ
ート１７は導通状態となる。そして、入出力端子６に接
続される図示されない外部回路の出力形式がＮチャネル
オープンドレイン等の場合、外部回路は“Ｌ”レベル出
力またはハイインピーダンスのいずれかの状態をとる。
外部回路がハイインピーダンス状態になったときには、
入出力端子６の電位はＰチャネルトランジスタ５により
ＶＣＣにまで引き上げられる。この“Ｈ”レベル信号が
入力制御ゲート１７を介してデータバス２２に伝達さ
れ、内部回路へ当該信号が伝達される。また、外部回路
から“Ｌ”レベル信号が入力されたときは、前述のプル
アップを使用しないときの入力ポートの動作と同じであ
る。
ルアップ有りの入力ポートとして使用するときには、制
御レジスタ１９に１を書き込み、方向レジスタ２０に０
を書き込む。このとき、インバータ１３の出力は“Ｈ”
レベル、ＮＡＮＤゲート７の出力は“Ｌ”レベル、ＮＡ
ＮＤゲート９の出力は“Ｈ”レベル、インバータ１４の
出力は“Ｌ”レベル、ＮＡＮＤゲート８の出力は“Ｈ”
レベル、ＮＯＲゲート１１の出力は“Ｌ”レベル、イン
バータ１６の出力は“Ｈ”レベル、ＮＯＲゲート１２の
出力は“Ｌ”レベルとなる。したがって、Ｐチャネルト
ランジスタ３、Ｎチャネルトランジスタ４および出力制
御ゲート１８はオフとなり、Ｐチャネルトランジスタ５
はオンとなるから、入出力端子６はＶＣＣレベルにプル
アップされる。また、ＣＰＵによる入力ポート読み出し
時には、ＲＤ信号２３は“Ｈ”レベルであるので、ＮＡ
ＮＤゲート１０の出力は“Ｌ”レベル、インバータ１５
の出力は“Ｈ”レベルとなる。したがって、入力制御ゲ
ート１７は導通状態となる。そして、入出力端子６に接
続される図示されない外部回路の出力形式がＮチャネル
オープンドレイン等の場合、外部回路は“Ｌ”レベル出
力またはハイインピーダンスのいずれかの状態をとる。
外部回路がハイインピーダンス状態になったときには、
入出力端子６の電位はＰチャネルトランジスタ５により
ＶＣＣにまで引き上げられる。この“Ｈ”レベル信号が
入力制御ゲート１７を介してデータバス２２に伝達さ
れ、内部回路へ当該信号が伝達される。また、外部回路
から“Ｌ”レベル信号が入力されたときは、前述のプル
アップを使用しないときの入力ポートの動作と同じであ
る。
【００２４】次に、図１に示される入出力制御回路をＣ
ＭＯＳ出力ポートとして使用するときには、制御レジス
タ１９に１を書き込み、方向レジスタ２０に１を書き込
む。このとき、インバータ１３の出力は“Ｌ”レベル、
ＮＡＮＤゲート７の出力は“Ｈ”レベル、ＮＡＮＤゲー
ト９の出力は“Ｌ”レベル、インバータ１４の出力は
“Ｈ”レベル、ＮＡＮＤゲート１０の出力は“Ｈ”レベ
ル、インバータ１５の出力は“Ｌ”レベル、インバータ
１６の出力は“Ｌ”レベル、ＮＯＲゲート１２の出力は
“Ｌ”レベルとなる。したがって、Ｐチャネルトランジ
スタ５、入力制御ゲート１７および出力制御ゲート１８
はオフとなる。そして、出力するデータをポートラッチ
２１に書き込む。ポートラッチ２１に０を書き込んだと
きには、ＮＡＮＤゲート８の出力は“Ｈ”レベル、ＮＡ
ＮＤゲート１１の出力は“Ｈ”レベルとなる。したがっ
て、Ｐチャネルトランジスタ３はオフし、Ｎチャネルト
ランジスタ４はオンするので、入出力端子６はＶＳＳレ
ベルの電圧を出力する。また、ポートラッチ２１に１を
書き込んだときには、ＮＡＮＤゲート８の出力は“Ｌ”
レベル、ＮＡＮＤゲート１１の出力は“Ｌ”レベルとな
る。したがって、Ｐチャネルトランジスタ３はオンし、
Ｎチャネルトランジスタ４はオフするので、入出力端子
６はＶＣＣレベルの電圧を出力する。
ＭＯＳ出力ポートとして使用するときには、制御レジス
タ１９に１を書き込み、方向レジスタ２０に１を書き込
む。このとき、インバータ１３の出力は“Ｌ”レベル、
ＮＡＮＤゲート７の出力は“Ｈ”レベル、ＮＡＮＤゲー
ト９の出力は“Ｌ”レベル、インバータ１４の出力は
“Ｈ”レベル、ＮＡＮＤゲート１０の出力は“Ｈ”レベ
ル、インバータ１５の出力は“Ｌ”レベル、インバータ
１６の出力は“Ｌ”レベル、ＮＯＲゲート１２の出力は
“Ｌ”レベルとなる。したがって、Ｐチャネルトランジ
スタ５、入力制御ゲート１７および出力制御ゲート１８
はオフとなる。そして、出力するデータをポートラッチ
２１に書き込む。ポートラッチ２１に０を書き込んだと
きには、ＮＡＮＤゲート８の出力は“Ｈ”レベル、ＮＡ
ＮＤゲート１１の出力は“Ｈ”レベルとなる。したがっ
て、Ｐチャネルトランジスタ３はオフし、Ｎチャネルト
ランジスタ４はオンするので、入出力端子６はＶＳＳレ
ベルの電圧を出力する。また、ポートラッチ２１に１を
書き込んだときには、ＮＡＮＤゲート８の出力は“Ｌ”
レベル、ＮＡＮＤゲート１１の出力は“Ｌ”レベルとな
る。したがって、Ｐチャネルトランジスタ３はオンし、
Ｎチャネルトランジスタ４はオフするので、入出力端子
６はＶＣＣレベルの電圧を出力する。
【００２５】次に、図１に示される入出力制御回路を特
定信号出力ポートとして使用するときには、制御レジス
タに０を書き込み、方向レジスタに１を書き込む。この
とき、インバータ１３の出力は“Ｌ”レベル、ＮＡＮＤ
ゲート７の出力は“Ｈ”レベル、ＮＡＮＤゲート９の出
力は“Ｈ”レベル、インバータ１４の出力は“Ｌ”レベ
ル、ＮＡＮＤゲート８の出力は“Ｈ”レベル、ＮＯＲゲ
ート１１の出力は“Ｌ”レベルである。したがって、Ｐ
チャネルトランジスタ３、Ｎチャネルトランジスタ４お
よびＰチャネルトランジスタ５はすべてオフとなる。ま
た、特定信号出力時であるので、ＲＤ信号２３は“Ｌ”
レベルであるから、ＮＡＮＤゲート１０の出力は“Ｈ”
レベル、インバータ１５の出力は“Ｌ”レベルとなっ
て、入力制御ゲート１７はオフとなる。さらに、インバ
ータ１６の出力は“Ｌ”レベル、ＮＯＲゲート１２の出
力は“Ｈ”レベルとなるから、出力制御ゲート１８は導
通状態となる。この状態で、特定信号を出力すると、当
該信号は出力制御ゲート１８および入出力端子６を介し
て外部に出力される。
定信号出力ポートとして使用するときには、制御レジス
タに０を書き込み、方向レジスタに１を書き込む。この
とき、インバータ１３の出力は“Ｌ”レベル、ＮＡＮＤ
ゲート７の出力は“Ｈ”レベル、ＮＡＮＤゲート９の出
力は“Ｈ”レベル、インバータ１４の出力は“Ｌ”レベ
ル、ＮＡＮＤゲート８の出力は“Ｈ”レベル、ＮＯＲゲ
ート１１の出力は“Ｌ”レベルである。したがって、Ｐ
チャネルトランジスタ３、Ｎチャネルトランジスタ４お
よびＰチャネルトランジスタ５はすべてオフとなる。ま
た、特定信号出力時であるので、ＲＤ信号２３は“Ｌ”
レベルであるから、ＮＡＮＤゲート１０の出力は“Ｈ”
レベル、インバータ１５の出力は“Ｌ”レベルとなっ
て、入力制御ゲート１７はオフとなる。さらに、インバ
ータ１６の出力は“Ｌ”レベル、ＮＯＲゲート１２の出
力は“Ｈ”レベルとなるから、出力制御ゲート１８は導
通状態となる。この状態で、特定信号を出力すると、当
該信号は出力制御ゲート１８および入出力端子６を介し
て外部に出力される。
【００２６】図５は制御レジスタ１９および方向レジス
タ２０の論理値の組み合せと、実施の形態１による入出
力制御回路のポート状態との関係を示す図表である。図
５に示されるように、プルアップ無しポート入力、プル
アップ有りポート入力、特定信号出力およびＣＭＯＳポ
ート出力の４つの状態が２つのレジスタにより指定可能
となっている。また、それぞれの動作状態は互いに排他
的であるとともに、複数の動作状態が同時に選択される
ことはない。
タ２０の論理値の組み合せと、実施の形態１による入出
力制御回路のポート状態との関係を示す図表である。図
５に示されるように、プルアップ無しポート入力、プル
アップ有りポート入力、特定信号出力およびＣＭＯＳポ
ート出力の４つの状態が２つのレジスタにより指定可能
となっている。また、それぞれの動作状態は互いに排他
的であるとともに、複数の動作状態が同時に選択される
ことはない。
【００２７】以上のように、この実施の形態１によれ
ば、２つのレジスタにより４つの出力状態を指定できる
ので、レジスタの論理値の組み合せについて従来の回路
のような冗長な組み合せはなくなっている。これに応じ
て、従来の回路と比較してレジスタが１つ減っているか
ら、機能的に同等な回路を効率的に構成することができ
るという効果を奏する。
ば、２つのレジスタにより４つの出力状態を指定できる
ので、レジスタの論理値の組み合せについて従来の回路
のような冗長な組み合せはなくなっている。これに応じ
て、従来の回路と比較してレジスタが１つ減っているか
ら、機能的に同等な回路を効率的に構成することができ
るという効果を奏する。
【００２８】実施の形態２．図６は例えばＬＣＤ駆動信
号である特定信号の出力と入出力ポートとを兼用する端
子を内蔵したこの発明の実施の形態２によるマイクロコ
ンピュータを示す図である。図６に示されるマイクロコ
ンピュータには、図１に示された実施の形態１による入
出力制御回路が複数内蔵されており、例えばＬＣＤ駆動
信号出力用として使用する場合には、個々の端子がＬＣ
Ｄのセグメント出力またはコモン出力に対応している。
さらに、個々の端子が、プルアップ無しポート入力、プ
ルアップ有りポート入力、特定信号出力、ＣＭＯＳポー
ト出力の切り換えを実施可能となっている。
号である特定信号の出力と入出力ポートとを兼用する端
子を内蔵したこの発明の実施の形態２によるマイクロコ
ンピュータを示す図である。図６に示されるマイクロコ
ンピュータには、図１に示された実施の形態１による入
出力制御回路が複数内蔵されており、例えばＬＣＤ駆動
信号出力用として使用する場合には、個々の端子がＬＣ
Ｄのセグメント出力またはコモン出力に対応している。
さらに、個々の端子が、プルアップ無しポート入力、プ
ルアップ有りポート入力、特定信号出力、ＣＭＯＳポー
ト出力の切り換えを実施可能となっている。
【００２９】以上のように、この発明の実施の形態２に
よれば、冗長さを削除した入出力制御回路を複数内蔵す
るようにしてマイクロコンピュータを構成するので、回
路規模を小さくすることができるという効果を奏する。
よれば、冗長さを削除した入出力制御回路を複数内蔵す
るようにしてマイクロコンピュータを構成するので、回
路規模を小さくすることができるという効果を奏する。
【００３０】
【発明の効果】以上のように、この発明によれば、入出
力端子と、入出力端子と電圧源との間に接続された第１
のトランジスタと、入出力端子と接地部との間に接続さ
れた第２のトランジスタと、入出力端子と電圧源との間
に第１のトランジスタと並列に接続されたプルアップ用
の第３のトランジスタと、入出力端子に接続され入力信
号の通過を制御する入力制御ゲートと、入出力端子に接
続され特定信号の通過を制御する出力制御ゲートと、入
出力の方向を決定する方向レジスタと、入力または出力
の形態を決定する制御レジスタと、第１のトランジスタ
のゲート、第２のトランジスタのゲート、第３のトラン
ジスタのゲート、入力制御ゲートの制御端子、出力制御
ゲートの制御端子、方向レジスタ、および制御レジスタ
に接続される選択回路とを備え、Ｐチャネルトランジス
タである第１のトランジスタとＮチャネルトランジスタ
である第２のトランジスタとからＣＭＯＳを構成するよ
うにしたので、選択回路を適宜制御することで、プルア
ップ無しポート入力、プルアップ有りポート入力、ＣＭ
ＯＳポート出力、特定信号出力の各状態を設定可能な入
出力制御回路を得ることができるという効果を奏する。
力端子と、入出力端子と電圧源との間に接続された第１
のトランジスタと、入出力端子と接地部との間に接続さ
れた第２のトランジスタと、入出力端子と電圧源との間
に第１のトランジスタと並列に接続されたプルアップ用
の第３のトランジスタと、入出力端子に接続され入力信
号の通過を制御する入力制御ゲートと、入出力端子に接
続され特定信号の通過を制御する出力制御ゲートと、入
出力の方向を決定する方向レジスタと、入力または出力
の形態を決定する制御レジスタと、第１のトランジスタ
のゲート、第２のトランジスタのゲート、第３のトラン
ジスタのゲート、入力制御ゲートの制御端子、出力制御
ゲートの制御端子、方向レジスタ、および制御レジスタ
に接続される選択回路とを備え、Ｐチャネルトランジス
タである第１のトランジスタとＮチャネルトランジスタ
である第２のトランジスタとからＣＭＯＳを構成するよ
うにしたので、選択回路を適宜制御することで、プルア
ップ無しポート入力、プルアップ有りポート入力、ＣＭ
ＯＳポート出力、特定信号出力の各状態を設定可能な入
出力制御回路を得ることができるという効果を奏する。
【００３１】この発明によれば、方向レジスタに入力方
向を指示する値が入力され、制御レジスタにプルアップ
無しを指示する値が入力されると、第１のトランジス
タ、第２のトランジスタ、および第３のトランジスタを
オフとし、入力制御ゲートをオンとし、出力制御ゲート
をオフとする信号を出力する選択回路を備えるように構
成したので、プルアップ無しポート入力を実現できる入
出力制御回路を得ることができるという効果を奏する。
向を指示する値が入力され、制御レジスタにプルアップ
無しを指示する値が入力されると、第１のトランジス
タ、第２のトランジスタ、および第３のトランジスタを
オフとし、入力制御ゲートをオンとし、出力制御ゲート
をオフとする信号を出力する選択回路を備えるように構
成したので、プルアップ無しポート入力を実現できる入
出力制御回路を得ることができるという効果を奏する。
【００３２】この発明によれば、方向レジスタに入力方
向を指示する値が入力され、制御レジスタにプルアップ
有りを指示する値が入力されると、第１のトランジスタ
および第２のトランジスタをオフとし、第３のトランジ
スタをオンとし、入力制御ゲートをオンとし、出力制御
ゲートをオフとする信号を出力する選択回路を備えるよ
うに構成したので、プルアップ有りポート入力を実現で
きる入出力制御回路を得ることができるという効果を奏
する。
向を指示する値が入力され、制御レジスタにプルアップ
有りを指示する値が入力されると、第１のトランジスタ
および第２のトランジスタをオフとし、第３のトランジ
スタをオンとし、入力制御ゲートをオンとし、出力制御
ゲートをオフとする信号を出力する選択回路を備えるよ
うに構成したので、プルアップ有りポート入力を実現で
きる入出力制御回路を得ることができるという効果を奏
する。
【００３３】この発明によれば、方向レジスタに出力方
向を指示する値が入力され、制御レジスタにＣＭＯＳポ
ート出力を指示する値が入力されると、第３のトランジ
スタ、入力制御ゲートおよび出力制御ゲートをオフと
し、出力データが１の場合には第１のトランジスタをオ
ンするとともに第２のトランジスタをオフとし、出力デ
ータが０の場合には第１のトランジスタをオフするとと
もに第２のトランジスタをオンする信号を出力する選択
回路を備えるように構成したので、ＣＭＯＳポート出力
を実現できる入出力制御回路を得ることができるという
効果を奏する。
向を指示する値が入力され、制御レジスタにＣＭＯＳポ
ート出力を指示する値が入力されると、第３のトランジ
スタ、入力制御ゲートおよび出力制御ゲートをオフと
し、出力データが１の場合には第１のトランジスタをオ
ンするとともに第２のトランジスタをオフとし、出力デ
ータが０の場合には第１のトランジスタをオフするとと
もに第２のトランジスタをオンする信号を出力する選択
回路を備えるように構成したので、ＣＭＯＳポート出力
を実現できる入出力制御回路を得ることができるという
効果を奏する。
【００３４】この発明によれば、方向レジスタに出力方
向を指示する値が入力され、制御レジスタに特定信号出
力を指示する値が入力されると、第１のトランジスタ、
第２のトランジスタ、第３のトランジスタ、および入力
制御ゲートをオフとし、出力制御ゲートをオンとする信
号を出力する選択回路を備えるように構成したので、特
定信号出力を実現できる入出力制御回路を得ることがで
きるという効果を奏する。
向を指示する値が入力され、制御レジスタに特定信号出
力を指示する値が入力されると、第１のトランジスタ、
第２のトランジスタ、第３のトランジスタ、および入力
制御ゲートをオフとし、出力制御ゲートをオンとする信
号を出力する選択回路を備えるように構成したので、特
定信号出力を実現できる入出力制御回路を得ることがで
きるという効果を奏する。
【００３５】この発明によれば、方向レジスタに入力方
向を指示する値が入力され、制御レジスタにプルアップ
無しを指示する値が入力されると、入力制御ゲートのみ
をオンとする信号を出力し、方向レジスタに入力方向を
指示する値が入力され、制御レジスタにプルアップ有り
を指示する値が入力されると、第３のトランジスタおよ
び入力制御ゲートのみをオンとする信号を出力し、方向
レジスタに出力方向を指示する値が入力され、制御レジ
スタにＣＭＯＳポート出力を指示する値が入力される
と、出力データが１の場合には第１のトランジスタのみ
をオンするとともに出力データが０の場合には第２のト
ランジスタのみをオンする信号を出力し、方向レジスタ
に出力方向を指示する値が入力され、制御レジスタに特
定信号出力を指示する値が入力されると、出力制御ゲー
トのみをオンする信号を出力する選択回路を備えるよう
に構成したので、プルアップ無しポート入力、プルアッ
プ有りポート入力、ＣＭＯＳポート出力、特定信号出力
の４状態を実現でき、これらの４状態を方向レジスタと
制御レジスタとで指定して２つのレジスタにより４つの
出力状態を指定できるから、レジスタの論理値の組み合
せについて冗長な組み合せはなくなり、機能的に同等な
回路を効率的に構成することができるという効果を奏す
る。
向を指示する値が入力され、制御レジスタにプルアップ
無しを指示する値が入力されると、入力制御ゲートのみ
をオンとする信号を出力し、方向レジスタに入力方向を
指示する値が入力され、制御レジスタにプルアップ有り
を指示する値が入力されると、第３のトランジスタおよ
び入力制御ゲートのみをオンとする信号を出力し、方向
レジスタに出力方向を指示する値が入力され、制御レジ
スタにＣＭＯＳポート出力を指示する値が入力される
と、出力データが１の場合には第１のトランジスタのみ
をオンするとともに出力データが０の場合には第２のト
ランジスタのみをオンする信号を出力し、方向レジスタ
に出力方向を指示する値が入力され、制御レジスタに特
定信号出力を指示する値が入力されると、出力制御ゲー
トのみをオンする信号を出力する選択回路を備えるよう
に構成したので、プルアップ無しポート入力、プルアッ
プ有りポート入力、ＣＭＯＳポート出力、特定信号出力
の４状態を実現でき、これらの４状態を方向レジスタと
制御レジスタとで指定して２つのレジスタにより４つの
出力状態を指定できるから、レジスタの論理値の組み合
せについて冗長な組み合せはなくなり、機能的に同等な
回路を効率的に構成することができるという効果を奏す
る。
【００３６】上記の入出力制御回路を１チップに複数内
蔵して、１入出力ピン毎にプルアップ有りポート入力、
プルアップ無しポート入力、ＣＭＯＳポート出力、特定
信号出力を切り換えられるようにマイクロコンピュータ
を構成したので、冗長部分が削除されて回路規模の小さ
なマイクロコンピュータを得ることができるという効果
を奏する。
蔵して、１入出力ピン毎にプルアップ有りポート入力、
プルアップ無しポート入力、ＣＭＯＳポート出力、特定
信号出力を切り換えられるようにマイクロコンピュータ
を構成したので、冗長部分が削除されて回路規模の小さ
なマイクロコンピュータを得ることができるという効果
を奏する。
【図面の簡単な説明】
【図１】 この発明の実施の形態１による入出力制御回
路を示すブロック図である。
路を示すブロック図である。
【図２】 ＣＭＯＳ出力信号の信号波形の例を示す図で
ある。
ある。
【図３】 ＬＣＤ出力を実施する回路を示すブロック図
である。
である。
【図４】 図３に示される回路から出力される出力信号
の信号波形の例を示す図である。
の信号波形の例を示す図である。
【図５】 制御レジスタおよび方向レジスタの論理値の
組み合せとポート状態との関係を示す図表である。
組み合せとポート状態との関係を示す図表である。
【図６】 この発明の実施の形態２によるマイクロコン
ピュータを示す図である。
ピュータを示す図である。
【図７】 従来の入出力制御回路を示すブロック図であ
る。
る。
【図８】 プルアップ制御レジスタ、出力制御レジスタ
および方向レジスタに書き込まれた論理値の組み合せと
ポート状態との関係を示す図表である。
および方向レジスタに書き込まれた論理値の組み合せと
ポート状態との関係を示す図表である。
１ 電圧源、２ 接地部、３ Ｐチャネルトランジスタ
（第１のトランジスタ）、４ Ｎチャネルトランジスタ
（第２のトランジスタ）、５ Ｐチャネルトランジスタ
（第３のトランジスタ）、６ 入出力端子、７，８，
９，１０ ＮＡＮＤゲート、１１，１２ ＮＯＲゲー
ト、１３，１４，１５，１６ インバータ、１７ 入力
制御ゲート、１８ 出力制御ゲート、１９ 制御レジス
タ、２０ 方向レジスタ、２１ ポートラッチ、２２
データバス、２３ ＲＤ信号。
（第１のトランジスタ）、４ Ｎチャネルトランジスタ
（第２のトランジスタ）、５ Ｐチャネルトランジスタ
（第３のトランジスタ）、６ 入出力端子、７，８，
９，１０ ＮＡＮＤゲート、１１，１２ ＮＯＲゲー
ト、１３，１４，１５，１６ インバータ、１７ 入力
制御ゲート、１８ 出力制御ゲート、１９ 制御レジス
タ、２０ 方向レジスタ、２１ ポートラッチ、２２
データバス、２３ ＲＤ信号。
Claims (7)
- 【請求項１】 入出力端子と、該入出力端子と電圧源と
の間に接続された第１のトランジスタと、前記入出力端
子と接地部との間に接続された第２のトランジスタと、
前記入出力端子と前記電圧源との間に前記第１のトラン
ジスタと並列に接続されたプルアップ用の第３のトラン
ジスタと、前記入出力端子に接続され入力信号の通過を
制御する入力制御ゲートと、前記入出力端子に接続され
特定信号の通過を制御する出力制御ゲートと、入出力の
方向を決定する方向レジスタと、入力または出力の形態
を決定する制御レジスタと、前記第１のトランジスタの
ゲート、前記第２のトランジスタのゲート、前記第３の
トランジスタのゲート、前記入力制御ゲートの制御端
子、前記出力制御ゲートの制御端子、前記方向レジス
タ、および前記制御レジスタに接続される選択回路とを
備え、Ｐチャネルトランジスタである第１のトランジス
タとＮチャネルトランジスタである第２のトランジスタ
とからＣＭＯＳが構成されることを特徴とする入出力制
御回路。 - 【請求項２】 方向レジスタに入力方向を指示する値が
入力され、制御レジスタにプルアップ無しを指示する値
が入力されると、第１のトランジスタ、第２のトランジ
スタ、および第３のトランジスタをオフとし、入力制御
ゲートをオンとし、出力制御ゲートをオフとする信号を
出力する選択回路を備えることを特徴とする請求項１記
載の入出力制御回路。 - 【請求項３】 方向レジスタに入力方向を指示する値が
入力され、制御レジスタにプルアップ有りを指示する値
が入力されると、第１のトランジスタおよび第２のトラ
ンジスタをオフとし、第３のトランジスタをオンとし、
入力制御ゲートをオンとし、出力制御ゲートをオフとす
る信号を出力する選択回路を備えることを特徴とする請
求項１記載の入出力制御回路。 - 【請求項４】 方向レジスタに出力方向を指示する値が
入力され、制御レジスタにＣＭＯＳポート出力を指示す
る値が入力されると、第３のトランジスタ、入力制御ゲ
ートおよび出力制御ゲートをオフとし、出力データが１
の場合には第１のトランジスタをオンするとともに第２
のトランジスタをオフとし、出力データが０の場合には
第１のトランジスタをオフするとともに第２のトランジ
スタをオンする信号を出力する選択回路を備えることを
特徴とする請求項１記載の入出力制御回路。 - 【請求項５】 方向レジスタに出力方向を指示する値が
入力され、制御レジスタに特定信号出力を指示する値が
入力されると、第１のトランジスタ、第２のトランジス
タ、第３のトランジスタ、および入力制御ゲートをオフ
とし、出力制御ゲートをオンとする信号を出力する選択
回路を備えることを特徴とする請求項１記載の入出力制
御回路。 - 【請求項６】 方向レジスタに入力方向を指示する値が
入力され、制御レジスタにプルアップ無しを指示する値
が入力されると、第１のトランジスタ、第２のトランジ
スタ、および第３のトランジスタをオフとし、入力制御
ゲートをオンとし、出力制御ゲートをオフとする信号を
出力し、 方向レジスタに入力方向を指示する値が入力され、制御
レジスタにプルアップ有りを指示する値が入力される
と、第１のトランジスタおよび第２のトランジスタをオ
フとし、第３のトランジスタをオンとし、入力制御ゲー
トをオンとし、出力制御ゲートをオフとする信号を出力
し、 方向レジスタに出力方向を指示する値が入力され、制御
レジスタにＣＭＯＳポート出力を指示する値が入力され
ると、第３のトランジスタ、入力制御ゲートおよび出力
制御ゲートをオフとし、出力データが１の場合には第１
のトランジスタをオンするとともに第２のトランジスタ
をオフとし、出力データが０の場合には第１のトランジ
スタをオフするとともに第２のトランジスタをオンする
信号を出力し、 方向レジスタに出力方向を指示する値が入力され、制御
レジスタに特定信号出力を指示する値が入力されると、
第１のトランジスタ、第２のトランジスタ、第３のトラ
ンジスタ、および入力制御ゲートをオフとし、出力制御
ゲートをオンとする信号を出力する選択回路を備えるこ
とを特徴とする請求項１記載の入出力制御回路。 - 【請求項７】 請求項６に記載された入出力制御回路を
１チップに複数内蔵して、１入出力ピン毎にプルアップ
有りポート入力、プルアップ無しポート入力、ＣＭＯＳ
ポート出力、特定信号出力を切り換えられるマイクロコ
ンピュータ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22523699A JP4173608B2 (ja) | 1999-08-09 | 1999-08-09 | 入出力制御回路およびマイクロコンピュータ |
| US09/630,819 US6373287B1 (en) | 1999-08-09 | 2000-08-02 | Input/output control circuit and microcomputer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22523699A JP4173608B2 (ja) | 1999-08-09 | 1999-08-09 | 入出力制御回路およびマイクロコンピュータ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001051971A true JP2001051971A (ja) | 2001-02-23 |
| JP4173608B2 JP4173608B2 (ja) | 2008-10-29 |
Family
ID=16826137
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22523699A Expired - Fee Related JP4173608B2 (ja) | 1999-08-09 | 1999-08-09 | 入出力制御回路およびマイクロコンピュータ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6373287B1 (ja) |
| JP (1) | JP4173608B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| ITRM20030029A1 (it) * | 2003-01-27 | 2004-07-28 | Micron Technology Inc | Regolazione di "robustezza" per buffer di uscita di circuiti elettronici. |
| US10044354B2 (en) * | 2016-07-11 | 2018-08-07 | Ricoh Company, Ltd. | I/O cell |
| US11264989B1 (en) * | 2020-08-07 | 2022-03-01 | Kabushiki Kaisha Toshiba | Semiconductor device |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6234830U (ja) * | 1985-08-19 | 1987-02-28 | ||
| JPH0680513B2 (ja) | 1988-10-19 | 1994-10-12 | 三洋電機株式会社 | Ｅｐｒｏｍ内蔵マイクロコンピュータの入出力回路 |
| DE19624474C2 (de) * | 1996-06-19 | 1998-04-23 | Sgs Thomson Microelectronics | Monolithisch integrierte Mehrfachbetriebsartenschaltung |
-
1999
- 1999-08-09 JP JP22523699A patent/JP4173608B2/ja not_active Expired - Fee Related
-
2000
- 2000-08-02 US US09/630,819 patent/US6373287B1/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US6373287B1 (en) | 2002-04-16 |
| JP4173608B2 (ja) | 2008-10-29 |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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