JP3538483B2 - 出力回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、デジタル信号及
びアナログ信号の入出力を行う入出力ポートを備えた半
導体装置に関するものである。

【０００２】近年のマイクロコントローラは多機能化が
進み、Ａ／Ｄ変換器あるいはＤ／Ａ変換器等のアナログ
回路も同一チップ上に内蔵されている。このような半導
体装置では、チップの小型化及び外部ピンの本数削減の
ために、入出力ポートのデジタル／アナログ兼用化が必
要となっている。

【０００３】

【従来の技術】従来、デジタル／アナログ兼用の入出力
ポートを備えた半導体装置では、図７に示すように、入
出力パッド１にデジタル信号用のデジタル出力回路２
と、アナログ信号用のアナログ出力回路３及び入力回路
４が接続される。

【０００４】前記デジタル出力回路２、アナログ出力回
路３及び入力回路４には、内部制御回路から切替え信号
ＳＬ１〜ＳＬ３が入力される。そして、デジタル信号の
出力動作時には、切替え信号ＳＬ１に基づいてデジタル
出力回路２が活性化され、内部回路から出力されるデジ
タル信号Ｄinがデジタル出力回路２を介して入出力パッ
ド１にデジタル出力信号として出力される。

【０００５】また、アナログ信号の出力動作時には、切
替え信号ＳＬ２に基づいてアナログ出力回路３が活性化
され、内部回路から出力されるアナログ信号Ａinがアナ
ログ出力回路３を介して入出力パッド１にアナログ出力
信号として出力される。

【０００６】また、入力動作時には、切替え信号ＳＬ
１，ＳＬ２に基づいて、デジタル出力回路２及びアナロ
グ出力回路３の出力信号がハイインピーダンスとなり、
切替え信号ＳＬ３に基づいて、入力回路４が活性化され
る。そして、外部から入出力パッド１に入力される入力
信号ＩＮは、入力回路４を介して内部回路に出力され
る。

【０００７】

【発明が解決しようとする課題】上記のような半導体装
置では、共通の入出力パッド１を介して、デジタル出力
信号及びアナログ出力信号を出力することが可能であ
る。

【０００８】ところが、入出力パッド１にデジタル出力
回路２及びアナログ出力回路３をそれぞれ接続する必要
があるため、回路面積が増大する。特に、多数の入出力
パッドにデジタル出力回路２及びアナログ出力回路３を
それぞれ設けると、チップが大型化するという問題点が
ある。

【０００９】この発明の目的は、共通の入出力パッドか
らデジタル出力信号とアナログ出力信号とを出力可能と
しながら、回路面積の増大を防止し得る出力回路を提供
することにある。

【００１０】

【課題を解決するための手段】図１は請求項１の原理説
明図である。すなわち、ＣＭＯＳ構成の出力段１３は、
入出力パッド１８に出力信号を出力する。アナログ駆動
部１１は、内部回路から出力されるアナログ信号Ａinを
選択制御部１２に供給する。選択制御部１２は、前記内
部回路から出力される選択制御信号ＩＯＣ，ＡＯＣに基
づいて、アナログ出力信号又はデジタル出力信号の何れ
かを出力させるか或いは出力信号をハイインピーダンス
の状態とするように前記出力段１３を制御する。

【００１１】請求項２では、前記出力段は、プルダウン
側トランジスタとプルアップ側トランジスタとから構成
される。

【００１２】請求項３では、前記アナログ駆動部は、前
記プルダウン側トランジスタのゲートに定電圧を供給す
るバイアス回路と、前記アナログ信号と前記出力段から
出力される出力信号とに基づいて生成した信号を前記プ
ルアップ側トランジスタに供給する差動回路とから構成
される。請求項４では、前記選択制御部は、前記出力段
からデジタル出力信号を出力させるときは、前記プルア
ップ側トランジスタ又は前記プルダウン側トランジスタ
の何れかをオフさせる。

【００１３】請求項５では、前記選択制御部は、前記出
力段の出力信号をハイインピーダンスの状態とするとき
は、前記プルアップ側トランジスタ及び前記プルダウン
側トランジスタをオフさせる。

【００１４】請求項６では、前記入出力パッドには、前
記プルダウン側トランジスタを高抵抗状態でオンさせる
プルダウンバイアス回路又は前記プルアップ側トランジ
スタを高抵抗状態でオンさせるプルアップバイアス回路
が接続される。

【００１５】（作用） 請求項１では、ＣＭＯＳ構成の出力段１３は、前記内部
回路から出力される選択制御信号ＩＯＣ，ＡＯＣに基づ
いて動作する選択制御部１２により、アナログ出力信号
又はデジタル出力信号或いはハイインピーダンスの状態
とする出力信号のいずれかを出力する。

【００１６】請求項２では、前記出力段は、プルダウン
側トランジスタ及びプルアップ側トランジスタの状態に
応じて、アナログ出力信号、デジタル出力信号又はハイ
インピーダンスの状態とする出力信号のうち何れか１つ
を出力する。

【００１７】請求項３では、アナログ駆動部は、内部回
路と出力段との間に介在されるバッファ回路として動作
し、内部回路から出力されるアナログ信号が、出力段か
らアナログ出力信号として出力される。請求項４では、
出力段からデジタル出力信号が出力されるとき、プルダ
ウン側トランジスタ又はプルアップ側トランジスタの何
れかがオープンドレインで動作する。

【００１８】請求項５では、出力段からハイインピーダ
ンスの状態とする出力信号が出力させるとき、プルアッ
プ側トランジスタ及び前記プルダウン側トランジスタは
ともにオフされる。請求項６では、外部から入出力パッ
ドを介して入力信号が入力されるとき、プルダウン側ト
ランジスタはプルダウン抵抗として動作する又はプルア
ップ側トランジスタはプルアップ抵抗として動作する。

【００１９】

【発明の実施の形態】

（第一の実施の形態）図２は本発明を具体化した出力回
路の第一の実施の形態を示す。この実施の形態は、アナ
ログ駆動部１１と、制御部１２ａと、出力段１３とから
構成される。

【００２０】前記アナログ駆動部１１は、ＰチャネルＭ
ＯＳトランジスタＴr1，Ｔr2及びＮチャネルＭＯＳトラ
ンジスタＴr3〜Ｔr5からなる差動回路と、ＮチャネルＭ
ＯＳトランジスタＴr6，Ｔr7からなるバイアス回路とか
ら構成される。

【００２１】前記トランジスタＴr1，Ｔr2のソースは電
源Ｖccに接続され、同トランジスタＴr1，Ｔr2のゲート
は互いに接続されるとともに、同トランジスタＴr1のド
レインに接続される。

【００２２】前記トランジスタＴr1のドレインは、前記
トランジスタＴr3のドレインに接続され、前記トランジ
スタＴr2のドレインは、前記トランジスタＴr4のドレイ
ンに接続される。

【００２３】前記トランジスタＴr3，Ｔr4のソースは、
前記トランジスタＴr5のドレインに接続され、同トラン
ジスタＴr5のソースはグランドＧＮＤに接続される。そ
して、前記トランジスタＴr4のゲートに内部回路から出
力されるアナログ信号Ａinが入力され、前記トランジス
タＴr3のゲートには、前記出力段１３から出力される出
力信号ＯＵＴが、前記制御部１２ａ内の転送ゲート１４
ｃを介して入力される。

【００２４】前記バイアス回路は、前記トランジスタＴ
r6, Ｔr7が電源ＶccとグランドＧＮＤとの間に直列に接
続され、同トランジスタＴr6, Ｔr7のゲートは、そのド
レインに接続される。

【００２５】従って、トランジスタＴr6, Ｔr7は常時オ
ンされ、同トランジスタＴr7のドレイン電圧は、同トラ
ンジスタＴr6, Ｔr7のオン抵抗の比に基づく定電圧とな
る。そして、トランジスタＴr7のドレインは前記トラン
ジスタＴr5のゲートに接続されて、同トランジスタＴr5
は定電流源として動作する。

【００２６】前記出力回路１３は、ＰチャネルＭＯＳト
ランジスタＴr8と、ＮチャネルＭＯＳトランジスタＴr9
とから構成される。そして、前記差動回路のトランジス
タＴr4のドレイン電位は、前記制御部１２ａ内の転送ゲ
ート１４ａを介して、前記トランジスタＴr8のゲートに
入力され、前記バイアス回路のトランジスタＴr7のドレ
イン電位は、制御部１２ａ内の転送ゲート１４ｂを介し
て、前記トランジスタＴr9のゲートに入力される。

【００２７】前記制御部１２ａの構成を説明すると、前
記転送ゲート１４ａ〜１４ｃのＰチャネル側ゲートに
は、内部回路から出力される第一の選択制御信号ＡＯＣ
が入力され、Ｎチャネル側ゲートには、第一の選択制御
信号ＡＯＣがインバータ回路１５ａを介して入力され
る。

【００２８】また、第一の選択制御信号ＡＯＣはＮチャ
ネルＭＯＳトランジスタＴr10 のゲートに入力され、同
トランジスタＴr10 のドレインは、前記転送ゲート１４
ｃの出力端子に接続され、ソースはグランドＧＮＤに接
続される。

【００２９】前記第一の選択制御信号ＡＯＣは、ＮＡＮ
Ｄ回路１６ａ，１６ｂの一方の入力端子に入力され、前
記インバータ回路１２ａの出力信号は、ＮＯＲ回路１７
ａ，１７ｂの一方の入力端子に入力される。

【００３０】内部回路から出力されるデジタル信号Ｄin
は、インバータ回路１５ｂに入力され、そのインバータ
回路１５ｂの出力信号は、ＮＡＮＤ回路１６ｃ及びＮＯ
Ｒ回路１７ｃの一方の入力端子に入力される。

【００３１】内部回路から出力される第二の選択制御信
号ＩＯＣは、前記ＮＯＲ回路１７ｃの他方の入力端子に
入力されるとともに、インバータ回路１５ｃを介して前
記ＮＡＮＤ回路１６ｃの他方の入力端子に入力される。

【００３２】前記ＮＡＮＤ回路１６ｃの出力信号は、前
記ＮＡＮＤ回路１６ａ及びＮＯＲ回路１７ａの他方の入
力端子に入力され、前記ＮＯＲ回路１７ｃの出力信号
は、前記ＮＡＮＤ回路１６ｂ及びＮＯＲ回路１７ｂの他
方の入力端子に入力される。

【００３３】前記ＮＡＮＤ回路１６ａの出力信号は、Ｐ
チャネルＭＯＳトランジスタＴr11のゲートに入力さ
れ、同トランジスタＴr11 のソースは電源Ｖccに接続さ
れ、ドレインは前記トランジスタＴr8のゲートに接続さ
れる。

【００３４】前記ＮＯＲ回路１７ａの出力信号は、Ｎチ
ャネルＭＯＳトランジスタＴr12 のゲートに入力され、
同トランジスタＴr12 のソースはグランドＧＮＤに接続
され、ドレインは前記トランジスタＴr8のゲートに接続
される。

【００３５】前記ＮＡＮＤ回路１６ｂの出力信号は、Ｐ
チャネルＭＯＳトランジスタＴr13のゲートに入力さ
れ、同トランジスタＴr13 のソースは電源Ｖccに接続さ
れ、ドレインは前記トランジスタＴr9のゲートに接続さ
れる。

【００３６】前記ＮＯＲ回路１７ｂの出力信号は、Ｎチ
ャネルＭＯＳトランジスタＴr14 のゲートに入力され、
同トランジスタＴr14 のソースはグランドＧＮＤに接続
され、ドレインは前記トランジスタＴr9のゲートに接続
される。

【００３７】前記出力段１３を構成するトランジスタＴ
r8のソースは、電源Ｖccに接続され、ドレインは入出力
パッド１８に接続される。前記出力段１３を構成するト
ランジスタＴr9のソースは、グランドＧＮＤに接続さ
れ、ドレインは入出力パッド１８に接続される。

【００３８】また、入出力パッド１８は、入力バッファ
回路（図示しない）に接続され、外部から入力される入
力信号ＩＮは入出力パッド１８を介して入力バッファ回
路に入力される。

【００３９】次に、上記のように構成された出力回路の
動作を説明する。第一の選択制御信号ＡＯＣがＬレベル
となると、転送ゲート１４ａ〜１４ｃがオンされ、トラ
ンジスタＴr10 がオフされる。また、ＮＡＮＤ回路１６
ａ，１６ｂの出力信号はＨレベルとなり、ＮＯＲ回路１
７ａ，１７ｂの出力信号はＬレベルとなって、トランジ
スタＴr11 〜Ｔr14 はオフされる。

【００４０】すると、この状態ではデジタル入力信号Ｄ
in及び第二の選択制御信号ＩＯＣに関わらず、アナログ
駆動部１１が出力段１３に接続される。出力段１３のト
ランジスタＴr9はアナログ駆動部１１のバイアス回路に
より定電流駆動される。

【００４１】アナログ信号Ａinに基づいて、差動回路か
ら出力段１３のトランジスタＴr8のゲートに出力される
出力電圧が変動して、同トランジスタＴr8のドレイン電
流が変動する。そして、出力段１３の出力信号ＯＵＴが
差動回路に帰還される。

【００４２】このような動作により、アナログ信号Ａin
の電圧レベルが出力段１３から入出力パッド１８に出力
信号ＯＵＴとして出力されるので、この出力回路はアナ
ログ出力回路として動作する。

【００４３】第一の選択制御信号ＡＯＣがＨレベルとな
り、第二の選択制御信号ＩＯＣがＬレベルとなると、転
送ゲート１４ａ〜１４ｃはオフされ、トランジスタＴr1
0 がオンされる。

【００４４】すると、アナログ駆動部１１と出力回路１
３との接続が切り離され、トランジスタＴr3がオフされ
て、差動回路での電力消費が抑止される。ＮＡＮＤ回路
１６ａ，１６ｂは、Ｈレベルの第一の選択制御信号ＡＯ
Ｃでは、その出力信号が決定されない。ＮＯＲ回路１７
ａ，１７ｂは、インバータ回路１２ａのＬレベルの出力
信号では、その出力信号が決定されない。

【００４５】また、Ｌレベルの第二の選択制御信号ＩＯ
ＣではＮＯＲ回路１７ｃの出力信号は決定されず、イン
バータ回路１５ｃのＨレベルの出力信号では、ＮＡＮＤ
回路１６ｃの出力信号は決定されない。

【００４６】ここで、デジタル信号ＤinがＨレベルとな
ると、ＮＡＮＤ回路１６ｃの出力信号はＨレベルとな
り、ＮＯＲ回路１７ｃの出力信号はＨレベルとなる。す
ると、ＮＡＮＤ回路１６ａ，１６ｂの出力信号はＬレベ
ル、ＮＯＲ回路１７ａ，１７ｂの出力信号はＬレベルと
なる。

【００４７】この結果、トランジスタＴr11 , Ｔr13 は
オンされ、トランジスタＴr12 , Ｔr14 はオフされて、
トランジスタＴr8, Ｔr9のゲートレベルはともにＨレベ
ルとなる。

【００４８】従って、トランジスタＴr8がオフされると
ともに、トランジスタＴr9がオンされて、出力信号ＯＵ
ＴはＬレベルとなる。一方、デジタル信号ＤinがＬレベ
ルとなると、ＮＡＮＤ回路１６ｃの出力信号はＬレベル
となり、ＮＯＲ回路１７ｃの出力信号はＬレベルとな
る。すると、ＮＡＮＤ回路１６ａ，１６ｂの出力信号は
Ｈレベル、ＮＯＲ回路１７ａ，１７ｂの出力信号はＨレ
ベルとなる。

【００４９】この結果、トランジスタＴr11 , Ｔr13 は
オフされ、トランジスタＴr12 , Ｔr14 はオンされて、
トランジスタＴr8, Ｔr9のゲートレベルはともにＬレベ
ルとなる。

【００５０】従って、トランジスタＴr8がオンされると
ともに、トランジスタＴr9がオフされて、出力信号ＯＵ
ＴはＨレベルとなる。このような動作により、デジタル
信号Ｄinに基づいて、出力段１３からＨレベル若しくは
Ｌレベルのデジタル出力信号ＯＵＴが出力されるので、
この出力回路はデジタル出力回路として動作する。

【００５１】第一の選択制御信号ＡＯＣがＨレベルとな
り、第二の選択制御信号ＩＯＣがＨレベルとなると、転
送ゲート１４ａ〜１４ｃはオフされ、トランジスタＴr1
0 がオンされる。

【００５２】すると、アナログ駆動部１１と出力回路１
３との接続が切り離され、トランジスタＴr3がオフされ
て、差動回路での電力消費が抑止される。また、ＮＡＮ
Ｄ回路１６ｃの出力信号はＨレベル、ＮＯＲ回路１７ｃ
の出力信号はＬレベルとなる。

【００５３】すると、ＮＡＮＤ回路１６ａの出力信号は
ＬレベルとなってトランジスタＴr11 はオンされ、ＮＯ
Ｒ回路１７ａの出力信号はＬレベルとなってトランジス
タＴr12 はオフされる。

【００５４】ＮＡＮＤ回路１６ｂの出力信号はＨレベル
となってトランジスタＴr13 はオフされ、ＮＯＲ回路１
７ａの出力信号はＨレベルとなってトランジスタＴr14
はオンされる。

【００５５】この結果、出力段１３のトランジスタＴr8
のゲート電圧はＨレベル、トランジスタＴr9のゲート電
圧はＬレベルとなって、トランジスタＴr8，Ｔr9はとも
にオフされる。従って、出力段１３の出力信号ＯＵＴは
ハイインピーダンス状態となる。

【００５６】この状態では、外部から入出力パッド１８
を介して入力バッファ回路に入力信号ＩＮが入力可能な
状態となる。以上のようにこの出力回路では、第一及び
第二の選択制御信号に基づいて、共通の出力段１３をア
ナログ出力回路及びデジタル出力回路の出力段として動
作させることができる。

【００５７】サイズの大きなトランジスタＴr8，Ｔr9を
必要とする出力段１３をアナログ出力回路とデジタル出
力回路とで共通化し、一つのアナログ駆動部１１と、制
御部１２ａ及び出力段１３とで、アナログ／デジタル兼
用出力回路を構成することができる。

【００５８】従って、一つの入出力パッド１８に接続さ
れるアナログ出力回路及びデジタル出力回路の回路面積
を縮小することができる。 （第二の実施の形態）図３は、この発明を具体化した第
二の実施の形態を示す。この実施の形態は、制御部１２
ｂの構成が前記第一の実施の形態の制御部１２ａと異な
り、アナログ駆動部１１及び出力段１３の構成は、第一
の実施の形態と同様である。

【００５９】制御部１２ｂは、前記制御部１２ａからイ
ンバータ回路１５ｃとＮＡＮＤ回路１６ｃを除去し、Ｎ
ＡＮＤ回路１６ａ及びＮＯＲ回路１７ａの他方の入力端
子を電源Ｖccに接続したものである。

【００６０】このような出力回路では、第一の選択制御
信号ＡＯＣがＬレベルとなると、ＮＡＮＤ回路１６ａ，
１６ｂ及びＮＯＲ回路１７ａ，１７ｂは前記第一の実施
の形態と同様に動作し、アナログ出力回路として動作す
る。

【００６１】第一の選択制御信号ＡＯＣがＨレベルとな
り、第二の選択制御信号ＩＯＣがＬレベルとなると、Ｎ
ＡＮＤ回路１６ａ及びＮＯＲ回路１７ａの出力信号はＬ
レベルとなり、トランジスタＴr11 はオンされるととも
に、トランジスタＴr12 はオフされる。従って、出力段
１３のトランジスタＴr8はオンされる。

【００６２】また、ＮＡＮＤ回路１６ｂ及びＮＯＲ回路
１７ｂはデジタル信号Ｄinに基づいて第一の実施の形態
と同様に動作する。従って、この出力回路がデジタル出
力回路として動作するときは、出力段１３のプルアップ
側のトランジスタＴr8は常時オフされ、プルダウン側の
トランジスタＴr9だけがデジタル信号Ｄinに基づいてオ
ン・オフされるオープンドレイン型のデジタル出力回路
となる。

【００６３】また、第一及び第二の選択制御信号ＡＯ
Ｃ，ＩＯＣがともにＨレベルとなるときは、前記第一の
実施の形態と同様に出力段１３のトランジスタＴr8, Ｔ
r9がともにオフされて、出力信号ＯＵＴがハイインピー
ダンスとなり、入出力パッド１８から入力バッファ回路
に入力信号ＩＮを入力し得る状態となる。

【００６４】従って、この実施の形態では、前記第一の
実施の形態と同様な効果を得ることができるデジタル／
アナログ兼用型出力回路を、プルダウン側の出力トラン
ジスタをオープンドレイン型としたデジタル出力回路で
実現することができる。 （第三の実施の形態）図４は、この発明を具体化した第
三の実施の形態を示す。この実施の形態は、制御部１２
ｃの構成が前記第一の実施の形態の制御部１２ａと異な
り、アナログ駆動部１１及び出力段１３の構成は、第一
の実施の形態と同様である。

【００６５】制御部１２ｃは、前記制御部１２ａからＮ
ＯＲ回路１７ｃを除去し、ＮＡＮＤ回路１６ｂ及びＮＯ
Ｒ回路１７ｂの他方の入力端子をグランドＧＮＤに接続
したものである。

【００６６】このような出力回路では、第一の選択制御
信号ＡＯＣがＬレベルとなると、ＮＡＮＤ回路１６ａ，
１６ｂ及びＮＯＲ回路１７ａ，１７ｂは前記第一の実施
の形態と同様に動作し、アナログ出力回路として動作す
る。

【００６７】第一の選択制御信号ＡＯＣがＨレベルとな
り、第二の選択制御信号ＩＯＣがＬレベルとなると、Ｎ
ＡＮＤ回路１６ｂ及びＮＯＲ回路１７ｂの出力信号はＨ
レベルとなり、トランジスタＴr13 はオフされるととも
に、トランジスタＴr14 はオンされる。従って、出力段
１３のトランジスタＴr9はオフされる。

【００６８】また、ＮＡＮＤ回路１６ａ及びＮＯＲ回路
１７ａはデジタル信号Ｄinに基づいて第一の実施の形態
と同様に動作する。従って、この出力回路がデジタル出
力回路として動作するときは、出力段１３のプルダウン
側のトランジスタＴr9は常時オフされ、プルアップ側の
トランジスタＴr8だけがデジタル信号Ｄinに基づいてオ
ン・オフされるオープンドレイン型のデジタル出力回路
となる。

【００６９】また、第一及び第二の選択制御信号ＡＯ
Ｃ，ＩＯＣがともにＨレベルとなるときは、前記第一の
実施の形態と同様に出力段１３のトランジスタＴr8, Ｔ
r9がともにオフされて、出力信号ＯＵＴがハイインピー
ダンスとなり、入出力パッド１８から入力バッファ回路
に入力信号ＩＮを入力し得る状態となる。

【００７０】従って、この実施の形態では、前記第一の
実施の形態と同様な効果を得ることができるデジタル／
アナログ兼用型出力回路を、プルアップ側の出力トラン
ジスタをオープンドレイン型としたデジタル出力回路で
実現することができる。 （第四の実施の形態）図５は、この発明を具体化した第
四の実施の形態を示す。この実施の形態は、前記第一の
実施の形態にプルダウンバイアス回路１９を付加した構
成である。

【００７１】プルダウンバイアス回路１９は、前記第一
の選択制御信号ＡＯＣがＮＡＮＤ回路１６ｄの一方の入
力端子に入力され、そのＮＡＮＤ回路１６ｄの他方の入
力端子には、前記第二の選択制御信号ＩＯＣが入力され
る。

【００７２】前記ＮＡＮＤ回路１６ｄの出力信号は、転
送ゲート１４ｄのＰチャネル側ゲートに入力されるとと
もに、インバータ回路１５ｄを介して転送ゲート１４ｄ
のＮチャネル側ゲートに入力される。

【００７３】ＮチャネルＭＯＳトランジスタＴr15 ，Ｔ
r16 は、電源ＶccとグランドＧＮＤとの間に直列に接続
され、各トランジスタＴr15 ，Ｔr16 はゲートがそのド
レインに接続されて、常時オンされる。

【００７４】前記トランジスタＴr16 のドレイン電位で
あるノードＮ１は、前記転送ゲート１４ｄを介して出力
段１３のトランジスタＴr9のゲートに入力される。そし
て、ノードＮ１は、トランジスタＴr15 ，Ｔr16 のオン
抵抗比により、トランジスタＴr9を高抵抗状態でオンさ
せ得る電位となるように設定される。

【００７５】上記のように構成された出力回路は、第一
及び第二の選択制御信号ＡＯＣ，ＩＯＣのいずれかがＬ
レベルとなるときは、プルダウンバイアス回路１９の転
送ゲート１４ｄはオフされる。

【００７６】従って、この出力回路がアナログ出力回路
として動作するとき、及びデジタル出力回路として動作
するときは、前記第一の実施の形態と同様に動作する。
第一及び第二の選択制御信号ＡＯＣ，ＩＯＣがともにＨ
レベルとなると、プルダウンバイアス回路１９のＮＡＮ
Ｄ回路１６ｄの出力信号はＬレベルとなり、転送ゲート
１４ｄがオンされる。

【００７７】すると、出力段１３のトランジスタＴr9の
ゲートにノードＮ１が入力され、同トランジスタＴr9が
高抵抗状態でオンされる。従って、第一及び第二の選択
制御信号ＡＯＣ，ＩＯＣがともにＨレベルとなるとき、
すなわち、入力信号ＩＮが入出力パッド１８を介して入
力バッファ回路に入力されるとき、トランジスタＴr9は
プルダウン抵抗として動作する。

【００７８】従って、この実施の形態では、前記第一の
実施の形態と同様な出力回路として動作させることがで
きるとともに、入力信号ＩＮの入力動作時には、出力段
１３のトランジスタＴr9をプルダウン抵抗として動作さ
せることができる。 （第五の実施の形態）図６は、この発明を具体化した第
五の実施の形態を示す。この実施の形態は、前記第一の
実施の形態にプルアップバイアス回路２０を付加した構
成である。

【００７９】プルアップバイアス回路２０は、前記第一
の選択制御信号ＡＯＣがＮＡＮＤ回路１６ｅの一方の入
力端子に入力され、そのＮＡＮＤ回路１６ｅの他方の入
力端子には、前記第二の選択制御信号ＩＯＣが入力され
る。

【００８０】前記ＮＡＮＤ回路１６ｅの出力信号は、転
送ゲート１４ｅのＰチャネル側ゲートに入力されるとと
もに、インバータ回路１５ｅを介して転送ゲート１４ｅ
のＮチャネル側ゲートに入力される。

【００８１】ＰチャネルＭＯＳトランジスタＴr17 ，Ｔ
r18 は、電源ＶccとグランドＧＮＤとの間に直列に接続
され、各トランジスタＴr17 ，Ｔr18 はゲートがそのド
レインに接続されて、常時オンされる。

【００８２】前記トランジスタＴr18 のソース電位であ
るノードＮ２は、前記転送ゲート１４ｅを介して出力段
１３のトランジスタＴr8のゲートに入力される。そし
て、ノードＮ２は、トランジスタＴr17 ，Ｔr18 のオン
抵抗比により、トランジスタＴr8を高抵抗状態でオンさ
せ得る電位となるように設定される。

【００８３】上記のように構成された出力回路は、第一
及び第二の選択制御信号ＡＯＣ，ＩＯＣのいずれかがＬ
レベルとなるときは、プルアップバイアス回路２０の転
送ゲート１４ｅはオフされる。

【００８４】従って、この出力回路がアナログ出力回路
として動作するとき、及びデジタル出力回路として動作
するときは、前記第一の実施の形態と同様に動作する。
第一及び第二の選択制御信号ＡＯＣ，ＩＯＣがともにＨ
レベルとなると、プルアップバイアス回路２０のＮＡＮ
Ｄ回路１６ｅの出力信号はＬレベルとなり、転送ゲート
１４ｅがオンされる。

【００８５】すると、出力段１３のトランジスタＴr8の
ゲートにノードＮ２が入力され、同トランジスタＴr8が
高抵抗状態でオンされる。従って、第一及び第二の選択
制御信号ＡＯＣ，ＩＯＣがともにＨレベルとなるとき、
すなわち、入力信号ＩＮが入出力パッド１８を介して入
力バッファ回路に入力されるとき、トランジスタＴr8は
プルアップ抵抗として動作する。

【００８６】従って、この実施の形態では、前記第一の
実施の形態と同様な出力回路として動作させることがで
きるとともに、入力信号ＩＮの入力動作時には、出力段
１３のトランジスタＴr8をプルアップ抵抗として動作さ
せることができる。

【００８７】なお、前記各実施の形態では、出力段１３
をＣＭＯＳ構成としたが、ＮＭＯＳ構成としてもよい。
上記実施の形態から把握できる請求項以外の技術思想に
ついて、以下にその効果とともに記載する。 （１）多数の入出力パッドにアナログ出力回路と、デジ
タル出力回路と、入力回路とをそれぞれ接続し、前記ア
ナログ出力回路から入出力パッドを介してアナログ出力
信号を出力し、前記デジタル出力回路から入出力パッド
を介してデジタル出力信号を出力し、前記入出力パッド
から前記入力回路に入力信号を入力する半導体装置であ
って、前記アナログ出力回路及びデジタル出力回路を請
求項１の出力回路で構成した。各入出力パッドに接続さ
れる出力回路の面積を縮小することができる。 （２）請求項２において、出力段はＣＭＯＳ構成とし
た。アナログ駆動部により、アナログ出力信号を出力す
ることができ、デジタル信号に基づいてデジタル出力信
号を出力することができる。

【００８８】

【発明の効果】以上詳述したように、請求項１，２の発
明では、共通の入出力パッドからデジタル出力信号とア
ナログ出力信号とを出力可能としながら、回路面積の増
大を防止することができる。

【００８９】請求項３の発明では、アナログ駆動部の動
作により、ＣＭＯＳ構成の出力段からアナログ出力信号
を出力することができる。請求項４の発明では、オープ
ンドレインのデジタル信号出力回路を構成することがで
きる。請求項５の発明では、出力段の動作をオフさせる
ことで、入力信号が入力可能となる。

【００９０】請求項６の発明では、出力回路をプルダウ
ン抵抗、若しくはプルアップ抵抗として動作させること
ができる。

【図面の簡単な説明】

【図１】 本発明の原理説明図である。

【図２】 第一の実施の形態を示す回路図である。

【図３】 第二の実施の形態を示す回路図である。

【図４】 第三の実施の形態を示す回路図である。

【図５】 第四の実施の形態を示す回路図である。

【図６】 第五の実施の形態を示す回路図である。

【図７】 従来例を示すブロック図である。

【符号の説明】

１１ アナログ駆動部 １２ 選択制御部 １３ 出力段 １８ 入出力パッド Ａin アナログ入力信号 Ｄin デジタル出力信号 ＩＯＣ，ＡＯＣ 選択制御信号

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H03K 17/00 - 17/70 H03K 19/00 - 19/00 103 H03K 19/01 - 19/082 H03K 19/092 - 19/096 H03M 1/00 - 1/88

Claims (6)

(57)【特許請求の範囲】
1. 【請求項１】 入出力パッドと、 前記入出力パッドに信号を供給す る出力段と、前 記出力段を制御する選択制御部と、 前記選択制御部 にアナログ信号を供給するアナログ駆動
   部と、を備え、 前記選択制御部は、 選択制御信号に基づいて、アナログ
   出力信号又はデジタル出力信号の何れかを出力させるか
   或いは出力信号をハイインピーダンスの状態とするよう
   に前記出力段を制御することを特徴とする出力回路。
2. 【請求項２】 前記出力段は、プルダウン側トランジス
   タとプルアップ側トランジスタとを備えることを特徴と
   する請求項１記載の出力回路。
3. 【請求項３】 前記アナログ駆動部は、 前記プルダウン側トランジスタのゲートに定電圧を供給
   するバイアス回路と、 前記アナログ信号と前記出力段から出力される出力信号
   とに基づいて生成した信号を前記プルアップ側トランジ
   スタに供給する差動回路と、 を備えることを特徴とする請求項２記載の出力回路。
4. 【請求項４】 前記選択制御部は、前記出力段からデジ
   タル出力信号を出力させるときは、前記プルアップ側ト
   ランジスタ又は前記プルダウン側トランジスタの何れか
   をオフさせることを特徴とする請求項２又は３記載の出
   力回路。
5. 【請求項５】 前記選択制御部は、前記出力段の出力信
   号をハイインピーダンスの状態とするときは、前記プル
   アップ側トランジスタ及び前記プルダウン側トランジス
   タをオフさせることを特徴とする請求項２乃至４の何れ
   か一項記載の出力回路。
6. 【請求項６】 前記プルダウン側トランジスタを高抵抗
   状態でオンさせるプルダウンバイアス回路又は前記プル
   アップ側トランジスタを高抵抗状態でオンさせるプルア
   ップバイアス回路を前記入出力パッドに接続したことを
   特徴とする請求項２乃至５の何れか一項記載の出力回
   路。