JPH09246939A - 半導体回路 - Google Patents

Abstract

(57)【要約】 【課題】 端子選択信号により選択された端子からプル
アップ又はプルダウンを必要としない信号を入力し、同
時に他の端子からプルアップ又はプルダウンを必要とす
る信号を入力する半導体回路の提供。 【解決手段】 プルアップトランジスタ102 を介して電
源と連なる入力端子101は、入力端子101 に対応するス
イッチ選択レジスタ106 のビットが“Ｈ”であるときは
プルアップトランジスタ102 がオフ状態になってプルア
ップを禁止され、“Ｌ”であるときはプルアップ制御レ
ジスタ107 の値に応じてプルアップトランジスタ102 が
オン, オフされてプルアップを行うか否かを選択制御さ
れる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は端子のプルアップ又
はプルダウンを行うか否かを制御する半導体回路、特に
端子にアナログ信号及びデジタル信号を受入れうる半導
体回路に関する。

【０００２】

【従来の技術】半導体回路は製造コスト、実装基板の集
積度向上のために小さいことが望ましい。半導体回路の
入力端子数はその回路規模に直接的に関係するので、A/
D 変換器を有する半導体回路において一般に入力端子は
アナログ信号及びデジタル信号の両方の入力に兼用され
る。この様な半導体回路において入力端子をデジタル信
号の入力に使用する場合、入力端子のプルアップを行う
か否かを選択制御すべくなしてある。即ち前記入力端子
へ与えられる信号がＮチャネルトランジスタによって駆
動されている場合にはプルアップを行い、CMOSトランジ
スタによって駆動されている場合にはプルアップを行わ
ない。またアナログ信号の入力に使用する場合には、そ
の入力端子をプルアップすると信号を正常に受取ること
ができないのでプルアップは行わない。これらは入力端
子毎に用意した全てのプルアップトランジスタを１ビッ
トのレジスタの値によって一斉にオン／オフ制御すべく
なし、前記レジスタに値“Ｈ”／“Ｌ”を設定すること
により実現している。

【０００３】図３は従来のプルアップを行う半導体回路
の要部ブロック図である。図において301,311,312 は入
力端子である。入力端子301 はＰチャネルのプルアップ
トランジスタ302 を介して電源Ｖ_C と連なる。また入力
端子301 はＰチャネル及びＮチャネルのトランジスタを
並列してなる公知のアナログスイッチ303を介してA/D
変換器304 と連なり、さらにバッファアンプ305 とも接
続されている。アナログスイッチ303 はそのＰチャネル
及びＮチャネルのトランジスタのゲートにそれぞれ
“Ｌ”及び“Ｈ”レベルが与えられたときに導通する。
バッファアンプ305 はその入力信号を増幅し、これをこ
の半導体回路の図示しない処理部へ与える。入力端子31
1,312 においても前述と同様の回路を設けてある。半導
体回路の外部から設定することが可能な３ビットのスイ
ッチ選択レジスタ306 が設けてあって、その各ビットは
入力端子301,311,312 と接続された夫々のアナログスイ
ッチ303,303,303 のトランジスタのゲートと接続されて
いる。

【０００４】スイッチ選択レジスタ306 は各ビットの
“Ｈ”によってそのビットと接続したアナログスイッチ
を導通制御するものであって、その値はアナログ信号を
入力する端子を選択すべくいずれか１つのビットを
“Ｈ”、他のビットを“Ｌ”にしてある。

【０００５】さらに、半導体回路の外部から設定するこ
とが可能な１ビットのプルアップ制御レジスタ307 が設
けられており、このプルアップ制御レジスタ307 はイン
バータ309 の入力端子と接続されている。インバータ30
9 の出力端子はプルアップトランジスタ302,302,302 の
夫々のゲートと接続されている。

【０００６】前述の半導体回路にアナログ信号を入力す
る場合には、予めプルアップ制御レジスタ307 に“Ｌ”
を設定してプルアップトランジスタ302 をオフにしてお
き、信号を通過させるべきアナログスイッチ303 に対応
するスイッチ選択レジスタ306 のビット値を“Ｈ”にす
ることによりアナログ信号を入力すべき入力端子を選択
してその入力端子から入力される入力信号をA/D 変換器
304 に受取る。

【０００７】また、デジタル信号を入力する場合には、
その信号を駆動するトランジスタがＮチャネルトランジ
スタ又はCMOSトランジスタのいずれであるかに応じてプ
ルアップ制御レジスタ307 の値を“Ｈ”又は“Ｌ”の夫
々に設定してプルアップを行うか否かを選択する。プル
アップ制御レジスタ307 の値が“Ｈ”である場合は入力
端子301,311,312 をプルアップして、その入力信号はそ
れぞれのバッファアンプ305 により増幅されて図示しな
い処理部へ与えられる。“Ｌ”である場合は入力端子の
プルアップを行わず、その入力信号はそのままバッファ
アンプ305 により増幅されて図示しない処理部へ与えら
れる。前述の如く、全てのプルアップトランジスタのオ
ン／オフ制御に１ビットのレジスタを割当てることによ
り、全ての入力端子のプルアップを行うか否かを一括し
て制御するのである。

【０００８】

【発明が解決しようとする課題】さて、アナログ信号の
入力に必要な端子は１つであるので、アナログ信号と同
時に他の端子からデジタル信号を入力することができ
る。前述の従来の半導体回路において、CMOSトランジス
タにより駆動されるデジタル信号はアナログ信号と同じ
く入力端子のプルアップを行わないのでアナログ信号と
同時に入力することが可能である。しかしＮチャネルト
ランジスタにより駆動されるデジタル信号は入力端子の
プルアップを行う必要があるのでアナログ信号と同時に
入力することはできない。

【０００９】これを解決するためには、１つのプルアッ
プトランジスタにつき１つのレジスタを割当てることに
より、入力端子毎にプルアップを行うか否かを制御する
ことが考えられる。しかしこの場合、入力端子の数に相
応するビット数のレジスタを用意することになり、回路
規模の増大を招き、回路構成上好ましくない。本発明は
斯かる事情に鑑みてなされたものであって、アナログ信
号を入力する端子のプルアップトランジスタをオフに固
定することにより前記端子からプルアップ又はプルダウ
ンを必要としないアナログ信号及びCMOSトランジスタに
より駆動される信号を入力し、同時に他の端子からプル
アップ又はプルダウンを必要とするＮチャネルトランジ
スタ又はＰチャネルトランジスタにより駆動される信号
を入力する半導体回路を提供することを目的とする。

【００１０】

【課題を解決するための手段】第１発明に係る半導体回
路は、複数の端子を有し、レジスタに設定した値に応じ
て前記端子の電位を所定電位に引寄せるか否かを制御
し、また入力した端子選択信号に基づいて前記複数の端
子から一端子を選択することを可能になした半導体回路
において、前記端子選択信号により選択された端子の電
位を所定電位に引寄せることを禁止すべくなしたことを
特徴とする。

【００１１】第２発明に係る半導体回路は、デジタル信
号又はアナログ信号を選択的に与えうる複数の端子を有
し、レジスタに設定した値に応じて前記端子の電位を所
定電位に引寄せるか否かを制御し、また入力した端子選
択信号に基づいて前記複数の端子から一端子を選択する
ことを可能になした半導体回路において、前記端子選択
信号により選択された端子の電位を所定電位に引寄せる
ことを禁止すべくなしたことを特徴とする。

【００１２】第１, 第２発明の半導体回路は選択した端
子の電位を所定電位に引寄せることを禁止することによ
りアナログ信号及びデジタル信号を同時に入力する。

【００１３】第３発明に係る半導体回路は、デジタル信
号又はアナログ信号を選択的に与えうる複数の端子と、
前記端子及び所定電位と接続し、前記端子の電位を所定
電位に引寄せるか否かを制御する複数のトランジスタ
と、該トランジスタのオン／オフを制御する情報を記憶
する制御レジスタと、前記端子と夫々接続してある複数
のアナログスイッチと、該アナログスイッチを通過した
アナログの入力信号をＡ／Ｄ変換するＡ／Ｄ変換器と、
前記複数のアナログスイッチから、信号を通過させるア
ナログスイッチを選択する端子選択信号を記憶するスイ
ッチ選択レジスタとを有する半導体回路において、前記
スイッチ選択レジスタの値により選択されたアナログス
イッチと接続してある端子と接続されたトランジスタを
前記制御レジスタの値に関係なくオフにする論理を有す
る論理回路を備えることを特徴とする。

【００１４】この半導体回路は、選択した端子の電位を
所定電位へ引寄せることを禁止することにより、前記端
子からアナログ信号を入力し、同時に他の端子からデジ
タル信号を入力する。

【００１５】第４発明に係る半導体回路は、デジタル信
号又はアナログ信号を選択的に与えうる複数の端子と、
前記端子及び所定電位と接続し、前記端子の電位を所定
電位に引寄せるか否かを制御する複数のトランジスタ
と、該トランジスタのオン／オフを制御する情報を記憶
する制御レジスタと、前記端子と夫々接続してある複数
のアナログスイッチと、該アナログスイッチを通過した
アナログの入力信号をＡ／Ｄ変換するＡ／Ｄ変換器と、
前記複数のアナログスイッチから、信号を通過させるア
ナログスイッチを選択する端子選択信号を記憶するスイ
ッチ選択レジスタとを有する半導体回路において、選択
されたアナログスイッチと接続してある端子へ与えられ
る信号を所定電位へ引寄せるか否かを示す情報を記憶す
る信号種別レジスタと、該信号種別レジスタの値がアナ
ログ信号を表す場合は前記スイッチ選択レジスタの値に
より選択されたアナログスイッチと接続してある端子の
トランジスタを前記制御レジスタの値に関係なくオフに
する論理を有する論理回路を備えることを特徴とする。

【００１６】この半導体回路は、選択した端子の所定電
位への引寄せを他の端子とは独立して制御することによ
り、アナログ信号及びデジタル信号を同時に入力するだ
けでなく、全ての端子から同時にデジタル信号を入力す
る。

【００１７】

【発明の実施の形態】

実施の形態１.図１は、本発明に係るアナログ信号及び
デジタル信号を入力する半導体回路の要部ブロック図で
ある。図において101,111,112 は入力端子である。入力
端子101 はＰチャネルのプルアップトランジスタ102 を
介して電源Ｖ_C と連なる。また入力端子101 はＰチャネ
ル及びＮチャネルのトランジスタを並列接続してなる公
知のアナログスイッチ103 を介してA/D 変換器104 と連
なり、さらにバッファアンプ105 とも接続されている。
アナログスイッチ103 はそのＰチャネル及びＮチャネル
のトランジスタのゲートにそれぞれ“Ｌ”及び“Ｈ”レ
ベルが与えられたときに導通する。バッファアンプ105
はその入力信号を増幅し、これをこの半導体回路の図示
しないデジタル信号の処理部へ与える。入力端子111,11
2 においても前述したところと同様の回路を設けてあ
る。

【００１８】半導体回路の外部からその値を設定するこ
とが可能な３ビットのスイッチ選択レジスタ106 が設け
てあって、その各ビットは入力端子101,111,112 と接続
されたそれぞれのアナログスイッチ103,103,103 のＮチ
ャネルトランジスタのゲートと接続してある。また前記
各ビットはインバータ108 を介してアナログスイッチ10
3 それぞれのＰチャネルトランジスタのゲートに連な
る。またこの半導体回路の外部からその値を設定するこ
とが可能な１ビットのプルアップ制御レジスタ107 が設
けられており、このプルアップ制御レジスタ107 はNAND
回路109,109,109 それぞれの一の入力端子と接続されて
いる。NAND回路109,109,109 の他の入力端子はそれぞれ
に対応するインバータ108,108,108 の出力端子と接続さ
れており、NAND回路109,109,109 の出力端子はそれぞれ
に対応するプルアップトランジスタ102,102,102 のゲー
トと接続されている。

【００１９】前述の半導体回路においてスイッチ選択レ
ジスタ106 の値は入力端子毎に対応付けたビットの
“Ｈ”によって入力端子を規定するものであって、アナ
ログ信号を入力する端子に対応するビットが“Ｈ”で他
のビットは“Ｌ”である。またプルアップ制御レジスタ
107 の値はプルアップトランジスタ102 のオン及びオフ
の制御をそれぞれ“Ｈ”及び“Ｌ”によって規定する。

【００２０】入力端子101 からアナログ信号を入力し、
入力端子111,112 からデジタル信号を入力する場合、ス
イッチ選択レジスタ106 の３ビットのうち入力端子101
のアナログスイッチ103 に対応するビットのみ“Ｈ”に
し、他のビットは“Ｌ”にしておく。これにより入力端
子101 のアナログスイッチ103 だけが導通される。また
インバータ108 の入力信号“Ｈ”は反転されて“Ｌ”に
なり、これはNAND回路109 の一の入力端子へ与えられ
る。従ってNAND回路109 の出力信号はその他の入力端子
へ与えられる信号に関係なく“Ｈ”になり、入力端子10
1 のプルアップトランジスタ102 は常にオフ状態に保持
される。これにより入力端子101 はプルアップされず、
その入力信号はアナログスイッチ103 を介してA/D 変換
器104 へ与えられる。

【００２１】一方、入力端子111,112 のアナログスイッ
チ103,103 のそれぞれに対応するスイッチ選択レジスタ
106 のビット値はいずれも“Ｌ”であるので、アナログ
スイッチ103,103 は導通しない。またインバータ108,10
8 の入力信号が“Ｌ”であり、NAND回路109,109 の一の
入力端子へは“Ｈ”が与えられるのでNAND海路109,109
の出力信号はプルアップ制御レジスタ107 の値が“Ｈ”
である場合は“Ｌ”となり、プルアップ制御レジスタ10
7 の値が“Ｌ”である場合は“Ｈ”となる。従って、入
力端子111,112 それぞれのプルアップトランジスタ102,
102 はプルアップ制御レジスタ107 の値が“Ｈ”である
ときにオン状態になり、入力端子111,112 はプルアップ
されてその入力信号はそれぞれのバッファアンプ105 に
より増幅されて図示しないデジタル信号の処理部へ与え
られる。

【００２２】また、プルアップ制御レジスタ107 のビッ
ト値が“Ｌ”であるときにプルアップトランジスタ102,
102 はオフ状態になって入力端子111,112 はプルアップ
されず、その入力信号はそれぞれのバッファアンプ105
により増幅されて図示しないデジタル信号の処理部へ与
えられる。即ち、アナログ信号及びデジタル信号を同時
に入力する場合はアナログ信号を入力する入力端子に対
応するスイッチ選択レジスタ106 のビットを“Ｈ”にす
ることにより、プルアップ制御レジスタ107 の値に関係
なく、その入力端子のプルアップを禁止される。

【００２３】そしてこのときスイッチ選択レジスタ106
の他のビットは“Ｌ”になっているので、その各ビット
に対応する入力端子のプルアップを行うか否かはプルア
ップ制御レジスタ107 の値に応じて選択制御される。従
ってアナログ信号及びデジタル信号を同時に入力し、さ
らにデジタル信号を入力する端子のプルアップを行うか
否かを制御できるのである。

【００２４】なお、実施の形態として入力端子のプルア
ップを行う半導体回路について述べてきたが、入力端子
をプルダウントランジスタを介して接地電位と連ね、こ
のプルダウントランジスタのオン／オフ制御により前記
入力端子のプルダウンを行うか否かを制御してＰチャネ
ルトランジスタによって駆動される信号を入力する半導
体回路においても前述と同様に実施することが可能であ
ることはいうまでもない。

【００２５】実施の形態２.図１の半導体回路において
スイッチ選択レジスタ106 の値はスイッチを択一選択す
べくいずれか１つのビットを必ず“Ｈ”にし、他のビッ
トは“Ｌ”にしてある。そしてスイッチ選択レジスタ10
6 の“Ｈ”であるビットに対応する入力端子のプルアッ
プを禁止すべくなしてある。従ってスイッチ選択レジス
タ106 の“Ｈ”のビットに対応する入力端子からCMOSト
ランジスタにより駆動されるデジタル信号又はアナログ
信号を入力する場合には問題は生じないが、Ｎチャネル
トランジスタにより駆動されるデジタル信号を入力する
場合にこの端子のプルアップができないという問題があ
る。

【００２６】図２は図１の半導体回路にこのスイッチ選
択レジスタ106 のビット値“Ｈ”に対応する入力端子へ
与えられる信号がデジタル信号又はアナログ信号である
かを示す１ビットのレジスタを新たに設けることによ
り、前記入力端子のプルアップに対応させ、前記入力端
子からアナログ信号又はCMOSトランジスタにより駆動さ
れるデジタル信号並びにＮチャネルトランジスタにより
駆動されるデジタル信号を入力することを可能にした半
導体回路の要部ブロック図である。

【００２７】図において201,211,212 は入力端子であ
る。入力端子201 はＰチャネルのプルアップトランジス
タ102 を介して電源Ｖ_C と連なる。また入力端子201 は
Ｐチャネル及びＮチャネルのトランジスタを並列接続し
てなる公知のアナログスイッチ103 を介してA/D 変換器
104 と連なり、さらにバッファアンプ105 とも接続され
ている。アナログスイッチ103 はそのＰチャネル及びＮ
チャネルのトランジスタのゲートにそれぞれ“Ｌ”及び
“Ｈ”レベルが与えられたときに導通する。バッファア
ンプ105 はその入力信号を増幅し、これをこの半導体回
路の図示しないデジタル信号の処理部へ与える。

【００２８】入力端子211,212 においても前述したとこ
ろと同様の回路を設けてある。半導体回路の外部からそ
の値を設定することが可能な１ビットの信号種別レジス
タ215 が設けてあって、これはNAND回路216,216,216 そ
れぞれの一の入力端子と接続されている。同様に半導体
回路の外部からその値を設定することが可能な３ビット
のスイッチ選択レジスタ106 が設けてあって、その各ビ
ットは入力端子201,211,212 のそれぞれと連なるNAND回
路216,216,216 の他の入力端子と接続されている。NAND
回路216 それぞれの出力端子はNAND回路217,217,217 の
一の入力端子と接続されている。半導体回路の外部から
その値を設定することが可能な１ビットのプルアップ制
御レジスタ107 が設けてあって、これはNAND回路217 そ
れぞれの他の入力端子と接続されている。NAND回路217
それぞれの出力端子はプルアップトランジスタ102,102,
102 のゲートと接続されている。

【００２９】さらに、スイッチ選択レジスタ106 の前記
各ビットはアナログスイッチ103,103,103 のＮチャネル
トランジスタのゲートと接続してある。また、スイッチ
選択レジスタ106 の前記各ビットはインバータ108 を介
してアナログスイッチ103 のＰチャネルトランジスタの
ゲートに連なる。

【００３０】前述の半導体回路において、図１と同様の
スイッチ選択レジスタ106 の値は入力端子毎に対応付け
たビットの“Ｈ”によって入力端子を規定するものであ
って、アナログ信号を入力する端子に対応するビットが
“Ｈ”で他のビットは“Ｌ”である。また図１と同様の
プルアップ制御レジスタ107 の値はプルアップトランジ
スタ102 のオン及びオフ制御をそれぞれ“Ｈ”及び
“Ｌ”によって規定する。

【００３１】また、信号種別レジスタ215 はスイッチ選
択レジスタ106 の値によって選択された入力端子をプル
アップするか否かを規定する値を設定するものであっ
て、“Ｈ”でプルアップしないことを規定し、“Ｌ”で
プルアップ制御レジスタ107 の値に応じてプルアップを
行うか否かを選択することを規定する。

【００３２】入力端子201 からアナログ信号を入力し、
入力端子211,212 からデジタル信号を入力する場合、ス
イッチ選択レジスタ106 の３ビットのうち入力端子201
のアナログスイッチ103 に対応するビットのみ“Ｈ”に
し、他のビットは“Ｌ”にしておく。また、信号種別レ
ジスタ215 には“Ｈ”を設定しておく。これにより入力
端子201 のアナログスイッチ103 だけが導通され、また
入力端子201 に連なるNAND回路216 の出力信号“Ｌ”が
NAND回路217 の一の入力端子へ与えられる。従ってNAND
回路217 の出力信号は他の入力端子へ与えられる信号に
関係なく“Ｈ”になり、入力端子201 のプルアップトラ
ンジスタ102 は常にオフ状態に保持される。これにより
入力端子201 はプルアップされず、その入力信号はアナ
ログスイッチ103 を介してA/D 変換器104 へ与えられ
る。

【００３３】一方、入力端子211,212 のアナログスイッ
チ103,103 のそれぞれに対応するスイッチ選択レジスタ
106 のビット値はいずれも“Ｌ”であるのでアナログス
イッチ103,103 は導通しない。また、NAND回路216,216
の一の入力端子に与えられているスイッチ選択レジスタ
106 の値が“Ｌ”であるのでその出力信号は他の入力端
子へ与えられる信号に関係なく“Ｈ”になり、これがNA
ND回路217,217 の一の入力端子へ与えられる。

【００３４】従って、プルアップ制御レジスタ107 の値
が“Ｈ”である場合にNAND回路217,217 の出力信号は
“Ｌ”となってプルアップトランジスタ102,102 はオン
状態になる。またプルアップ制御レジスタ107 の値が
“Ｌ”である場合にNAND回路217,217 の出力信号は
“Ｈ”となってプルアップトランジスタ102,102 はオフ
状態になる。

【００３５】即ちＮチャネルトランジスタにより駆動さ
れるデジタル信号を入力するときはプルアップ制御レジ
スタ107 に“Ｈ”を設定しておくことによって入力端子
211,212 はプルアップされてその入力信号は、それぞれ
のバッファアンプ105 により増幅されて、図示しないデ
ジタル信号の処理部へ与えられる。また、CMOSトランジ
スタにより駆動されるデジタル信号を入力するときはプ
ルアップ制御レジスタ107 に“Ｌ”を設定しておくこと
によって入力端子211,212はプルアップされず、その入
力信号はそれぞれのバッファアンプ105 により増幅され
て図示しないデジタル信号の処理部へ与えられる。

【００３６】さて、前述の半導体回路において全ての入
力端子をプルアップする場合には信号種別レジスタ215
に“Ｌ”、プルアップ制御レジスタ107 に“Ｈ”を設定
しておく。これにより入力端子201,211,212 のそれぞれ
に連なるNAND回路216,216,216 の一の入力端子へ“Ｌ”
が与えられ、NAND回路216 それぞれの出力信号は他の入
力端子へ与えられる信号に関係なく“Ｈ”になる。従っ
てNAND回路217 それぞれの２つの入力端子にはいずれに
も“Ｈ”が与えられ、NAND回路217 それぞれの出力信号
は“Ｌ”となるのでプルアップトランジスタ102,102,10
2 はオン状態になり、入力端子201,211 及び212 はプル
アップされてその入力信号はバッファアンプ105 により
増幅されて図示しないデジタル信号の処理部へ与えられ
る。

【００３７】また、信号種別レジスタ215 に“Ｌ”、プ
ルアップ制御レジスタ107 に“Ｌ”を設定することによ
って、NAND回路217 それぞれの出力信号は“Ｈ”となる
のでプルアップトランジスタ102,102,102 はオフ状態に
なり、入力端子201,211 及び212 はプルアップされず、
その入力信号はバッファアンプ105 により増幅されて図
示しないデジタル信号の処理部へ与えられる。即ち、信
号種別レジスタ215 の値を“Ｌ”にすることによりスイ
ッチ選択レジスタ106 によるプルアップの禁止制御を無
効にし、プルアップ制御レジスタ107 の値に応じて全て
の入力端子のプルアップを行うか否かを一括して制御す
るのである。

【００３８】なお、実施の形態として入力端子のプルア
ップを行う半導体回路について述べてきたが、入力端子
をプルダウントランジスタを介して接地電位と連ね、こ
のプルダウントランジスタのオン／オフ制御により前記
入力端子のプルダウンを行うか否かを制御してＰチャネ
ルトランジスタによって駆動される信号を入力する半導
体回路においても前述と同様に実施することが可能であ
ることはいうまでもない。

【００３９】

【発明の効果】以上のように、本発明によればデジタル
信号を入力するために端子を所定電位に引寄せることを
指定したとき、端子選択信号により選択された端子を前
記所定電位に引寄せることを禁止することによって前記
端子をアナログ信号又はCMOSトランジスタにより駆動さ
れるデジタル信号の入力に使用することが可能な半導体
回路を提供することができる。

【００４０】また全ての端子のプルアップ又はプルダウ
ンを行うことを指定したとき、端子選択信号により選択
された端子のプルアップ又はプルダウンを禁止すること
によって、前記端子からアナログ信号又はCMOSトランジ
スタにより駆動されるデジタル信号を入力し、同時に他
の端子からＮチャネルトランジスタ又はＰチャネルトラ
ンジスタにより駆動されるデジタル信号を入力すること
ができる半導体回路を提供することができる。

【００４１】更にまた図１の半導体回路において端子選
択信号により選択された端子のプルアップ又はプルダウ
ンを行うか否かを選択制御することによって前記端子か
らアナログ信号又はCMOSトランジスタにより駆動される
デジタル信号な並びにＮチャネルトランジスタ又はＰチ
ャネルトランジスタにより駆動されるデジタル信号を入
力することが可能な半導体回路を提供することができ
る。

【図面の簡単な説明】

【図１】 本発明に係る半導体回路の要部ブロック図で
ある。

【図２】 本発明に係る半導体回路の要部ブロック図で
ある。

【図３】 従来の半導体回路の要部ブロック図である。

【符号の説明】

101,111,112,201,211,212 入力端子、102 プルアップト
ランジスタ、103 アナログスイッチ、105 バッファアン
プ、106 スイッチ選択レジスタ、107 プルアップ制御レ
ジスタ、108 インバータ、109,216,217 NAND回路、215
信号種別レジスタ。

Claims (4)

【特許請求の範囲】
1. 【請求項１】 複数の端子を有し、レジスタに設定した
   値に応じて前記端子の電位を所定電位に引寄せるか否か
   を制御し、また入力した端子選択信号に基づいて前記複
   数の端子から一端子を選択することを可能になした半導
   体回路において、前記端子選択信号により選択された端
   子の電位を所定電位に引寄せることを禁止すべくなした
   ことを特徴とする半導体回路。
2. 【請求項２】 デジタル信号又はアナログ信号を選択的
   に与えうる複数の端子を有し、レジスタに設定した値に
   応じて前記端子の電位を所定電位に引寄せるか否かを制
   御し、また入力した端子選択信号に基づいて前記複数の
   端子から一端子を選択することを可能になした半導体回
   路において、前記端子選択信号により選択された端子の
   電位を所定電位に引寄せることを禁止すべくなしたこと
   を特徴とする半導体回路。
3. 【請求項３】 デジタル信号又はアナログ信号を選択的
   に与えうる複数の端子と、前記端子及び所定電位と接続
   し、前記端子の電位を所定電位に引寄せるか否かを制御
   する複数のトランジスタと、該トランジスタのオン／オ
   フを制御する情報を記憶する制御レジスタと、前記端子
   と夫々接続してある複数のアナログスイッチと、該アナ
   ログスイッチを通過したアナログの入力信号をＡ／Ｄ変
   換するＡ／Ｄ変換器と、前記複数のアナログスイッチか
   ら、信号を通過させるアナログスイッチを選択する端子
   選択信号を記憶するスイッチ選択レジスタとを有する半
   導体回路において、前記スイッチ選択レジスタの値によ
   り選択されたアナログスイッチと接続してある端子と接
   続されたトランジスタを前記制御レジスタの値に関係な
   くオフにする論理を有する論理回路を備えることを特徴
   とする半導体回路。
4. 【請求項４】 デジタル信号又はアナログ信号を選択的
   に与えうる複数の端子と、前記端子及び所定電位と接続
   し、前記端子の電位を所定電位に引寄せるか否かを制御
   する複数のトランジスタと、該トランジスタのオン／オ
   フを制御する情報を記憶する制御レジスタと、前記端子
   と夫々接続してある複数のアナログスイッチと、該アナ
   ログスイッチを通過したアナログの入力信号をＡ／Ｄ変
   換するＡ／Ｄ変換器と、前記複数のアナログスイッチか
   ら、信号を通過させるアナログスイッチを選択する端子
   選択信号を記憶するスイッチ選択レジスタとを有する半
   導体回路において、選択されたアナログスイッチと接続
   してある端子へ与えられる信号を所定電位へ引寄せるか
   否かを示す情報を記憶する信号種別レジスタと、該信号
   種別レジスタの値がアナログ信号を表す場合は前記スイ
   ッチ選択レジスタの値により選択されたアナログスイッ
   チと接続してある端子のトランジスタを前記制御レジス
   タの値に関係なくオフにする論理を有する論理回路を備
   えることを特徴とする半導体回路。