JPH1022813A - レベルシフト回路および該レベルシフト回路を用いたデコーダ回路 - Google Patents

Abstract

(57)【要約】 【課題】 入力されたディジタル信号の電圧を増大さ
せ、なおかつデコードを行う駆動回路を構成する場合、
部品点数を大幅に減少させることができるレベルシフト
回路を提供すること。 【解決手段】 セット端子ＳＥＴに「１」、非セット端
子＊ＳＥＴに「０」が供給された場合、ディジタルデー
タＤ0〜Ｄ5に関係なく出力端子ＯＵＴが接地電位とな
り、セット端子ＳＥＴに「０」、非セット端子＊ＳＥＴ
に「１」が供給され、かつ、ディジタルデータＤ0〜Ｄ5
が全て「１」であった場合のみ出力端子ＯＵＴに電圧Ｖ
DDH が出力される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、電圧を変換する
レベルシフト回路に係わり、特に液晶表示器の駆動回路
に用いて好適なレベルシフト回路および該レベルシフト
回路を用いたデコーダ回路に関する。

【０００２】

【従来の技術】一般に、液晶ディスプレイの駆動回路
は、入力される階調制御データをデコードし、その結果
に従って選択される階調電圧を液晶分子に印加すること
によって階調制御を行っている。また、入力された階調
制御データに基づく階調電圧の選択は、デコーダ回路を
用いて行われている。通常、この種のデコーダ回路で
は、主に液晶ディスプレイの表示速度を向上させる目的
で、出力側におけるディジタル信号のハイレベルの電圧
を入力側のそれよりも昇圧して出力している。

【０００３】従来より、上述した昇圧はレベルシフト回
路用いて行われている。ここで、図７に従来のレベルシ
フト回路の構成を示す。この図に示すレベルシフト回路
４０は、入力されたディジタル信号ＩＮと、その反転信
号＊ＩＮを接地電位（以下、「０」という）と電圧ＶDD
H （以下、「１」(H) という）によって表されるＶDDH
系のディジタル信号にレベルシフトして出力する。ここ
で、入力ディジタル信号ＩＮは、接地電位（以下、
「０」という）と電圧ＶDDL （以下、「１」(L) とい
う）とによって表されるＶDDL 系のディジタル信号と
し、電圧ＶDDH ＞電圧ＶDDL なる関係があるものとす
る。

【０００４】図７において、Ｎチャネル電界効果トラン
ジスタ（以下、ＮｃｈＦＥＴという）４１，４２のゲー
トＧには、それぞれ入力ディジタル信号ＩＮと、反転入
力ディジタル信号＊ＩＮとが入力されていおり、各々の
ソースＳは接地されている。また、ＮｃｈＦＥＴ４１の
ドレインＤはＰチャネル電界効果トランジスタ（以下、
ＰｃｈＦＥＴという）４３のドレインＤおよびＰｃｈＦ
ＥＴ４４のゲートＧと接続されている。さらに、この接
続点からは反転出力信号＊ＯＵＴが出力される。また、
ＮｃｈＦＥＴ４２のドレインＤはＰｃｈＦＥＴ４４のド
レインＤおよびＰｃｈＦＥＴ４３のゲートＧと接続され
ている。さらに、この接続点からは出力信号ＯＵＴが出
力される。

【０００５】そして、ＰｃｈＦＥＴ４３のソースＳはＰ
ｃｈＦＥＴ４５のドレインＤと、ＰｃｈＦＥＴ４４のソ
ースＳはＰｃｈＦＥＴ４６のドレインＤとそれぞれ接続
されている。ＰｃｈＦＥＴ４５，４６のソースＳには電
圧ＶDDH が印加され、ＰｃｈＦＥＴ４５のゲートＧに
は、ＮｃｈＦＥＴ４１と同様、入力ディジタル信号ＩＮ
が入力されている。また、ＰｃｈＦＥＴ４６のゲートＧ
にはＮｃｈＦＥＴ４２と同様、入力ディジタル信号ＩＮ
が入力されている。

【０００６】次に上述したレベルシフト回路４０の動作
について説明する。まず、入力ディジタル信号ＩＮが
「１」(L) だった場合、ＮｃｈＦＥＴ４１とＰｃｈＦＥ
Ｔ４５の各ゲートＧに「１」(L) が入力され、ＮｃｈＦ
ＥＴ４２とＰｃｈＦＥＴ４６の各ゲートＧには「０」が
入力されるので、ＮｃｈＦＥＴ４２とＰｃｈＦＥＴ４５
はＯＦＦとなり、ＮｃｈＦＥＴ４１とＰｃｈＦＥＴ４６
はＯＮとなる。よって、出力信号＊ＯＵＴが「０」にな
ると共に、ＰｃｈＦＥＴ４４のゲートＧに「０」が入力
され、ＰｃｈＦＥＴ４４はＯＮになる。これにより、Ｐ
ｃｈＦＥＴ４６がＯＮ、ＮｃｈＦＥＴ４２がＯＦＦにな
っていることから、出力信号ＯＵＴは、「１」(H) にな
る。この時、ＰｃｈＦＥＴ４３のゲートＧには、「１」
(H) が供給されるので、ＰｃｈＦＥＴ４３はＯＦＦとな
る。

【０００７】次に、入力ディジタル信号ＩＮが「０」だ
った場合、ＮｃｈＦＥＴ４１とＰｃｈＦＥＴ４５の各ゲ
ートＧに「０」が入力され、ＮｃｈＦＥＴ４２とＰｃｈ
ＦＥＴ４６の各ゲートＧには「１」(L) が入力されるの
で、ＮｃｈＦＥＴ４２とＰｃｈＦＥＴ４５はＯＮとな
り、ＮｃｈＦＥＴ４１とＰｃｈＦＥＴ４６はＯＦＦとな
る。よって、出力信号ＯＵＴが「０」になると共に、Ｐ
ｃｈＦＥＴ４３のゲートＧに「０」が入力され、Ｐｃｈ
ＦＥＴ４３がＯＮになると、ＰｃｈＦＥＴ４５がＯＮ、
ＮｃｈＦＥＴ４１がＯＦＦになっていることから、反転
出力信号＊ＯＵＴは、「１」(H) になる。この時、Ｐｃ
ｈＦＥＴ４４のゲートＧには、「１」(H) が供給される
ので、ＰｃｈＦＥＴ４４はＯＦＦとなる。

【０００８】このように、図７に示すレベルシフト回路
では、入力されたＶDDL 系のディジタル信号ＩＮ，＊Ｉ
ＮをそれぞれＶDDH 系のディジタル信号にレベルシフト
し、出力信号ＯＵＴと反転出力信号＊ＯＵＴを出力す
る。

【０００９】次に上述した従来のレベルシフト回路を用
いて６ビット−６４出力デコーダ回路を構成した場合に
ついて図８を参照して説明する。この図において、５０
−1 〜５０−6 は、それぞれ図７に示したレベルシフト
回路である。また、５２−1 〜５２−64は、ＶDDH 系の
ディジタル信号で作動する６入力のＮＡＮＤゲートであ
り、図中では省略されているが、実際には６４個の６入
力ＮＡＮＤゲートが、レベルシフト回路５０−1 〜５０
−6 の各出力端子と接続されている。

【００１０】ここで、ＮＡＮＤゲートの各入力端子に
は、各々のＮＡＮＤゲートによってデコードされるべき
ディジタルデータの値がレベルシフト回路５０−1 〜５
０−6に入力された時、全ての入力端子に「１」(H) が
入力されるように各ビットに対応するレベルシフト回路
５０−1 〜５０−6 の出力信号ＯＵＴまたは反転出力信
号＊ＯＵＴが入力されている。

【００１１】例えば、ＮＡＮＤゲート５２−2 （ＯＵＴ
２を出力するＮＡＮＤゲート）は１０進数で１をデコー
ドするＮＡＮＤゲートであり、このＮＡＮＤゲートの各
入力端子には、レベルシフト回路５０−2 の出力信号Ｏ
ＵＴと、レベルシフト回路５０−1 ，５０−3 〜５０−
6 の各反転出力信号＊ＯＵＴがそれぞれ入力される。し
たがって、１０進数で１、すなわちディジタルデータＤ
0〜Ｄ5が「０００００１」の時、上記ＮＡＮＤゲート５
２−2 への入力信号は全て「１」(H) となり、「０」を
出力する。このように、６４個のＮＡＮＤゲートはそれ
ぞれがデコードすべき値に応じてレベルシフト回路５０
−1 〜５０−6 の各出力信号ＯＵＴまたは反転出力信号
＊ＯＵＴが入力されている。

【００１２】図８に示すように回路を構成した場合、レ
ベルシフト回路５０−1 〜５０−6に入力される６ビッ
トのディジタルデータＤ0〜Ｄ5に応じて６４個のＮＡＮ
Ｄゲートのうち、常にいずれか１つのみのＮＡＮＤゲー
トから「０」が出力される。すなわち、上述した構成の
回路によって、ディジタルデータＤ0〜Ｄ5はデコードさ
れ、そのデコード結果は負論理で出力される。そして、
このデコード結果に基づいて６４種類の階調電圧から１
つを選択し、その階調電圧を液晶セルに印加することに
より、６４階調の階調制御が可能となる。

【００１３】

【発明が解決しようとする課題】ところで、今日、液晶
表示装置の小型化は強く望まれるところであり、その一
環として液晶駆動回路をＬＳＩ化する際、ＬＳＩチップ
の面積を縮小するために、液晶駆動回路を構成するＦＥ
Ｔの数を極力削減する努力が行われている。ＦＥＴ数の
削減は、ＬＳＩチップの面積の縮小の留まらず、消費電
力を低く抑えることになり、現在、一般に広く普及して
いるノート型パーソナルコンピュータ等、携帯用の電子
機器にとって非常に有利となる。ＬＳＩチップの製造面
においては、その製造工程が簡易となり、歩留まりを向
上させることができるといった派生的な効果も十分期待
できる。

【００１４】以上の理由から、今日、液晶駆動回路を設
計するに当たり、使用するＦＥＴ数をいかに少なくする
かが重要な課題の１つになっている。これを実現するた
めに、例えばデコーダ回路やレベルシフト回路等、１つ
の回路を如何に少ないＦＥＴで構成するか、あるいは、
１つの回路に如何に多くの機能を盛り込むかが決め手と
なる。このような観点から図７に示すレベルシフト回路
４０と図８に示すデコーダ回路を見た場合、レベルシフ
ト回路４０は単に入力されたディジタル信号をレベルシ
フトするという機能を有しておらず、また、図８に示す
デコーダ回路を用いて階調制御を行う場合、膨大なＦＥ
Ｔが必要になってくるといえる。

【００１５】例えば、図８に示すデコーダ回路の場合、
インバータを２個のＦＥＴで構成し、６入力のＮＡＮＤ
ゲートを１２個のＦＥＴで構成し、レベルシフト回路を
６個のＦＥＴで構成したとすると、全ＦＥＴの数は合計
で、２（インバータ）×６＋１２（ＮＡＮＤゲート）×
６４＋６（レベルシフト回路）×６＝８１６個にもな
る。

【００１６】この発明は、このような事情に鑑みてなさ
れたものであり、より少ないＦＥＴ数で構成された複数
機能を有するレベルシフト回路と、該レベルシフト回路
を用いたデコード回路を提供することを目的としてい
る。

【００１７】

【課題を解決するための手段】請求項１に記載の発明
は、第１レベルのデジタル信号が印加される複数の入力
端子と、前記入力端子へ印加されたデジタル信号の論理
積をとるアンド回路と、前記アンド回路の出力に対応す
る信号であって、前記第１レベルより高い第２レベルの
信号を形成し、出力端子へ出力するレベル変換回路と、
前記出力端子を強制的に電源の一方の電位に接続するス
イッチ手段と、前記スイッチ手段をオン・オフ制御する
信号が印加されるセット端子とを具備してなるレベルシ
フト回路である。

【００１８】請求項２に記載の発明は、請求項１記載の
レベルシフト回路において、前記アンド回路は直列に接
続された複数の電界効果トランジスタから構成され、各
電界効果トランジスタのゲートが各々前記複数の入力端
子に接続されていることを特徴とする。

【００１９】請求項３に記載の発明は、複数の請求項１
に記載のレベルシフト回路と、該レベルシフト回路の入
力端子数と同じビット数のディジタルデータが入力され
る複数の信号入力線と、該ディジタルデータの各ビット
の論理をそれぞれ反転する複数の論理反転手段とを具備
してなり、前記各レベルシフト回路の各入力端子は、前
記ディジタルデータが各レベルシフト回路毎に予め指定
されている値になった時、該各レベルシフト回路内のア
ンド回路による論理積の結果がそれぞれ真となるよう、
適宜前記信号入力線または論理反転手段と接続されてい
ることを特徴とするデコーダ回路である。

【００２０】

【発明の実施の形態】以下、図面を参照して、この発明
の実施形態について説明する。図１において、１は本実
施形態におけるレベルシフト回路である。このレベルシ
フト回路１において、２，３はＰｃｈＦＥＴであり、ゲ
ートＧに「０」が供給されるとＯＮとなり、「１」(H)
が供給されるとＯＦＦになる。また、ＰｃｈＦＥＴ２，
３のソースＳにはそれぞれ電圧ＶDDH が印加されてお
り、ＰｃｈＦＥＴ２のゲートＧは、ＰｃｈＦＥＴ３のド
レインＤに、ＰｃｈＦＥＴ３のゲートＧは、ＰｃｈＦＥ
Ｔ２のドレインＤにそれぞれ接続されている。

【００２１】４はＮｃｈＦＥＴであり、ゲートＧに
「１」(H) が供給されるとＯＮとなり、「０」が供給さ
れるとＯＦＦになる。また、ＮｃｈＦＥＴ４のソースＳ
は接地され、ドレインＤはＰｃｈＦＥＴ２のドレインＤ
と、ゲートＧはＰｃｈＦＥＴ３のドレインＤとそれぞれ
接続されている。

【００２２】５〜１２は、それぞれゲートＧに「１」
(L) が供給されるとＯＮになり、「１」(L) が供給され
るとＯＦＦになるＮチャネルのＦＥＴである。ＮｃｈＦ
ＥＴ５のソースＳは接地され、ドレインＤはＰｃｈＦＥ
Ｔ３のドレインＤと接続されている。また、ゲートＧに
は、レベルシフト回路１の出力端子ＯＵＴの電圧を強制
的に接地電位にするためのセット信号ＳSET が供給され
るセット端子ＳＥＴに接続されている。

【００２３】ＮｃｈＦＥＴ６のドレインＤは、ＰｃｈＦ
ＥＴ２のドレインＤと接続され、ゲートＧは、上記セッ
ト信号ＳSET の論理を反転させた非セット信号＊ＳSET
が供給される非セット端子＊ＳＥＴに接続されている。
また、ＮｃｈＦＥＴ７〜１２は、それぞれソースＳが隣
合ったＮｃｈＦＥＴのドレインＤと接続され、一列に接
続されている。そして、ＮｃｈＦＥＴ７のドレインＤは
ＮｃｈＦＥＴ６のソースＳに、ＮｃｈＦＥＴ１２のソー
スＳは接地されている。さらに、ＮｃｈＦＥＴ７〜１２
のゲートＧには、６ビットのディジタルデータＤ0〜Ｄ5
が供給されるデータ入力端子ＩＮ１〜ＩＮ６に各々接続
されている。

【００２４】次に上述したレベルシフト回路１の動作に
ついて説明する。まず、セット端子ＳＥＴに「１」(L)
が供給された場合、ＮｃｈＦＥＴ５はＯＮとなり、Ｐｃ
ｈＦＥＴ２のゲートＧに「０」が供給され、これにより
ＰｃｈＦＥＴ２はＯＮになる。また、この時、非セット
端子＊ＳＥＴには「０」が供給されているので、Ｎｃｈ
ＦＥＴ６はＯＦＦになり、このためＰｃｈＦＥＴ３のゲ
ートＧおよびＮｃｈＦＥＴ４のゲートＧには、ＰｃｈＦ
ＥＴ２を介してそれぞれ「１」(H) が供給される。

【００２５】これにより、ＰｃｈＦＥＴ３はＯＦＦ、Ｎ
ｃｈＦＥＴ４はＯＮになるので、レベルシフト回路１の
出力端子ＯＵＴからは「０」が出力される。ここで、前
述したように、ＮｃｈＦＥＴ６はＯＦＦになっているた
め、ＮｃｈＦＥＴ７〜１２のＯＮ／ＯＦＦ状態に関係な
く、出力端子ＯＵＴからは「０」が出力される。このよ
うに、セット端子ＳＥＴに「１」(L) 、非セット端子＊
ＳＥＴに「０」が入力された場合、ディジタルデータＤ
0〜Ｄ5に関係なく、出力端子ＯＵＴからは「０」が出力
される。

【００２６】次に、セット端子ＳＥＴに「０」が供給さ
れた場合、非セット端子＊ＳＥＴには「１」(L) が供給
されるので、ＮｃｈＦＥＴ５はＯＦＦになり、ＮｃｈＦ
ＥＴ６はＯＮになる。この時、ディジタルデータＤ0〜
Ｄ5が全て「１」(L) である場合、ＮｃｈＦＥＴ７〜１
２が全てＯＮになり、ＰｃｈＦＥＴ３のゲートおよびＮ
ｃｈＦＥＴ４のゲートＧには、それぞれ「０」が供給さ
れる。

【００２７】これにより、ＰｃｈＦＥＴ３はＯＮ、Ｎｃ
ｈＦＥＴ４はＯＦＦになり、また、ＮｃｈＦＥＴ５がＯ
ＦＦになっているので、ＰｃｈＦＥＴ２のゲートＧに
「１」(H) が供給されてＯＦＦとなると共に、レベルシ
フト回路１の出力端子ＯＵＴから「１」(H) が出力され
る。すなわち、セット端子ＳＥＴに「０」、非セット端
子＊ＳＥＴに「１」(L) が供給され、ディジタルデータ
Ｄ0〜Ｄ5が全て「１」(L) である場合、レベルシフト回
路１の出力端子ＯＵＴからは「１」(H) が出力される。

【００２８】このように、レベルシフト回路１は、セッ
ト端子ＳＥＴに「１」(L) 、非セット端子＊ＳＥＴに
「０」が供給された場合、ディジタルデータＤ0〜Ｄ5に
関係なく出力端子ＯＵＴからは「０」が出力されるの
で、いわば、セット機能を有しているといえる。また、
セット端子ＳＥＴに「０」、非セット端子＊ＳＥＴに
「１」が入力された場合、ディジタルデータＤ0〜Ｄ5が
全て「１」(L) であった時のみ出力端子ＯＵＴから
「１」(H) が出力されるので、ＡＮＤ機能を有している
といえる。

【００２９】次に、図２を参照し、上述したレベルシフ
ト回路１を６４個用い、６ビット−６４出力のデコーダ
回路を構成した場合について説明する。この図におい
て、１３−1 〜１３−6 はインバータであり、６ビット
のディジタルデータＤ0〜Ｄ5の論理を反転して出力す
る。ここで、インバータ１３−1 〜１３−6 によって論
理を反転されたディジタルデータＤ0〜Ｄ5を、反転ディ
ジタルデータ＊Ｄ0〜＊Ｄ5と言うことにする。

【００３０】また、ディジタルデータＤ0 〜Ｄ5 の供給
線および反転ディジタルデータ＊Ｄ0 〜＊Ｄ5 の供給線
と各レベルシフト回路１のデータ入力端子ＩＮ１〜ＩＮ
６との接続関係は、図８におけるレベルシフト回路５０
−1 〜５０−6 の各出力端子と６４個のＮＡＮＤゲート
の各入力端子との接続関係と全く同一になっている。す
なわち、各レベルシフト回路は、デコードすべきディジ
タルデータが入力された時、データ入力端子ＩＮ１〜Ｉ
Ｎ６の全てに「１」(L) が入力されるように、ディジタ
ルデータＤ0〜Ｄ5の各供給線または反転ディジタルデー
タ＊Ｄ0〜＊Ｄ5の各供給線と接続されている。

【００３１】例えば、レベルシフト回路１−64（ＯＵＴ
６４を出力するレベルシフト回路）は１０進数で６３を
デコードするレベルシフト回路であるが、ディジタルデ
ータＤ0〜Ｄ5がそのまま入力されており、１０進数で６
３、すなわちディジタルデータＤ0〜Ｄ5が「１１１１１
１」の時、セット端子ＳＥＴに「０」、非セット端子＊
ＳＥＴに「１」(L) が入力されていれば、レベルシフト
回路１−64の入力が全て「１」(L) となって「０」を出
力する。またこの時、他のレベルシフト回路１−1 〜１
−63からは「１」(H) が出力される。

【００３２】このように、レベルシフト回路１−1 〜１
−64は、それぞれがデコードする数に応じてディジタル
データＤ0 〜Ｄ5 の各供給線または反転ディジタルデー
タ＊Ｄ0 〜＊Ｄ5 の各供給線と接続されている。これに
より、図８に示す駆動回路と同様、図２に示す回路にお
いても６ビットのディジタルデータをデコードすること
ができる。また、セット端子ＳＥＴに「１」(L) 、非セ
ット端子＊ＳＥＴに「０」が入力された場合、全レベル
シフト回路の出力が「０」となり、図２の６ビット−６
４出力デコーダをディスエーブル状態にすることができ
る。

【００３３】そして、図２の６ビット−６４出力のデコ
ーダ回路を構成するＦＥＴの合計数は、１個のインバー
タを２つのＦＥＴで構成する場合、２（インバータ）×
６＋１１（レベルシフト回路１）×６４＝７１６個とな
る。したがって、図８に示した６ビット−６４出力のデ
コーダ回路を構成するＦＥＴ数、８１６個に比べ、１０
０個のＦＥＴが削減されることになる。

【００３４】［応用形態］次に、図１に示すレベルシフ
ト回路の応用形態について図３を参照して説明する。図
３に示すレベルシフト回路２０おいて、図１に示すレベ
ルシフト回路１の各部と対応する部分については同一の
符号を付し、その説明を省略する。この図に示すレベル
シフト回路が図１のものと異なる点は、以下の通りであ
る。

【００３５】２１はＮｃｈＦＥＴであり、そのゲートは
図１のレベルシフト回路における出力端子ＯＵＴと接続
されている。また、２２はＰｃｈＦＥＴであり、そのゲ
ートはＰｃｈＦＥＴ２とＮｃｈＦＥＴ６の接続点（図３
中、ア点）に接続されている。また、ＮｃｈＦＥＴ２１
とＰｃｈＦＥＴ２２のソース、および、ドレインは互い
に接続され、各ＦＥＴのドレインには外部から電圧Ｖi
が印加される。また、各ＦＥＴのソースはレベルシフト
回路２０の出力端子ＯＵＴに接続されている。

【００３６】上述したレベルシフト回路２０において
は、セット端子ＳＥＴに「０」、非セット端子＊ＳＥＴ
に「１」(L) 、かつ、ディジタルデータＤ0 〜Ｄ5 の全
てに「１」(L) が入力された時、ＮｃｈＦＥＴ２１とＰ
ｃｈＦＥＴ２２が共にＯＮになり、外部から入力される
電圧Ｖi を出力端子ＯＵＴから出力する。また、それ以
外の時は、ＮｃｈＦＥＴ２１とＰｃｈＦＥＴ２２が共に
ＯＦＦになり、出力端子ＯＵＴはハイインピーダンス状
態になる。

【００３７】次に、上述したレベルシフト回路を用いた
６４階調制御を行う液晶ディスプレイの駆動回路を図４
に示す。この図において、レベルシフト回路２０−1 〜
２０−64は、図３に示すレベルシフト回路２０と同一の
回路であり、図示は省略しているが、合計６４個が用い
られている。また、各レベルシフト回路の入力端子ＩＮ
には、各々の電圧値が異なっている電圧Ｖ1 〜Ｖ64が外
部から入力されいる。この電圧Ｖ1 〜Ｖ64の各電圧値
は、電圧Ｖ1 を接地電位としてＶ1＜Ｖ2＜…＜Ｖ64とい
う関係になっている。

【００３８】また、レベルシフト回路２０−1 〜２０−
64の各データ入力端子ＩＮ１〜ＩＮ６には、各自におい
てデコードすべき値のディジタルデータが入力されたと
きデータ入力端子ＩＮ１〜ＩＮ６に「１」(L) が入力さ
れるよう、適宜、ディジタルデータＤ0〜Ｄ5の供給線お
よび反転ディジタルデータ＊Ｄ0〜＊Ｄ5の供給線と接続
されている。

【００３９】図４においては、入力されたディジタルデ
ータが０の時（すなわち、ディジタルデータＤ0 〜Ｄ5
が「００００００」の時）、レベルシフト回路２０−1
のデータ入力端子ＩＮ１〜ＩＮ６のすべてに「１」(L)
が入力されるように各データ供給線と接続されており、
以後、ディジタルデータの値が増す毎に、順次レベルシ
フト回路２０−2 ，２０−3 ，……，２０−64のデータ
入力端子ＩＮ１〜ＩＮ６のすべてに「１」(L) が入力さ
れるように各データ供給線と適宜接続されている。

【００４０】さらに、レベルシフト回路２０−1 〜２０
−64のセット端子ＳＥＴと非セット端子＊ＳＥＴには、
各々セット信号ＳSET と、インバータ１４を介して非セ
ット信号＊ＳSET とが入力されている。また、レベルシ
フト回路２０−1 〜２０−64の各出力端子ＯＵＴは、ス
イッチ回路３０（後述する）の出力端子ＯＵＴと一点で
接続され、最終的には図示せぬ液晶セルに出力される。

【００４１】次にスイッチ回路３０について説明する。
スイッチ回路３０は入力端子ＩＮ，セット端子ＳＥＴ，
非セット端子＊ＳＥＴ，出力端子ＯＵＴを有し、セット
端子ＳＥＴに「１」(L) が、また、非セット端子＊ＳＥ
Ｔに「０」が入力された時、入力端子ＩＮに入力されて
いる電圧Ｖ32（レベルシフト回路２０−32の入力端子Ｉ
Ｎに入力されている電圧Ｖ32と同電圧）を出力端子ＯＵ
Ｔから出力する。また、各端子に上記以外の信号が入力
された場合は、出力端子ＯＵＴがハイインピーダンス状
態となる。

【００４２】図５にスイッチ回路３０の回路構成を示
す。この図からもわかるように、スイッチ回路３０は図
３に示すレベルシフト回路２０を変形したものである。
すなわち、スイッチ回路３０は、図３のレベルシフト回
路２０のＮｃｈＦＥＴ６（図５のＮｃｈＦＥＴ３３に相
当）に接続されたていたＮｃｈＦＥＴ７〜１２を取り除
いて接地したものである。

【００４３】したがってスイッチ回路３０は、セット端
子ＳＥＴに「１」(L) 、かつ、非セット端子＊ＳＥＴに
「０」が入力された時に、入力端子ＩＮに入力された電
圧Ｖ32を出力端子ＯＵＴから出力する。また、セット端
子ＳＥＴに「０」、かつ、非セット端子＊ＳＥＴに
「１」(L) が入力された時は、ＰｃｈＦＥＴ３６とＮｃ
ｈＦＥＴ３７が共にＯＦＦになって、出力端子ＯＵＴは
ハイインピーダンス状態になる。

【００４４】また、図４において、スイッチ回路３０の
セット端子ＳＥＴおよび非セット端子＊ＳＥＴには、レ
ベルシフト回路２０−1 〜２０−64の場合とは逆に、セ
ット端子ＳＥＴに非セット信号＊ＳSET が、非セット端
子＊ＳＥＴにセット信号ＳSET が入力されている。

【００４５】次に、上述した液晶駆動回路の動作につい
て図６を参照して説明する。まず、セット信号ＳSET が
時刻ｔ0 において「１」(L) （非セット信号＊ＳSET は
「０」）になると、レベルシフト回路２０−1 〜２０−
64の出力端子ＯＵＴはすべてハイインピーダンス状態に
なる。この時、スイッチ回路３０のセット端子ＳＥＴに
「０」、非セット端子＊ＳＥＴに「１」(L) が入力され
るので、出力端子ＯＵＴからは電圧Ｖ32が出力される。
したがって、液晶セルに印加される電圧は、セット信号
ＳSET が「１」(L) である間、図６のセット信号ＳSET
が入力される直前まで印加されていた電圧から電圧Ｖ32
に変化していく（図６、軌跡Ａ）。

【００４６】次に時刻ｔ1 においてセット信号ＳSET が
「０」になると、スイッチ回路３０の出力端子ＯＵＴは
ハイインピーダンス状態になり、一方、レベルシフト回
路２０−1 〜２０−64は、入力されたディジタルデータ
Ｄ0 〜Ｄ5 に従って、いずれか１つのレベルシフト回路
からその入力端子ＩＮに入力されている電圧を出力す
る。また、電圧を出力するレベルシフト回路以外のレベ
ルシフト回路の出力端子ＯＵＴはハイインピーダンス状
態になっている。

【００４７】すなわち、例えばディジタルデータＤ0 〜
Ｄ5 が「００００００」（１０進数で０）であれば、レ
ベルシフト回路２０−1 から電圧Ｖ1 が出力され、液晶
セルに印加される電圧は図６に示す軌跡Ｂのように変化
する。あるいは、ディジタルデータＤ0 〜Ｄ5 が「１１
１１１１」（１０進数で６３）であれば、レベルシフト
回路２０−64から電圧Ｖ64が出力され、液晶セルに印加
される電圧は図６に示す軌跡Ｃのように変化する。

【００４８】このように、図４に示す駆動回路において
は、実際の表示タイミング（図６において時刻ｔ1 ）に
先立って、液晶セルに印加し得る電圧範囲のうち、中間
電位の電圧を液晶セルに印加しておき、表示タイミング
において液晶セルに所望の電圧の印加を開始する。した
がって、表示タイミングから所望の電圧に到達するまで
時間が短縮され、表示速度が向上する。

【００４９】

【発明の効果】この発明によれば、入力段にアンド回路
が設けられており、入力信号の論理積の結果をレベルシ
フトして出力し、また、セット端子に入力される信号に
従って、スイッチ手段が出力端子を強制的に電源の一方
の電位に接続するので、１つのレベルシフト回路に複数
の機能を持たせることができ、例えば、該レベルシフト
を用いてデコーダ回路を構成する場合、該デコーダ回路
を構成するＦＥＴの数を大幅に減少させることができ
る。このため、液晶ディスプレイの駆動回路のＬＳＩ化
する際、チップサイズを著しく縮小することができ、ま
た、製造が容易になり、歩留まりを向上させることがで
きる。

【図面の簡単な説明】

【図１】 この発明の一実施例によるレベルシフト回路
の構成を示す接続図である。

【図２】 同レベルシフト回路を用いて６ビット−６４
出力デコーダを構成した場合の接続図である。

【図３】 同レベルシフト回路の構成の変形例を示す接
続図である。

【図４】 同変形例におけるレベルシフト回路を用いた
液晶表示器の駆動回路の構成の一例を示すブロック図で
ある。

【図５】 同液晶表示器の駆動回路に用いられるスイッ
チ回路の構成を示す接続図である。

【図６】 同液晶表示器の駆動回路の動作を説明するた
めのタイミングチャートである。

【図７】 従来のレベルシフト回路の構成を示す接続図
である。

【図８】 従来のレベルシフト回路を用いて６ビット−
６４出力デコーダを構成した場合の接続図である。

【符号の説明】

１，２０……レベルシフト回路、２，３，２２……Ｐｃ
ｈＦＥＴ、４〜１２，２１……ＮｃｈＦＥＴ、１３−1
〜１３−6 ……インバータ。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 高久 徳太郎 神奈川県川崎市幸区堀川町580番の15 株 式会社東芝半導体システム技術センター内

Claims (3)

【特許請求の範囲】
1. 【請求項１】 第１レベルのデジタル信号が印加される
   複数の入力端子と、 前記入力端子へ印加されたデジタル信号の論理積をとる
   アンド回路と、 前記アンド回路の出力に対応する信号であって、前記第
   １レベルより高い第２レベルの信号を形成し、出力端子
   へ出力するレベル変換回路と、 前記出力端子を強制的に電源の一方の電位に接続するス
   イッチ手段と、 前記スイッチ手段をオン・オフ制御する信号が印加され
   るセット端子とを具備してなるレベルシフト回路。
2. 【請求項２】 前記アンド回路は直列に接続された複数
   の電界効果トランジスタから構成され、各電界効果トラ
   ンジスタのゲートが各々前記複数の入力端子に接続され
   ていることを特徴とする請求項１記載のレベルシフト回
   路。
3. 【請求項３】 複数の請求項１に記載のレベルシフト回
   路と、 該レベルシフト回路の入力端子数と同じビット数のディ
   ジタルデータが入力される複数の信号入力線と、 該ディジタルデータの各ビットの論理をそれぞれ反転す
   る複数の論理反転手段とを具備してなり、 前記各レベルシフト回路の各入力端子は、前記ディジタ
   ルデータが各レベルシフト回路毎に予め指定されている
   値になった時、該各レベルシフト回路内のアンド回路に
   よる論理積の結果がそれぞれ真となるよう、適宜前記信
   号入力線または論理反転手段と接続されていることを特
   徴とするデコーダ回路。