JPS5922975B2 - 信号優先順位決定回路 - Google Patents
信号優先順位決定回路Info
- Publication number
- JPS5922975B2 JPS5922975B2 JP53140251A JP14025178A JPS5922975B2 JP S5922975 B2 JPS5922975 B2 JP S5922975B2 JP 53140251 A JP53140251 A JP 53140251A JP 14025178 A JP14025178 A JP 14025178A JP S5922975 B2 JPS5922975 B2 JP S5922975B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- flip
- detection means
- gate
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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- Bus Control (AREA)
Description
【発明の詳細な説明】
本発明は計算機のバス制御などに用いられる信号優先順
位決定回路に関するもので、信号の優先順位決定のため
に素子ディレィを利用することによつてハザードの発生
を防止し、しかも高速で作動する回路を提供することを
目的とする。
位決定回路に関するもので、信号の優先順位決定のため
に素子ディレィを利用することによつてハザードの発生
を防止し、しかも高速で作動する回路を提供することを
目的とする。
従来からこの種の回路は種々あるが、たとえばクロック
を利用した回路では、そのクロックによりある一定時間
間隔でサンプリングを行い、そのときの複数の要求信号
のうち優先順位の高い要求信号に対する許可信号を出力
するために、要求信号があつてもサンプリング時間が来
るまで待たされたり、サンプリング自身に時間を要し、
高速化が困難である。
を利用した回路では、そのクロックによりある一定時間
間隔でサンプリングを行い、そのときの複数の要求信号
のうち優先順位の高い要求信号に対する許可信号を出力
するために、要求信号があつてもサンプリング時間が来
るまで待たされたり、サンプリング自身に時間を要し、
高速化が困難である。
また、サンプリング方式以外の従来の回路では、複数の
要求信号が同時にあつた場合にその立ち上がり時に、非
優先側の出力端から同時に不用な微小パルス（ハザード
）が発生し、このハザードによつて後段の回路を誤動作
させることがあり、問題となつていた。
要求信号が同時にあつた場合にその立ち上がり時に、非
優先側の出力端から同時に不用な微小パルス（ハザード
）が発生し、このハザードによつて後段の回路を誤動作
させることがあり、問題となつていた。
本発明はクロックを用いずに・・サードを防止し、要求
信号の入力により素子の遅延で、許可信号を出力する高
速化した回路を提供するものであり、以下本発明につい
て、要求信号が３個の場合についての一例を図面ととも
に説明する。
信号の入力により素子の遅延で、許可信号を出力する高
速化した回路を提供するものであり、以下本発明につい
て、要求信号が３個の場合についての一例を図面ととも
に説明する。
ここで優先順位の高い要求信号からＲＱＳＴＯ、ＲＱＳ
ＴＩ、ＲＱＳＴ２、それに対応した許可信号をＡＶＬＢ
Ｏ、ＡＶＬＢＩ、ＡＶＬＢ２とする。
ＴＩ、ＲＱＳＴ２、それに対応した許可信号をＡＶＬＢ
Ｏ、ＡＶＬＢＩ、ＡＶＬＢ２とする。
ＥＮＤ信号は本回路のリセットを行うもので、初期状態
または許可信号による動作を終結した場合入力される。
１２、１３、１４はＤフリップフロップであり、このＤ
フリップフロップ１２、１３、１４は入力端子としてＤ
、Ｔ、Ｒを有し、出力端子として１２には、Ａ、Ａ、１
３にはＢ、Ｂ、１４にはＣ、Ｃを有している。
または許可信号による動作を終結した場合入力される。
１２、１３、１４はＤフリップフロップであり、このＤ
フリップフロップ１２、１３、１４は入力端子としてＤ
、Ｔ、Ｒを有し、出力端子として１２には、Ａ、Ａ、１
３にはＢ、Ｂ、１４にはＣ、Ｃを有している。
Ｄフリップフロップ１２はＴ入力端子がＶＵのときは、
Ｄ入力端子の信号の変化に関係なく出力端子Ａ，Ａの信
号の状態に変化はない。しかし、Ｔ入力端子が「１→Ｏ
」に変化したときＤ入力端子が「１」であれば、Ａは［
１Ｕ，Ａは「０」となり、また、Ｄ入力端子が「Ｏ」で
あればＡは［０」 ，Ａは「１］となる。りセツト端子
Ｒは「Ｏ」のときＡ出力端子を「０」，Ａ出力端子を［
１」にして、りセツト端子が［１」のときは上記のよう
にＴ入力端子およびＤ入力端子の信号に依存するもので
ある。以下Ｄフリツプフロツプ１３，１４も同様であり
、正転出力端子ＡをＢ，Ｃに、逆転出力端子λをＬＣに
対応させればよい次に、本回路のＤフリツプフロツプ１
２，１３，１４がりセツト状態のとき、２つの要求信号
ＲＱＳＴＯ，ＲＱＳＴｌが同時人力したどきの動作（Ｃ
ついて説明する。
Ｄ入力端子の信号の変化に関係なく出力端子Ａ，Ａの信
号の状態に変化はない。しかし、Ｔ入力端子が「１→Ｏ
」に変化したときＤ入力端子が「１」であれば、Ａは［
１Ｕ，Ａは「０」となり、また、Ｄ入力端子が「Ｏ」で
あればＡは［０」 ，Ａは「１］となる。りセツト端子
Ｒは「Ｏ」のときＡ出力端子を「０」，Ａ出力端子を［
１」にして、りセツト端子が［１」のときは上記のよう
にＴ入力端子およびＤ入力端子の信号に依存するもので
ある。以下Ｄフリツプフロツプ１３，１４も同様であり
、正転出力端子ＡをＢ，Ｃに、逆転出力端子λをＬＣに
対応させればよい次に、本回路のＤフリツプフロツプ１
２，１３，１４がりセツト状態のとき、２つの要求信号
ＲＱＳＴＯ，ＲＱＳＴｌが同時人力したどきの動作（Ｃ
ついて説明する。
まず、Ｄフリツプフロツプ１２，１３，１４は、ＥＮＤ
信号によりあらかじめりセツトされているので、Ａ，Ｂ
，Ｃは［０」，Ａ，Ｂ，Ｃは［１」となつている。
信号によりあらかじめりセツトされているので、Ａ，Ｂ
，Ｃは［０」，Ａ，Ｂ，Ｃは［１」となつている。
また、０Ｒゲート１８は入力のＡ，Ｂ，Ｃ全てが「１」
なので、出力Ｅは［１］となつている次に２つの要求信
号が入力し、ＲＱＳＴＯとＲＱＳＴｌが「１」になると
、出力Ｅが［１」になつているので、アンドオワインバ
ータ（ＡＮＤＯＲＩＮＶ）１１し出力Ｆは［０」となる
。
なので、出力Ｅは［１］となつている次に２つの要求信
号が入力し、ＲＱＳＴＯとＲＱＳＴｌが「１」になると
、出力Ｅが［１」になつているので、アンドオワインバ
ータ（ＡＮＤＯＲＩＮＶ）１１し出力Ｆは［０」となる
。
この出力Ｆの［０」はＡＮＤゲート１５，１６，１７の
出力を禁止し、Ｄフリツプフロツプ１２，１３，１４を
トリガして、要求信号の状態をセツトする。ＲＱＴＳＯ
とＲＱＳＴｌは「１」になつているためＤフリツプフロ
ツプ１２，１３の出力Ａ，Ａ，Ｂ，Ｂはトリガ前に比べ
反転し、Ａ，Ｂはし１」 ，ＡＢは［０」となる。出力
λは優先順位の低いＡＮＤゲー口６，１７を禁止し、ま
た出力ＢはＡＮＤゲート１７を禁止する。
出力を禁止し、Ｄフリツプフロツプ１２，１３，１４を
トリガして、要求信号の状態をセツトする。ＲＱＴＳＯ
とＲＱＳＴｌは「１」になつているためＤフリツプフロ
ツプ１２，１３の出力Ａ，Ａ，Ｂ，Ｂはトリガ前に比べ
反転し、Ａ，Ｂはし１」 ，ＡＢは［０」となる。出力
λは優先順位の低いＡＮＤゲー口６，１７を禁止し、ま
た出力ＢはＡＮＤゲート１７を禁止する。
一方、Ａ，Ｂの出力「０」により、０Ｒゲート１８の出
力Ｅは［０」となり、ＡＮＤＯＲＩＮＶｌｌの入力を禁
止する。このようにしてＥＮＤ信号が来るまでＤフリッ
ププロット１２，１３，１４の出力Ａ，Ａ，Ｂ，Ｂ，Ｃ
，Ｃの状態は以後の要求（リクエスト）信号の状態にか
かわらず保持される。
力Ｅは［０」となり、ＡＮＤＯＲＩＮＶｌｌの入力を禁
止する。このようにしてＥＮＤ信号が来るまでＤフリッ
ププロット１２，１３，１４の出力Ａ，Ａ，Ｂ，Ｂ，Ｃ
，Ｃの状態は以後の要求（リクエスト）信号の状態にか
かわらず保持される。
また、ＡＮＤＯＲＩＮＶｌｌの出力Ｆは元にもどり許可
信号「１］が出力される。このとき優先順位の高いＡＶ
ＬＢＯは［１」となり優先順位の低いＡＶＬＢｌとＡＶ
ＬＢ２は「０」の状態が、ＥＮＤ信号の米るまで保持さ
れる。この場合要求信号の入力がＲＱＳＴＯ， ＲＱＳＴｌ，ＲＱＳＴ２同時であつても前記の場合と同
様であり、ＲＱＳＴＯとＲＱＳＴ２が同時であつた場合
でも、ＡＶＬＢＯから同様に選出されて行くことになる
。
信号「１］が出力される。このとき優先順位の高いＡＶ
ＬＢＯは［１」となり優先順位の低いＡＶＬＢｌとＡＶ
ＬＢ２は「０」の状態が、ＥＮＤ信号の米るまで保持さ
れる。この場合要求信号の入力がＲＱＳＴＯ， ＲＱＳＴｌ，ＲＱＳＴ２同時であつても前記の場合と同
様であり、ＲＱＳＴＯとＲＱＳＴ２が同時であつた場合
でも、ＡＶＬＢＯから同様に選出されて行くことになる
。
以上実施例により説明したが、本発明によればクロツク
を使用することなく、簡単にしかも同時に生じた要求信
号に対しても、その瞬間にいつたんＡＮＤ回路ゲートに
禁止信号を出すため、非優先側の出力端から同時に不要
な微小パルス（ハザード）が発生することがなく、従来
のように上記ハザードによつて後段の回路を誤動作させ
るおそれが全くな℃・という利点を有する。
を使用することなく、簡単にしかも同時に生じた要求信
号に対しても、その瞬間にいつたんＡＮＤ回路ゲートに
禁止信号を出すため、非優先側の出力端から同時に不要
な微小パルス（ハザード）が発生することがなく、従来
のように上記ハザードによつて後段の回路を誤動作させ
るおそれが全くな℃・という利点を有する。
また、本発明によれば、全体としてこの回路構成が比較
的簡単であり、高速作動も可能であるという効果を有す
る〜
的簡単であり、高速作動も可能であるという効果を有す
る〜
図面は本発明の一実施例による信号優先順位決定回路の
プロツク図である。 １１・・・・・・アンドオワインバータ、１２〜１４・
・・・・・Ｄフリツプフロツプ、１５〜１７・・・・・
・ＡＮＤゲート、 １８・・・・・・０Ｒゲート。
プロツク図である。 １１・・・・・・アンドオワインバータ、１２〜１４・
・・・・・Ｄフリツプフロツプ、１５〜１７・・・・・
・ＡＮＤゲート、 １８・・・・・・０Ｒゲート。
Claims (1)
- １ 第１〜第ｎの複数の要求信号線のいずれかに要求信
号が加えられたときこれを検出して所定の信号を出力す
る検知手段と、Ｄ入力端子に上記各各の要求信号線が接
続されＴ入力端子に上記検知手段の出力端が接続された
第１〜第ｎのそれぞれのＤフリップフロップと、上記Ｄ
フリップフロップの正転出力端および上記検出手段の上
記出力端に接続された第１〜第ｎのアンドゲートと、上
記Ｄフリップフロップの逆転出力をそれぞれ入力としこ
の逆転出力端子の全てに所定の信号があつたとき上記検
知手段を動作させ、かつこの逆転出力端子のいずれかひ
とつでも所定の信号がなかつたときに上記検知手段を停
止させるオアゲートとを具備し、第Ｋ（１＜Ｋ＜ｎ）番
目の上記Ｄフリップフロップの逆転出力端子は第（Ｋ＋
１）〜第ｎ番目のアンドゲートの入力に接続されて、複
数の要求信号が加えられたときに第１の要求信号線に近
い要求信号線に対応する許可信号をハザードなしに上記
アンドゲートから出力することを特徴とする信号優先順
位決定回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53140251A JPS5922975B2 (ja) | 1978-11-13 | 1978-11-13 | 信号優先順位決定回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53140251A JPS5922975B2 (ja) | 1978-11-13 | 1978-11-13 | 信号優先順位決定回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5566016A JPS5566016A (en) | 1980-05-19 |
| JPS5922975B2 true JPS5922975B2 (ja) | 1984-05-30 |
Family
ID=15264421
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP53140251A Expired JPS5922975B2 (ja) | 1978-11-13 | 1978-11-13 | 信号優先順位決定回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5922975B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59161719A (ja) * | 1983-03-07 | 1984-09-12 | Hitachi Ltd | バス占有制御装置 |
| US4612542A (en) * | 1984-12-20 | 1986-09-16 | Honeywell Inc. | Apparatus for arbitrating between a plurality of requestor elements |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3921145A (en) * | 1973-10-12 | 1975-11-18 | Burroughs Corp | Multirequest grouping computer interface |
| JPS52124829A (en) * | 1976-04-12 | 1977-10-20 | Mitsubishi Electric Corp | Common buss control circuit |
-
1978
- 1978-11-13 JP JP53140251A patent/JPS5922975B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5566016A (en) | 1980-05-19 |
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