JPH01192215A - 半導体集積論理回路 - Google Patents
半導体集積論理回路Info
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- JPH01192215A JPH01192215A JP63017898A JP1789888A JPH01192215A JP H01192215 A JPH01192215 A JP H01192215A JP 63017898 A JP63017898 A JP 63017898A JP 1789888 A JP1789888 A JP 1789888A JP H01192215 A JPH01192215 A JP H01192215A
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- JP
- Japan
- Prior art keywords
- gate
- clock
- circuit
- delay
- clock signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 14
- 238000012360 testing method Methods 0.000 abstract description 26
- 230000001934 delay Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 5
- 239000003814 drug Substances 0.000 description 1
- 229940079593 drug Drugs 0.000 description 1
- 238000011990 functional testing Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
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- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Tests Of Electronic Circuits (AREA)
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積論理回路に関し、特にクロック信号
入力を有する回路のテストにおいてテスト装置の能力に
かかわらず高速のクロック信号で回路のテストを可能と
することができる半導体集積論理回路に関する。
入力を有する回路のテストにおいてテスト装置の能力に
かかわらず高速のクロック信号で回路のテストを可能と
することができる半導体集積論理回路に関する。
従来、この種の半導体集積論理回路のテストは、高速の
クロック信号を必要とする場合、これに見合う高速動作
の可能なテスト装置を必要とし、また、超高速動作の半
導体のテストでは、低速のクロック信号でのテストパタ
ーンを作成し、テストしていた。
クロック信号を必要とする場合、これに見合う高速動作
の可能なテスト装置を必要とし、また、超高速動作の半
導体のテストでは、低速のクロック信号でのテストパタ
ーンを作成し、テストしていた。
上述した従来の半導体集積論理回路でのテストでは、テ
スト装置によっては実際の半導体集積回路の動作よりも
おそい動作スピードでのテストしかできないという欠点
がある。
スト装置によっては実際の半導体集積回路の動作よりも
おそい動作スピードでのテストしかできないという欠点
がある。
上述した従来の半導体集積論理回路のテスト法に対し本
発明は低速のテスト装置でも、簡単な回路を半導体集積
回路に付加することによって高速のテストが可能になる
という相違点を有する。
発明は低速のテスト装置でも、簡単な回路を半導体集積
回路に付加することによって高速のテストが可能になる
という相違点を有する。
本発明の目的は半導体集積論理回路において簡単な構成
によってテスト時のクロックの周波数をテスト装置のク
ロックの周波数よりも高くすることができる回路を提供
するものである。
によってテスト時のクロックの周波数をテスト装置のク
ロックの周波数よりも高くすることができる回路を提供
するものである。
本発明の半導体集積論理回路は、クロック信号入力端子
を有する半導体集積論理回路において、該クロック信号
が複数入力を有するＯＲ゛ゲートまたはＡＮＤゲートの
複数の入力端子にそれぞれ遅延値の異なる遅延回路を介
して入力され、該ＯＲゲートまたはＡＮＤゲートの出力
信号と前記クロック入力端子からの信号がセレクタの入
力端子に入力された構成となっている。
を有する半導体集積論理回路において、該クロック信号
が複数入力を有するＯＲ゛ゲートまたはＡＮＤゲートの
複数の入力端子にそれぞれ遅延値の異なる遅延回路を介
して入力され、該ＯＲゲートまたはＡＮＤゲートの出力
信号と前記クロック入力端子からの信号がセレクタの入
力端子に入力された構成となっている。
次に、本発明について図面を参照して説明する。
第１図は本発明の実施例１を示すブロック図である。１
はクロック入力端、２と３はデイレイ回路、４はクロッ
ク切り換え端子、５はＯＲゲート、６はセレクタ回路、
また、１０１，１０２はクロック入力端子１からの信号
、１０３はクロック入力端子１からデイレイ回路２を介
してＯＲゲート回路へ入力される信号、１０４はクロッ
ク入力端子１からデイレイ回路３を介してＯＲゲート回
路へ入力される信号である。かかる接続において−、デ
イレイ回路３の遅延値はデイレイ回路４の遅延値よりも
大きな値とする。このようにして第２図の２１のように
クロック入力端子にクロック信号を入れると、ＯＲゲー
ト５の入力信号１０２は第２図の１０２のよう樟、また
ＯＲゲート５の入力信号１０３はデイレイ回路２の遅延
によって第２図の１０３のように、さらにＯＲゲート５
の入力信号１０４は第２図の１０４のようにそれぞれ変
化する。このようにして得られた信号を受けたＯＲゲー
ト５の出力にはテスト用クロック信号１０５として第２
図の１０５のような合成された信号が出力される。また
、クロック切り換え端子４によってセレクタ回路６の出
力１０６は、クロック入力端子１に入るクロック信号を
そのまま出力したり、また、クロック入力端子１に入る
クロック信号よりも周波数の高いテスト用クロック信号
１０５を出力することができる。このような動作によっ
て薬種回路のテスト時にテスト装置のクロックよりも速
いクロックでテストしたい場合、セレクタ回路６をテス
ト用クロック信号側にすれば、高速テストが可能であり
、また詳細なファンクションテストを行なう場合は、セ
レクタ回路６をクロック信号側にすればよい。
はクロック入力端、２と３はデイレイ回路、４はクロッ
ク切り換え端子、５はＯＲゲート、６はセレクタ回路、
また、１０１，１０２はクロック入力端子１からの信号
、１０３はクロック入力端子１からデイレイ回路２を介
してＯＲゲート回路へ入力される信号、１０４はクロッ
ク入力端子１からデイレイ回路３を介してＯＲゲート回
路へ入力される信号である。かかる接続において−、デ
イレイ回路３の遅延値はデイレイ回路４の遅延値よりも
大きな値とする。このようにして第２図の２１のように
クロック入力端子にクロック信号を入れると、ＯＲゲー
ト５の入力信号１０２は第２図の１０２のよう樟、また
ＯＲゲート５の入力信号１０３はデイレイ回路２の遅延
によって第２図の１０３のように、さらにＯＲゲート５
の入力信号１０４は第２図の１０４のようにそれぞれ変
化する。このようにして得られた信号を受けたＯＲゲー
ト５の出力にはテスト用クロック信号１０５として第２
図の１０５のような合成された信号が出力される。また
、クロック切り換え端子４によってセレクタ回路６の出
力１０６は、クロック入力端子１に入るクロック信号を
そのまま出力したり、また、クロック入力端子１に入る
クロック信号よりも周波数の高いテスト用クロック信号
１０５を出力することができる。このような動作によっ
て薬種回路のテスト時にテスト装置のクロックよりも速
いクロックでテストしたい場合、セレクタ回路６をテス
ト用クロック信号側にすれば、高速テストが可能であり
、また詳細なファンクションテストを行なう場合は、セ
レクタ回路６をクロック信号側にすればよい。
第３図は本発明の第２の実施例を示すブロック図である
。入力クロック信号の極性が第１の実施例と異なる１−
０−１の変化であった場合の例を示すものである。第１
の実施例のＯＲゲート回路５がこの例の場合２５のＡＮ
Ｄゲート回路に置き換っており、他の部分は全く同じで
ある。すなわち、２１はクロック入力端子、２２．２３
はデイレイ回路、２４はクロック切り換え回路、２５は
ＡＮＤゲート回路、２６はセレクタ回路である、各部の
信号２０１〜２０５の位相関係は第４図に示すとおり、
極性のみが第１の実施例と異なるだけで他は全べて同様
に動作する。
。入力クロック信号の極性が第１の実施例と異なる１−
０−１の変化であった場合の例を示すものである。第１
の実施例のＯＲゲート回路５がこの例の場合２５のＡＮ
Ｄゲート回路に置き換っており、他の部分は全く同じで
ある。すなわち、２１はクロック入力端子、２２．２３
はデイレイ回路、２４はクロック切り換え回路、２５は
ＡＮＤゲート回路、２６はセレクタ回路である、各部の
信号２０１〜２０５の位相関係は第４図に示すとおり、
極性のみが第１の実施例と異なるだけで他は全べて同様
に動作する。
以上詳細に説明したように本発明は、ＡＮＤゲートまた
はＯＲゲート、デイレイ回路、セレクタ回路の簡単な構
成によって、従来、高速ファンクシ３ンテストのできな
かったテスト装置においても、容易に高速ファンクショ
ンテストができるという効果がある。
はＯＲゲート、デイレイ回路、セレクタ回路の簡単な構
成によって、従来、高速ファンクシ３ンテストのできな
かったテスト装置においても、容易に高速ファンクショ
ンテストができるという効果がある。
第１図は本発明の第１の実施例を示すブロック図、第２
図は第１図の各部信号波形を示す図、第３図は本発明の
第２の実施例を示すブロック図、第４図は第３図の各部
信号波形を示す図である。 １．２１はクロック入力端子、２．３．２２゜２３はデ
イレイ回路、４，２４はクロック切り換え端子、５はＯ
Ｒゲート、２５はＡＮＤゲート、６．２６はセレクタ回
路をそれぞれ示す。
図は第１図の各部信号波形を示す図、第３図は本発明の
第２の実施例を示すブロック図、第４図は第３図の各部
信号波形を示す図である。 １．２１はクロック入力端子、２．３．２２゜２３はデ
イレイ回路、４，２４はクロック切り換え端子、５はＯ
Ｒゲート、２５はＡＮＤゲート、６．２６はセレクタ回
路をそれぞれ示す。
Claims (1)
- クロック信号入力端子を有する半導体集積論理回路にお
いて、該クロック信号が複数入力を有するＯＲゲートま
たはＡＮＤゲートの複数の入力端子にそれぞれ遅延値の
異なる遅延回路を介して入力され、該ＯＲゲートまたは
ＡＮＤゲートの出力信号と前記クロック入力端子からの
信号が、セレクタの入力端子に入力されていることを特
徴とする半導体集積論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63017898A JPH01192215A (ja) | 1988-01-27 | 1988-01-27 | 半導体集積論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63017898A JPH01192215A (ja) | 1988-01-27 | 1988-01-27 | 半導体集積論理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01192215A true JPH01192215A (ja) | 1989-08-02 |
Family
ID=11956553
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63017898A Pending JPH01192215A (ja) | 1988-01-27 | 1988-01-27 | 半導体集積論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01192215A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0862297A (ja) * | 1994-08-26 | 1996-03-08 | Nec Corp | ディジタル信号処理ｌｓｉテスト回路 |
| US5578938A (en) * | 1994-06-27 | 1996-11-26 | Nec Corporation | Semiconductor integrated circuit having a clock skew test circuit |
-
1988
- 1988-01-27 JP JP63017898A patent/JPH01192215A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5578938A (en) * | 1994-06-27 | 1996-11-26 | Nec Corporation | Semiconductor integrated circuit having a clock skew test circuit |
| JPH0862297A (ja) * | 1994-08-26 | 1996-03-08 | Nec Corp | ディジタル信号処理ｌｓｉテスト回路 |
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