JPS60242599A - ダイナミツクシフトレジスタ回路 - Google Patents
ダイナミツクシフトレジスタ回路Info
- Publication number
- JPS60242599A JPS60242599A JP59097761A JP9776184A JPS60242599A JP S60242599 A JPS60242599 A JP S60242599A JP 59097761 A JP59097761 A JP 59097761A JP 9776184 A JP9776184 A JP 9776184A JP S60242599 A JPS60242599 A JP S60242599A
- Authority
- JP
- Japan
- Prior art keywords
- clocked
- shift register
- inverter
- clocks
- dynamic shift
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
- G11C19/28—Digital stores in which the information is moved stepwise, e.g. shift registers using semiconductor elements
Landscapes
- Shift Register Type Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、ダイナミック會シフト・レジスタ回路に関す
るものである。
るものである。
（従来技術）
従来、第１図（ａ）に示すクロックド串インバータは同
図（ｂ）に示すプロ、り図で示され、これを用いたダイ
ナミック・シフト・レジスタ回路は、第２図、第３図に
示す様に、１段の遅延回路に、２個のクロックド・イン
バータ９を必要とした。第２図は、１相のクロックを使
用した例でおυ、第３図は、２相のクロ、りを使用した
例でおる。
図（ｂ）に示すプロ、り図で示され、これを用いたダイ
ナミック・シフト・レジスタ回路は、第２図、第３図に
示す様に、１段の遅延回路に、２個のクロックド・イン
バータ９を必要とした。第２図は、１相のクロックを使
用した例でおυ、第３図は、２相のクロ、りを使用した
例でおる。
この従来のダイナきツク・シフト会レジスタを使用した
場合、ディジタル・フィルタ等の５０〜１００段もの遅
延段数を持つダイナミック・シフト・レジスタを構成す
ると、素子数が非常に多くな、Ｉｌｌ、ＬＳＩ化が困難
になる欠点を有した。
場合、ディジタル・フィルタ等の５０〜１００段もの遅
延段数を持つダイナミック・シフト・レジスタを構成す
ると、素子数が非常に多くな、Ｉｌｌ、ＬＳＩ化が困難
になる欠点を有した。
（発明が解決しようとする問題点）
本発明の目的は、上記欠点を除き、少ないクロックド・
インバータでダイナミック・シフト・レジスタを構成す
る回路を提供するものでおる。
インバータでダイナミック・シフト・レジスタを構成す
る回路を提供するものでおる。
（問題点を解決するための手段）
本発明によれば、クロ、クドインパータを従属接続し、
各クロックドインバータの２つのクロック端子にそれぞ
れ位相の異なるクロ、りを与え、クロックのうち所定の
位相のものを除いて他のりロックの与えられるクロック
ドインバータから出力を取シ出すダイナミックシフトレ
ジスタを得る。
各クロックドインバータの２つのクロック端子にそれぞ
れ位相の異なるクロ、りを与え、クロックのうち所定の
位相のものを除いて他のりロックの与えられるクロック
ドインバータから出力を取シ出すダイナミックシフトレ
ジスタを得る。
（実施例）
次に、図面を参照して、本発明をよシ詳細に説明する。
本発明の実施例による６相のクロックで遅延段数１５段
のダイナミック−シフト・レジスタを構成した例を第４
図に示す。６相のクロックＣＫ１・・・ＣＫ６で駆動す
るクロックド・インバータ６個が一組となり、その中の
１＠のクロックド・インバータ１８は、次の６相のクロ
ックで駆動されるクロックド・インバータの組へデータ
を渡すだめのバッファとして働らく。このクロックド・
インバータ１８は、遅延段数には寄与しない。６相のク
ロックで駆動される６個のクロ、クド・インバータの内
、５個が、遅延段数に寄与するクロックド・インバータ
１５となる。
のダイナミック−シフト・レジスタを構成した例を第４
図に示す。６相のクロックＣＫ１・・・ＣＫ６で駆動す
るクロックド・インバータ６個が一組となり、その中の
１＠のクロックド・インバータ１８は、次の６相のクロ
ックで駆動されるクロックド・インバータの組へデータ
を渡すだめのバッファとして働らく。このクロックド・
インバータ１８は、遅延段数には寄与しない。６相のク
ロックで駆動される６個のクロ、クド・インバータの内
、５個が、遅延段数に寄与するクロックド・インバータ
１５となる。
この様に複数のクロックの中の１相を、遅延段数に寄与
しないクロックド・インバータ１８の駆動に用いる事に
よシ、多段のクロックド・インバータをシフト・レジス
タとして用いる事が可能となる。この方式でシフト命レ
ジスタを構成すれば、クロックの相数を増やす事によシ
、遅延段数に寄与しないクロ、クド・インバータの数を
減らす事が可能となる。さらに、クロックド・インパー
ク１個で１段の遅延回路とするため一奇数段のクロック
ド・インバータの出力は、入力に始して逆相の出力とな
る。このため、本発明では、遅延段数に寄与するクロッ
クド・インバータの中の奇数段のクロックド・インバー
タの外部出力をインバータ１２で反転することにより、
入力に対して正相の遅延出力を得て、クロックド・イン
バータ１個が１段の遅延回路として働くことを可能とし
ている。
しないクロックド・インバータ１８の駆動に用いる事に
よシ、多段のクロックド・インバータをシフト・レジス
タとして用いる事が可能となる。この方式でシフト命レ
ジスタを構成すれば、クロックの相数を増やす事によシ
、遅延段数に寄与しないクロ、クド・インバータの数を
減らす事が可能となる。さらに、クロックド・インパー
ク１個で１段の遅延回路とするため一奇数段のクロック
ド・インバータの出力は、入力に始して逆相の出力とな
る。このため、本発明では、遅延段数に寄与するクロッ
クド・インバータの中の奇数段のクロックド・インバー
タの外部出力をインバータ１２で反転することにより、
入力に対して正相の遅延出力を得て、クロックド・イン
バータ１個が１段の遅延回路として働くことを可能とし
ている。
以上の様に本発明を用いる事によシ大幅に素子数を削減
する事が可能となシ、非常にＬＳＩ化に適した回路が構
成できるという大きな特徴を、本発明は有する。
する事が可能となシ、非常にＬＳＩ化に適した回路が構
成できるという大きな特徴を、本発明は有する。
第１図（ａ）および（ｂ）は、クロ、クド・インバータ
の構成例を示す回路図とシンボル図である。 第２図は、１相のクロックを使用した場合のダイナば、
クーフットレジスタの従来例を示すプロ、り図である。 第３図は、２相のクロック１６を使用した場合のダイナ
ミック・シフトレジスタの従来例を示すプロ、り図であ
る。 第４図は、本発明の一実施例で、６相のクロック１７を
使用した場合のブロック図である。 １．２・・・・・・Ｐｃｈ、Ｍ ＯＳ ）ランジスタ、
３゜４・・・・・・Ｎｃｈ、 Ｍ ＯＳ ）ランジスタ
、５・・・山データ入力端子、６，７・・・・・・クロ
ック入力端子、８・・・・・・出力端子、９・・・・・
・クロ、クド・インバータのシンボル図、１０・・・・
・・信号入力端子、１１・・・・・・クロック入力端子
、１２・・・・・・インバータ、１３・・・・・・ダイ
ナミ、りｅシフトレジスタ出カ端子、１４．１６１７・
・・・・・ダイナミック・シフトレジスタ駆動クロ、り
、１５，１８・・・・・・クロックド・インバータ。
の構成例を示す回路図とシンボル図である。 第２図は、１相のクロックを使用した場合のダイナば、
クーフットレジスタの従来例を示すプロ、り図である。 第３図は、２相のクロック１６を使用した場合のダイナ
ミック・シフトレジスタの従来例を示すプロ、り図であ
る。 第４図は、本発明の一実施例で、６相のクロック１７を
使用した場合のブロック図である。 １．２・・・・・・Ｐｃｈ、Ｍ ＯＳ ）ランジスタ、
３゜４・・・・・・Ｎｃｈ、 Ｍ ＯＳ ）ランジスタ
、５・・・山データ入力端子、６，７・・・・・・クロ
ック入力端子、８・・・・・・出力端子、９・・・・・
・クロ、クド・インバータのシンボル図、１０・・・・
・・信号入力端子、１１・・・・・・クロック入力端子
、１２・・・・・・インバータ、１３・・・・・・ダイ
ナミ、りｅシフトレジスタ出カ端子、１４．１６１７・
・・・・・ダイナミック・シフトレジスタ駆動クロ、り
、１５，１８・・・・・・クロックド・インバータ。
Claims (1)
- 複数のクロックドインバーク回路を縦続接続し、各クロ
ックドインバータを３相以上のクロックを順次繰返し使
用して駆動し、そのクロックの中で最初に又は最後に発
生するクロックで駆動するクロックドインバータ以外の
クロックドインバータより、遅延出力を取如出すことを
特徴とするダイナミックシフトレジスタ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59097761A JPS60242599A (ja) | 1984-05-16 | 1984-05-16 | ダイナミツクシフトレジスタ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59097761A JPS60242599A (ja) | 1984-05-16 | 1984-05-16 | ダイナミツクシフトレジスタ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60242599A true JPS60242599A (ja) | 1985-12-02 |
Family
ID=14200853
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59097761A Pending JPS60242599A (ja) | 1984-05-16 | 1984-05-16 | ダイナミツクシフトレジスタ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60242599A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN108322219A (zh) * | 2017-01-16 | 2018-07-24 | 中芯国际集成电路制造(上海)有限公司 | 移位寄存器及逐次逼近型模数转换器 |
-
1984
- 1984-05-16 JP JP59097761A patent/JPS60242599A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN108322219A (zh) * | 2017-01-16 | 2018-07-24 | 中芯国际集成电路制造(上海)有限公司 | 移位寄存器及逐次逼近型模数转换器 |
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